JP2007516588A - 最適化された多用途アセンブリ - Google Patents

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Abstract

本発明は、互いに重なり集積デバイスが形成された少なくとも３つのマイクロエレクトロニクスチップＩＣＨ，ＴＣＨ，ＢＣＨを有するマイクエレクトロニクスチップアセンブリＡＳＳに関する。少なくとも１つのチップは、中間チップＩＣＨと称され、チップＩＣＨ内を通じて延び導電性材料が充填されるバイアホールＶＨを含んでおり、頂部チップＴＣＨ及び底部チップＢＣＨと称される少なくとも２つの他のマイクロエレクトロニクスチップの機能のためのデバイスが形成される高抵抗基板から構成される。頂部及び底部チップＴＣＨ及びＢＣＨは、中間チップＩＣＨの頂面ＴＦ及び底面ＢＦにおいてそれぞれフリップチップボンディングにより接続され、バイアホールＶＨは、頂部及び底部チップＴＣＨ及びＢＣＨのパッドに電気的に接続される。

Description

本発明は、電子システムパッケージングの分野に関する。特に本発明は、少なくとも３つの超小型電子技術のチップを組み入れこのチップに集積デバイスが形成されこれらチップが共に重なり当該チップの少なくとも１つが当該チップ内を通じかつ導電性材料が充填されるバイアホールを含んで構成されるアセンブリに関する。本発明はまた、かかるアセンブリに用いられるように構成されたマイクロエレクトロニクスチップ、及び少なくともこうしたアセンブリを含むパッケージ化されたシステムに関する。
このようなアセンブリは、米国特許出願公開公報のＵＳ２００１／０００６２５７の文献から知られている。この文献には、少なくとも３つの超小型電子技術のチップのアセンブリであって、このチップに集積デバイスが形成されこれらチップが共に重ねられ当該チップの少なくとも１つが当該チップ内を通じ導電材料が充填されるバイアホールを含んで構成されたアセンブリを実現する方法が記述されている。
この文献において、各対のチップ間に粘着層を挿入することによって他方の頂面上に一方を載せる形でチップが重ねられている。チップが重ねられるとホールが頂部のチップを通じて走り、導電材料が充填されるようにして形成される。これは、チップに集積されたデバイスが壊れないようにチップ専用部分に当該ホールが作られることを意味している。この文献において提案されているアセンブリは、同様のアクティブチップのアセンブリに相当する。３つのチップが重ねられ接続されると、外部回路又は受動素子との接続は、最上部のチップ上に被覆された保護層を通じて実現されなければならない。
したがって、この従来技術の文献において提案されているアセンブリには、複雑なシステムのためのこのようなアセンブリの小型化の品質及び実現に関して欠点及び制約がある。
本発明の目的は、複雑なシステムに適した、複数のマイクロエレクトロニクスチップの小型化されかつ実現の容易なアセンブリを規定することである。
これは、序文の段落において示されるようなマイクロエレクトロニクスチップアセンブリであって、バイアホールを含む当該チップは、当該中間チップの頂面及び底面においてフリップチップボンディングによりそれぞれ接続される頂部チップ及び底部チップと称される少なくとも２つの他のマイクロエレクトロニクスチップにより用いられるようにデバイスが構成された高抵抗基板より構成され、当該バイアホールは、前記頂部チップと前記底部チップとのパッド間における電気的接続をなすようにしたアセンブリによって達成される。
高い抵抗によって、このアセンブリは、中間チップを最初に当該組み立てステップとは独立して用意することができる。したがって、バイアホールは、当該集積デバイス間において当該中間チップの製造中に実現され、当該中間チップにおいてそれらに特別な表面を割り当てる必要がない。したがって、極めて良好な小型化が得られる。
この中間チップは、他の２つのマイクロエレクトロニクスチップにより用いられるべき特定のデバイスが配される高抵抗基板から製造される。高抵抗によって、半導体材料は、その一部が１００オーム・ｃｍよりも高い低効率、好ましくは少なくとも１ｋオーム・ｃｍのものとなることを意味する。これらの特定のデバイスは、オフチップコイル又は減結合キャパシタのような周辺デバイスとすることができ、これなしでは、頂部及び底部のチップは適正に機能することができない。有利なのは、受動デバイスだけが当該周辺デバイスを形成するために必要とされる場合、マスクが簡単なものとなり、これにより中間チップが非常に安くなることである。
頂部及び底部のチップは、フリップチップボンディングによって接続されるので、このアセンブリは、寄生成分を導き性能特に高周波特性を制限する配線の使用を回避することが可能となる。特に、本発明は、当該中間チップに集積され頂部及び底部のチップの機能を可能とするために確保された周辺デバイスとの効率的接続及びショートを可能としている。
このアセンブリは、当該中間チップが外部回路との接続を可能とする外部接続デバイスと結合されるように、フリップチップボンディングにより当該中間チップを接続することによって簡単にパッケージ化することができる。したがって、外部回路との信号授受は簡単に実現でき良好な質となる。有利なのは、この接続デバイスをリードフレームタイプのパッケージ又はその後にパッケージ化される基板とすることである。このアセンブリに複数の中間チップが設けられる場合において、１つの中間チップだけがフリップチップボンディングによって当該接続デバイスに結合される。
この発明は、いずれかの種類のデバイスが形成されるチップとともに用いることができる。但し、互いに極めて近くにある異なる集積デバイス間の干渉を生じ、当該アセンブリにより構成された全体のシステムの機能が最適化されなくなる可能性がある。例えば、高周波数で動作するデバイスは、寄生成分に対して非常に敏感である。また、大電力デバイスは、本発明のもののような極めて小さいアセンブリにおいてダメージを発生する可能性がある。
効果的な実施例においては、当該底部、中間部及び頂部に集積されたデバイスは、当該アセンブリに対して高性能を実現する当該接続デバイスに対して特定の順序でこれらのデバイスが重ねられるように選択される。この特定の順序は、高性能な高感度デバイスが底部チップに集積されるとともに、低性能な高感度デバイスが頂部チップに集積されるようになっている。これにより、性能に敏感なデバイスの短い接続及び当該アセンブリの異なるデバイスの結合の最適化を可能とする。効果的なのは、高周波信号パスと大電力信号パスは、高周波数動作を維持しパワーデバイスのエネルギ生産力をそれぞれ最大化するために、非常に低い抵抗、低い誘導性又は低インピーダンスの引き回しを必要とする。したがって、高周波数又は大電力デバイスの実現形態は、当該接続デバイスに近いチップ、したがって底部チップにおいて実現されるのが有利となる。
好ましい実施例においては、当該接続デバイスは、当該底部チップに接触するように確保されたヒートシンクを含む。
これにより、熱消散性の高いデバイスを当該ヒートシンクに接触させることが可能となる。このようなケースでは、熱消散性デバイスは、当該底部チップに集積される。効果的なのは、結果として得られるアセンブリが非常に小型なので、強力な熱消散が本発明のアセンブリ内で生じることが可能となる。熱消散は、底部チップに集積された高周波又は大電力デバイスの所産とすることができる。
特定の実施例においては、少なくとも熱消散性デバイスが当該底部チップに集積され、当該底部チップは当該ヒートシンクに接触するものとされる。
特定の実施例において、少なくとも高周波デバイスが当該底部チップに集積され、当該底部チップは当該ヒートシンクに接触する。
好適実施例は、熱消散性デバイスのうちの温度に敏感なものの如きデバイスを離して、高周波数で動作するために確保されたデバイスを近づけることを可能にする。
特定の実施形態においては、当該中間チップの両側にデバイスが集積される。このような特徴により、より多くのデバイスを当該中間チップに集積させることが可能となる。例えば、当該頂部チップに対して確保されたデバイスは、頂部側に集積され、底部チップの機能に確保されたデバイスは底部側に集積される。バイアホールは、２つのタイプのデバイスの間の接続を当該頂部及び底部チップの直接接続のために形成するために用いられる。
本発明はまた、本発明によるアセンブリに構成された分離されたチップに集積された少なくとも３つのデバイスを含むパッケージされたシステムに関連する。このようなシステムの例が以下に示される。
本発明は最後に、少なくとも超小型電子のアセンブリを含む小型化されパッケージ化されたシステムを製造する方法に関する。これは、高抵抗基板から中間チップと称される少なくとも１つのチップを形成し、当該チップが少なくとも１つの面上の集積デバイスと前記チップ内を通じ延びて導電性材料が充填されるバイアホールとを含むようにしている。そして、本発明の方法により、底部チップと称される少なくとも１つのチップを結合し、当該チップが、前記バイアホールが前記底部チップの端子パッドと接続されるように前記中間チップにおいてフリップチップボンディングにより一方の面に集積デバイスを含むようにしている。そして、この中間チップは、前記底部チップが前記中間チップと前記接続デバイスとの間に重なるように接続デバイスにおいてフリップチップボンディングにより結合されるようにしている。そして、頂部チップと称される第３のチップをフリップチップボンディングにより結合し、前記バイアホールが前記頂部チップの端子パッドと接続されるように、前記中間チップにおいて一方の面に集積デバイスを含むようにしている。少なくとも当該アセンブリが、成形部材により成形される。
このような方法により、単一のチップに対する集積の如き他の技術により実現された場合の大型のものに対して非常に小型のシステムが同じ機能を果たすことが可能となる。したがって、このような方法は、同じチップにおける異なる種類のデバイスの集積を回避することになる。異なるチップは、本発明により効果的に独立して実現され、組み立てられる。
以下、本発明を概略的図面に基づいて詳細に説明する。
「頂部」及び「底部」なる用語は、ここでは、当該マイクロエレクトロニクスチップアセンブリ自体の構成又は接続デバイスに対する方向を示すために用いられている。なお、これらの用語が当該アセンブリ自体の座標系又は当該接続デバイスを指し示すために用いられ、通常の重力作用の座標系を指すものではないことに留意されたい。
用語「デバイス」は、マイクロエレクトロニクスチップに集積可能ないずれかの部品、機能、回路、用途を指すものである。
用語「システム」は、単一の集積回路（ＩＣ）を除いて完全なアプリケーションを行うための電子的機能の組み合わせを指している。
図１は、本発明によるマイクロエレクトロニクスチップアセンブリＡＳＹを示している。このアセンブリは、集積デバイスが形成される３つのマイクロエレクトロニクスチップＴＣＨ，ＩＣＨ，ＢＣＨを含む。集積デバイスは、半導体又は半絶縁テクノロジを用いて集積される。
この図の太線は、端子パッドＰＡＤを象徴的に示している。これら端子パッドは、チップ上に被覆された導電性材料により形成される。この端子パッドは、チップに形成される集積回路の一部である。
３つのチップが互いに重ねられる。チップのうちの１つは、中間チップＩＣＨと呼ばれ、高抵抗基板から実現され当該中間チップＩＣＨを通じて延び導電性材料が充填されるバイアホールＶＨを含む。このバイアホールは、当該中間チップＩＣＨの少なくとも一方の表面に集積された端子パッドに結合される。したがって、この中間チップＩＣＨも両側（底面ＢＦ及び頂面ＴＦ）に端子パッドを含むことができる。
他の２つのマイクロエレクトロニクスチップは、頂部及び底部チップＴＣＨ及びＢＣＨと呼ばれ、フリップチップボンディングにより中間チップＩＣＨの頂面ＴＦ及び底面ＢＦ上に接続される。したがって、この頂部及び底部チップＴＣＨ及びＢＣＨは、フリップチップ接合分野において知られているような電気的接続によって中間チップＩＣＨに結合される。
フリップチップボンディング相互接続方法は、テープ自動ボンディング又は従来のワイヤボンディングなどの他の方法がなしうるものよりも短い信号パス、及びこれに伴う素早い情報伝送を提供する。しかも、接着された端子パッドは当該チップの周囲に限定されない。端子パッドは、相互接続の各ポイントに位置づけられる。例えば、フリップチップボンディングにより接続されるように確保されたチップの端子パッド上に幾つかの金属層のめっき処理によってバンプが形成される。堆積の後は、当該金属をリフローするようにチップが熱せられ、これにより、当該堆積物の表面張力に半球状のはんだバンプを形成させる。したがって、頂部及び底部チップは、その後にウェーハから切り離され、かかるウェーハは当該チップが一部となるものであり当該中間チップＩＣＨの端子パッド及び／又はバイアホールＶＨとの位置合わせのために裏返される。このようにして、これらバンプは、中間チップＩＣＨの端子パッド及び／又はバイアホールＶＨと接触し頂部及び底部チップのものと位置合わせされた中間チップの端子パッド間の相互接続を同時に形成するように均一に熱せられる。このようなフリップチップボンディングを用いた種々のステップを規定する方法が以下に示される。２つのチップ間におけるフリップチップボンディングを実現する他のいずれの技術も用いることもできる。例えば、電気的接続を実現するための導電性材料による微小球体を含む粘着層を、バンプを伴うことなく当該ボンディング及び接続を実現するために用いることができる。このような技術及びその他のものは、超小型電子分野でよく知られている。
フリップチップボンディングの主要な利点は、接続が直接的でワイヤの使用を避けている点である。本発明によれば、頂部チップと底部チップとの間又は中間チップと頂部若しくは底部チップとの間で直接に電気的接続をなすために、当該バイアホールＶＨが直接、当該頂部及び底部チップのパッドに接続される。
３つのチップにより構成されるアセンブリは、その後、基板又はリードフレームとすることができる接続デバイスＣＤＶ上に位置づけられる。当該基板又はリードフレームと当該アセンブリとの間の接続は、当該中間チップＩＣＨをフリップチップボンディングにより当該接続デバイスＣＤＶと結合することにより実現される。この接続デバイスＣＤＶにより、外部回路との接続が可能となる。このような接続デバイスＣＤＶは、パッケージングの分野における当業者に周知のものである。
ある好適実施例においては、接続デバイスは、底部チップＢＣＨと接触するように構成されたヒートシンクを含む。これにより、本発明のアセンブリにおいて蓄積する可能性のあるエネルギの排出が可能となる。本発明により極めてコンパクトなシステムとすることができるので、この特徴は、エネルギが蓄積し当該システムを劣化させてしまうことからして重要である。
本発明によれば、異なるチップに集積された異なるデバイスは、中間チップを用いることにより相互接続され、頂部及び底部チップに集積された種々のデバイスを動作させるように必要な周辺デバイスを含むこととなる。
図２は、本発明のシステムの応用例の一例を示している。これの本質は、必要なデバイスを３つのチップにおいて分離させることができる電子的機能にある。かかる場合において、本発明は、性能及びコストを最適化することを可能にする。
かくして本発明は、異なる製造上の条件を必要とする異なる種類のデバイスがシステムに設けられなければならないときに非常に有利なものとなる。例えば、電力デバイスと当該電力デバイスと接続可能性のある受動デバイスとによりシステムが構成される。信号処理デバイスも概して当該システムの一部である。これら全ての異なるデバイスは、異なる種類の集積を要求する。本発明は、これら全てのデバイスを有する小型のシステムを構築するとともに、極めて簡単な製造プロセスを維持することを可能とする。効果的なのは、異なる種類のデバイスを有する異なるチップが、本発明の方法により互いに接続される前に分離して形成されることである。
図２は、集積された高周波送信器ＴＳＣ及びディジタルベースバンド手段ＢＢを有する本発明の実施例を示している。この高周波トランシーバＴＳＣは、少なくともインダクタと減結合キャパシタの他、高周波マッチングデバイスを有する受動デバイスＭＤを必要としている。本発明は、３つの異なるチップにおいてこれら異なるデバイスを分割することを可能とする。当該大電力及び高周波デバイスは、本発明の好適実施例において、ヒートシンクに近い位置にあるようにするために、底部チップに集積されるのが有利である。したがって、受動デバイスＭＤは、底部チップに形成される大電力及び高周波デバイスとの短い接続を持つために、中間チップＩＣＨに集積可能である。この実施形態も、当該接続デバイスに接続された中間チップＩＣＨを介して高周波デバイスのためのグランドに良好な接続を作る。効果的なのは、当該トランシーバのＲＦフロントエンド部が高い品質のグランド接続を必要とすることである。本発明は、インダクタのようなマッチングデバイスが安価な高抵抗基板に作られる中間チップに構築されるので経済的に有利である。
本発明によるシステムにおいては、完成した基板は高抵抗とする必要がなく、あるゾーンにおいては高抵抗とすることができる一方で他の部分は低抵抗とすることが可能である。好ましくは、ＲＦ部のインダクタは低抵抗ゾーンを必要とする。
また、受動デバイスの集積は、例えば、ディジタルデバイスの集積よりも少ないマスクの使用で済む。これは、結果として得られる中間チップを安価にすることになる。ディジタルベースバンド及びプログラマブル回路は、頂部チップＴＣＨに実現される。かかるデバイスは、低品質グランド接続の下でも正しく動作する。しかも、これらは概して熱消散性がある。
底部チップから頂部チップへの規定の順序をここに示す。この例においては、中間チップが単一の面に集積され、かかる面において、底部チップに形成される高周波及びパワーデバイスの受動素子が形成される。頂部チップとの接触は、中間チップを通じて形成されたバイアホールによりなされる。本発明はまた、当該中間チップの両側にデバイスが形成されるケースもカバーする。このケースにおいて、当該頂部チップに形成されたデバイスと相互作用するように確保されたデバイスは、中間チップの他の（頂部の）側に集積される。
本発明による１つのフルパッケージシステムは、ディジタル低電力デバイス、大電力デバイス、メモリ、アナログデバイス、高周波小信号デバイス、大電力アナログデバイス、高周波デバイスを含む。この列挙は、全てを網羅したものではない。当該システムに設けられるデバイスに対する本発明の包括的概念によって、有利な実施例の特定の順序は、高周波デバイスなどの性能感度の高いデバイスから低電力消費を呈するディジタルデバイスのような性能低感度のデバイスへ、底部から頂部へというものである。
この特定の順序によれば、大電力消費を伴うディジタルデバイスを含む電力デバイスは、ヒートシンクと直接接触する底部チップに形成される。ラジオ周波数デバイスを含む高周波デバイスも、ヒートシンクに直接接触する。高性能アナログデバイスも、底部チップに形成される。これにより、高周波デバイスに必要な低インピーダンスのグランド接続及び良好な電力消費が可能となる。異なる種類のデバイスは、単一の底部チップ又は複数の底部チップに集積可能である。したがって、性能に敏感なデバイスは、当該底部チップにおいて実現されるのが有利である。
この特定の順序によれば、底部チップに形成されたデバイスのアプリケーションは、中間チップＩＣＨの底面ＢＦに集積されるのが有利である。このようなアプリケーションは、上記の例におけるマッチングデバイスを含む。かかるアプリケーションが頂面ＴＦに集積された場合、当該底部チップに集積されたデバイスとの相互接続は、中間チップを通じるバイアホールによって実現される。但し、当該底部チップの接続は、当該アプリケーションを底面に実現した場合よりも良好な品質のものとならない。何故なら、こうした接続は、バイアホールを考慮に入れて長めにされているからである。
当該特定の順序によれば、頂部チップ又は複数の頂部チップは、低電力デバイス、低周波アナログデバイス、低電力ディジタルデバイス及びメモリを含む。この列挙は全てを網羅するものではない。いずれの低い性能感応デバイスも、当該頂部チップに集積されるのが効果的であり、これらはフリップチップボンディングにより当該中間チップに結合される。中間及び底部チップに集積されるデバイスとの接続は、バイアホールによってなされる。
中間チップの頂面ＴＦは、当該頂部チップに集積されたデバイスを正しく動作させるための必要なデバイスを有するのが有利である。なお、頂部チップは接続デバイスを介してグランドと接続される中間チップに直接接続されるので、グランド接続は依然として良好な品質となる。
したがって、本発明は、小型化した安価なシステム内蔵のパッケージ構成において最適なシステム性能を達成するための最適化された多用途アセンブリを提案するものである。そしてさらには、多数の用途に対処するために、チップの挟み込みを複数、重ねることができる。かかる展開例においては、複数の中間チップが必要となる。底部から頂部へという順序にも拘わらず、高周波アプリケーション、低電力低周波数アプリケーションへの低インピーダンス接続を必要とするデバイスは、大電力消費を避ける必要がある。例えば、好ましい順序は、底部から頂部へ、大電力デバイスから低電力デバイスへというもの、及び高周波デバイスから低周波デバイスへというものである。好ましい順序の包括的特徴は、高性能感応デバイスから低性能感応デバイスへというものである。
ボンディングワイヤは、電子システムの高周波性能を制限するものとして知られ、干渉を生じさせ、したがって信号の保全性を悪化させる干渉を招くものであり、ボンディングワイヤを無くすことにより良好な性能を達成させることができる。
図３は、本発明の実施例によるマイクロエレクトロニクスチップアセンブリを概略的に示している。この実施例においては、頂部及び底部チップ３１，３２により用いられ中間チップ３０の反対の面に構成されるべき周辺デバイスの例が示されている。ここで底部チップは外部回路への接続部に近いものとなっている。したがって、高性能チップは、底部チップ３２に集積されるのが好ましい。底部チップ３２は、例えば、回路パッドの間に供給された球状体により呈されるフリップチップボンディングにより中間チップに接続されグランドＧＮＤに貼付された高周波大電力チップとすることができる。底部チップは、中間チップ３０の底面に構成されたコイル３３を用いる。頂部チップ３１は、例えばフリップチップボンディングにより中間チップに接続されたディジタルＩＣとすることができ、中間チップ３０の頂面に構成される電圧源の減結合キャパシタ３４を用いる。垂直のハッチングは回路パッドを表している。傾斜のハッチングは、アクティブデバイスを備えたディジタル回路を表している。バイアホールは、中間チップ３０を通じて延びる垂直の太線によって表される。
中間チップの内又は上にある周辺構成要素のアレイを用いることもでき、これにより、アセンブリ全体を小さくし、また安価なものにする。このような周辺構成要素の例として、種々のサイズの抵抗、キャパシタ（垂直トレンチキャップ、薄膜の金属−絶縁体−金属キャップ、インダクタなど）が挙げられる。
図４ａないし図４ｆは、少なくとも本発明によるマイクロエレクトロニクスアセンブリを含む小型のパッケージ化されたシステムを製造する本発明の方法の主要なステップを示している。
図４ａは、中間チップＩＣＨが形成されるウェーハＷＡＦを表している。図４ａにおいて表されているのは、１つの中間チップＩＣＨでだけである。他のものは、その近傍に破線により表される当該ウェーハ上に集積される。この中間チップは、少なくとも一方の面上の集積デバイスと、当該チップ中に延び導電材料が充填されるバイアホールＶＨとを含む。このバイアホールＶＨは、周知のマイクロエレクトロニクス技術により実現される。
底部チップは分離されて実現される。これらは、一方の面上に集積デバイスを含む。そして、少なくとも１つの底部チップは、当該底部チップの端子パッドが端子パッド、特に中間チップのバイアホールと接続したものと位置合わせされるように、当該第１のウェーハへフリップチップボンディングにより結合される。これは、図４ｂに表されている。底部チップは、中間チップＩＣＨの底面ＢＦに結合される。図４におけるこの「底部」なる表現は、最終的なアセンブリに対してのものであり、中間チップ及び当該方法の実行中の他のチップによりとられうる異なる位置に対してのものではない。
その後、当該底部チップが裏返されたウェーハが切断される。図４ｃに示されるようなマイクロエレクトロニクスの中間アセンブリはこうして得られる。
裏返された底部チップを備える中間チップは、接続デバイスＣＤＶにフリップチップボンディングにより結合される。底部チップは、こうして、中間チップと接続デバイスＣＤＶとの間に重ねられる。効果的なのは、底部チップが上に示したようにヒートシンクと接触するように置かれることである。このヒートシンクは当該接続デバイスの一部に相当する。こうして、底部チップは、図４ｄに示されるように中間チップとヒートシンクとの間に重ねられる。
頂部チップと称した第３のチップは、その後、当該頂部チップ上のパッドとバイアホールを介して位置合わせすることにより、中間チップの頂面ＴＦにフリップチップボンディングにより結合される。図４ｅは、結果として得られるアセンブリぶりを示している。
最後に、パッケージング技術によれば、このアセンブリは成形部材ＭＣにおいて成形される。図４ｆに示されるようなパッケージ化されたシステムは、こうして得られる。
提示した図面は、本発明の特定の実施例を例証するものであり、限定するものではない。当業者であれば、本発明の原理から実質的に逸脱することなく、上記本発明の模範的実施例について沢山の変形及び変更をなしうることは明らかである。このような変形及び変更の全てはここに含まれることを意図している。
本発明によるマイクロエレクトロニクスチップアセンブリを示す図。 本発明のシステムの用途の例を示す図。 本発明の実施例によるマイクロエレクトロニクスチップアセンブリを示す図。 本発明による小型のパッケージシステムを製造する方法のステップを示す図。 本発明による小型のパッケージシステムを製造する方法のステップを示す図。 本発明による小型のパッケージシステムを製造する方法のステップを示す図。 本発明による小型のパッケージシステムを製造する方法のステップを示す図。 本発明による小型のパッケージシステムを製造する方法のステップを示す図。 本発明による小型のパッケージシステムを製造する方法のステップを示す図。

Claims (9)

  1. 互いに重なる少なくとも３つのマイクロエレクトロニクスチップを有し、それらチップの少なくとも１つが、中間チップを指し当該チップを通じて延びて導電性材料で充填されるバイアホールを有する、マイクロエレクトロニクスチップアセンブリであって、前記中間チップは、頂部チップ及び底部チップと称され前記中間チップの少なくとも一方の面において配される少なくとも２つの他のマイクロエレクトロニクスチップにより用いられるべきデバイスを有する高抵抗基板から構成され、前記頂部及び底部チップは、前記中間チップの頂面及び底面においてフリップチップボンディングによりそれぞれ接続され、前記バイアホールは、前記頂部チップと前記底部チップとのパッド間における電気的接続をなす、マイクロエレクトロニクスチップアセンブリ。
  2. 請求項１に記載のアセンブリであって、前記中間チップは、外部接続デバイスとフリップチップボンディングによっても結合されており、外部回路との接続を可能としている、アセンブリ。
  3. 請求項２に記載のアセンブリであって、前記底部、中間及び頂部チップに高及び低性能感度デバイスが集積され当該デバイスが前記接続デバイスに対して特定の順序で重なり、前記特定の順序は、高性能感度デバイスが前記底部チップに集積され、低性能感度デバイスが前記頂部チップに集積されている、アセンブリ。
  4. 請求項２及び３のうちの１つに記載のアセンブリであって、前記接続デバイスは、前記底部チップとの接触を実現するために確保されたヒートシンクを含む、アセンブリ。
  5. 請求項４に記載のアセンブリであって、前記底部チップには少なくとも熱消散性デバイスが集積され、前記底部チップは、前記ヒートシンクとの接触をなす、アセンブリ。
  6. 請求項４に記載のアセンブリであって、前記底部チップには少なくとも高周波デバイスが集積され、前記底部チップは、前記ヒートシンクとの接触がなされている、アセンブリ。
  7. 請求項１及び２のうちの１つに記載のアセンブリであって、前記中間チップは、両側に集積デバイスを有する、アセンブリ。
  8. 個別のチップに集積された少なくとも３つのデバイスを含むパッケージシステムであって、前記チップは、請求項１ないし７のうちのいずれか１つに記載のアセンブリに配されている、システム。
  9. 少なくともマイクロエレクトロニクスアセンブリを含む小型パッケージシステムを製造する方法であって、
    ・高抵抗基板から中間チップと称される少なくとも１つのチップを形成し、当該チップが少なくとも１つの面上の集積デバイスと前記チップ内を通じ延びて導電性材料が充填されるバイアホールとを含むようにしたステップと、
    ・底部チップと称される少なくとも１つのチップを結合し、当該チップが、前記バイアホールが前記底部チップの端子パッドと接続されるように前記中間チップにおいてフリップチップボンディングにより一方の面に集積デバイスを含むようにしたステップと、
    ・前記底部チップが前記中間チップと前記接続デバイスとの間に重なるように接続デバイスにおいてフリップチップボンディングにより前記中間チップを結合するようにしたステップと、
    ・頂部チップと称される第３のチップをフリップチップボンディングにより結合し、前記バイアホールが前記頂部チップの端子パッドと接続されるように、前記中間チップにおいて一方の面に集積デバイスを含むようにしたステップと、
    ・前記アセンブリを成形部材において成形するステップと、
    を含む、
    方法。
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