DE112019007079B4 - Verfahren zur Herstellung einer Halbleitervorrichtung und Halbleitervorrichtung - Google Patents

Verfahren zur Herstellung einer Halbleitervorrichtung und Halbleitervorrichtung Download PDF

Info

Publication number
DE112019007079B4
DE112019007079B4 DE112019007079.7T DE112019007079T DE112019007079B4 DE 112019007079 B4 DE112019007079 B4 DE 112019007079B4 DE 112019007079 T DE112019007079 T DE 112019007079T DE 112019007079 B4 DE112019007079 B4 DE 112019007079B4
Authority
DE
Germany
Prior art keywords
wiring
insulating layer
semiconductor device
layer
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE112019007079.7T
Other languages
English (en)
Other versions
DE112019007079T5 (de
Inventor
Kohei Nishiguchi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE112019007079T5 publication Critical patent/DE112019007079T5/de
Application granted granted Critical
Publication of DE112019007079B4 publication Critical patent/DE112019007079B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Verfahren zur Herstellung einer Halbleitervorrichtung (10, 30, 550, 70, 110), aufweisend in nachfolgender Reihenfolge:
- einen Schritt zum Ausbilden einer ersten isolierenden Schicht (14, 54, 74) auf einem Halbleitersubstrat (12, 112);
- einen Schritt zum Ausbilden einer Verdrahtung (16, 36, 56, 76, 116), in welcher wenigstens eine oberste Schicht aus Au ausgebildet ist, auf der ersten isolierenden Schicht (14, 54, 74);
- einen Schritt zum Implantieren von Ionen, welche Isolationseigenschaften selbst dann nicht beeinträchtigen, wenn sie in der ersten isolierenden Schicht (14, 54, 74) implantiert sind, in eine obere Fläche der Verdrahtung (16, 36, 56, 76, 116) und in eine Region, welche nicht durch die Verdrahtung (16, 36, 56, 76, 116) auf einer oberen Fläche der ersten isolierenden Schicht (14, 54, 74) überdeckt ist; und
- einen Schritt zum Ausbilden einer zweiten isolierenden Schicht (18, 58, 78, 118), welche die Verdrahtung (16, 36, 56, 76, 116) überdeckt.

Description

  • Gebiet
  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung, in welcher eine aus Au ausgebildete Verdrahtung mittels einer isolierenden Schicht überdeckt ist, und eine Halbleitervorrichtung.
  • Hintergrund
  • In Hochfrequenzvorrichtungen, welche Verbindungshalbleiter wie GaAs und GaN einsetzen, wird Au, welches eine exzellente Zuverlässigkeit aufweist, als Material zur Verdrahtung von Transistoren verwendet. Die Verdrahtung wird mittels einer isolierenden Schicht (z. B. SiO und SiN) zum Zweck des Schutzes der Vorrichtung überdeckt. Da Au jedoch chemisch stabil ist, besteht ein Problem, dass wenn die isolierende Schicht auf Au ausgebildet wird, die Haftung zwischen Au und der isolierenden Schicht schwach ist, und die isolierende Schicht auf der Verdrahtung löst sich leicht.
  • Um dieses Problem zu lösen, wird Ti mittels eines lonenimplantationsverfahren auf Au implantiert, welches anschließend wärmebehandelt wird, um eine Au-Ti-Legierung auf einer Verdrahtungsflächenschicht auszubilden, wodurch die Haftung der isolierenden Schicht verbessert wird (siehe z. B. Druckschrift JP H06 - 61 225 A ).
  • Als weitere Gegenmaßnahme wird auch ein Verfahren gezeigt, in welchem Si durch ein lonenimplantationsverfahren auf Au implantiert wird, welches anschließend wärmebehandelt wird, um eine Si-enthaltende Region auf der Verdrahtungsfläche auszubilden, wodurch die Haftung an einer isolierenden Schicht verbessert wird, welche ebenfalls Si enthält (siehe z. B. Druckschrift JP H07 - 273 107 A ).
  • Die DE 10 2014 113 917 A1 beschreibt eine Kontaktanschlussflächenstruktur, welche aufweist eine dielektrische Schichtstruktur, wenigstens eine Kontaktanschlussfläche, die mit der dielektrischen Schichtstruktur in physikalischem Kontakt steht, wobei die wenigstens eine Kontaktanschlussfläche eine Metallstruktur und eine Liner-Struktur enthält, wobei die Liner-Struktur zwischen der Metallstruktur der wenigstens einen Kontaktanschlussfläche und der dielektrischen Schichtstruktur angeordnet ist und wobei eine Oberfläche der wenigstens einen Kontaktanschlussfläche wenigstens teilweise frei von der Liner-Struktur ist, und eine Kontaktstruktur, die ein elektrisch leitfähiges Material enthält, wobei die Kontaktstruktur wenigstens die Oberfläche, die wenigstens teilweise frei von der Liner-Struktur der wenigstens einen Kontaktanschlussfläche ist, vollständig bedeckt, wobei die Liner-Struktur und die Kontaktstruktur für ein Material der Metallstruktur der wenigstens einen Kontaktanschlussfläche eine Diffusionssperre bilden.
  • Die US 2008 / 0 299 758 A1 betrifft einen Aufbau, welcher eine N-Typ-Diffusionsschicht hoher Dichte aufweist, die in einem Trennbereich ausgebildet ist, die es ermöglicht, einen Kollektorstrom zu reduzieren, der durch einen parasitären NPN-Transistor fließt. Somit kann ein normaler CMOS-Prozess verwendet werden, um eine Treiberschaltung und einen Datenleitungstreiber bereitzustellen, die es ermöglichen, die Widerstandsfähigkeit gegen mögliches Rauschen zu verbessern, das zwischen benachbarten Anschlüssen auftritt, während eine Chipgröße gesteuert wird.
  • Die JP H06 - 84 905 A offenbart ein Herstellungsverfahren für eine Halbleitervorrichtung, welches eingerichtet ist, einen Schritt zum Bilden einer dicht haftenden Schicht zu vereinfachen, indem es verwendet wird, um die dichte Haftung zwischen einem Golddraht und einem oberen Isolationsfilm einer Halbleitervorrichtung zu verbessern. Nachdem ein Siliziumfilm mit einer dünnen Filmdicke auf Goldverdrahtungen aufgetragen wurde, werden Legierungsfilme, die aus Gold und Silizium bestehen, durch Anwenden eines Plasma-CVD-Verfahrens oder einer Wärmebehandlung darauf gebildet. Im Fall der Verwendung des Plasma-CVD-Verfahrens wird der Siliziumfilm, der nicht mit Gold reagiert, oxidiert, indem oxidierendes Gas zugeführt wird, um sukzessive einen Isolierfilm zu bilden. Auch im Fall der Anwendung der Wärmebehandlung darauf wird der Siliziumfilm, der nicht mit Gold reagiert, selektiv mit Siliziumätzflüssigkeit entfernt, die Flusssäure und Salpetersäure enthält. Somit kann ein Isolationsfilm auf Goldverdrahtungen gebildet werden, ohne eine Photolithographietechnik zu verwenden.
  • Zusammenfassung
  • Technisches Problem
  • In einem Fall jedoch, in dem Ti-Ionen oder Si-Ionen in die aus Au ausgebildete Verdrahtung implantiert werden, werden die Isolationseigenschaften der isolierenden Schicht unter der Verdrahtung beeinträchtigt, wenn die Ionen in die isolierende Schicht unter der Verdrahtung implantiert werden. Es ist daher erforderlich, einen Abdecklack auf der isolierenden Schicht unter der Verdrahtung auszubilden, so dass Ionen zum Zeitpunkt der lonenimplantation nicht in die isolierende Schicht unter der Verdrahtung implantiert werden, was ein Problem dahingehend verursacht, dass eine Anzahl von Herstellungsschritten zunimmt.
  • Die vorliegende Erfindung wurde umgesetzt, um das vorstehende Problem zu lösen, und es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Halbleitervorrichtung und eine Halbleitervorrichtung bereitzustellen, welche sowohl eine Verbesserung einer Haftung zwischen einer aus Au ausgebildeten Verdrahtung und einer isolierenden Schicht auf der Verdrahtung, als auch eine Verhinderung einer Zunahme einer Anzahl von Herstellungsschritten erreichen.
  • Lösung des Problems
  • Die der Erfindung zu Grunde liegende Aufgabe wird bei Verfahren zur Herstellung einer Halbleitervorrichtung erfindungsgemäß mit den Merkmalen des Anspruchs 1, alternativ mit den Merkmalen des Anspruchs 2, weiter alternativ mit den Merkmalen des Anspruchs 5 und bei einer Halbleitervorrichtung erfindungsgemäß mit den Merkmalen des Anspruchs 7 gelöst. Vorteilhafte Weiterbildungen sind Gegenstand der jeweiligen abhängigen Ansprüche.
  • Ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der vorliegenden Erfindung weist in der nachfolgenden Reihenfolge auf: einen Schritt zum Ausbilden einer ersten isolierenden Schicht auf einem Halbleitersubstrat, einen Schritt zum Ausbilden, auf der ersten isolierenden Schicht, einer Verdrahtung, bei welcher wenigstens eine oberste Schicht aus Au ausgebildet ist, einen Schritt zum Implantieren von Ionen, welche Isolationseigenschaften selbst dann nicht beeinträchtigen, wenn sie in der ersten isolierenden Schicht implantiert sind, in eine obere Fläche der Verdrahtung und in eine Region, welche nicht mittels der Verdrahtung auf einer oberen Fläche der ersten isolierenden Schicht überdeckt ist, und einen Schritt zum Ausbilden einer zweiten isolierenden Schicht, welche die Verdrahtung überdeckt.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung weist auf: ein Halbleitersubstrat, eine erste isolierende Schicht auf dem Halbleitersubstrat, eine Verdrahtung, bei welcher wenigstens eine oberste Schicht aus Au auf der ersten isolierenden Schicht ausgebildet ist, und eine zweite isolierende Schicht, die die Verdrahtung überdeckt wobei eine ein isolierendes, nicht destruktives Element bildende lonenspezies in einer Nähe einer oberen Fläche der Verdrahtung und in einer Nähe einer Region implantiert existiert, welche nicht durch die Verdrahtung überdeckt ist auf einer oberen Fläche der ersten isolierenden Schicht als eine jeweilige Implantationsschicht und mit einer Konzentration von 1 × 1017 cm-3 oder mehr und 1 × 1021 cm-3 oder weniger ausgebildet ist
  • Vorteilhafte Auswirkungen der Erfindung
  • Gemäß dem Verfahren zu Herstellung einer Halbleitervorrichtung und gemäß der Halbleitervorrichtung in der vorliegenden Erfindung, ist es möglich, da die Ionen, welche die Isolationseigenschaften selbst dann nicht beeinträchtigen, wenn sie in der isolierenden Schicht unter der aus Au ausgebildeten Verdrahtung implantiert sind, in die obere Fläche der Verdrahtung implantiert werden, sowohl eine Verbesserung hinsichtlich einer Haftung zwischen der aus Au ausgebildeten Verdrahtung und der isolierenden Schicht auf der Verdrahtung, als auch eine Verhinderung einer Zunahme hinsichtlich der Anzahl von Herstellungsprozessen zu erreichen.
  • Figurenliste
    • 1 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß der ersten Ausführungsform.
    • 2 ist eine Ansicht, welche das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 3 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß der zweiten Ausführungsform.
    • 4 ist eine Ansicht, welche des Verfahren zur Herstellung der Halbleitervorrichtung gemäß der zweiten Ausführungsform zeigt.
    • 5 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß der dritten Ausführungsform.
    • 6 ist eine Ansicht, welche des Verfahren zur Herstellung der Halbleitervorrichtung gemäß der dritten Ausführungsform zeigt.
    • 7 ist eine Ansicht, welche eine Spitzenwertposition der Verteilung von Ionen auf der oberen Fläche der Verdrahtung in der Halbleitervorrichtung gemäß der dritten Ausführungsform veranschaulicht.
    • 8 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß der vierten Ausführungsform.
    • 9 ist eine Ansicht, welche das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der vierten Ausführungsform zeigt.
    • 10 ist eine Ansicht, welche das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der vierten Ausführungsform zeigt.
    • 11 ist eine Querschnittsansicht der Halbleitervorrichtung, in welcher die isolierende Schicht zwischen dem Halbleitersubstrat und der Verdrahtung nicht bereitgestellt werden muss.
  • Beschreibung der Ausführungsformen
  • Erste Ausführungsform
  • 1 ist eine Darstellung einer Halbleitervorrichtung 10 gemäß einer ersten Ausführungsform. Die Halbleitervorrichtung 10 weist ein Halbleitersubstrat 12 auf. Das Halbleitersubstrat 12 ist aus GaAs, GaN, SiC, oder Si ausgebildet.
  • Auf dem Halbleitersubstrat 12 ist eine isolierende Schicht 14 ausgebildet. Die isolierende Schicht 14 ist aus Polyimid, Benzocyclobuten (BCB), oder einer chemischen Gasphasenabscheidungs- (CVD-) Schicht ausgebildet. Hier ist die CVD-Schicht eine isolierende Schicht wie SiO oder SiN, welche mittels CVD ausgebildet ist.
  • Eine Verdrahtung 16 ist auf der isolierenden Schicht 14 ausgebildet. Die Verdrahtung 16 ist aus Au auf einer Basis wie Ti, Ta, Cr, Ti/Pt, oder TiW ausgebildet. Hier ist Ti/Pt eine Struktur, in welcher Pt auf Ti ausgebildet ist, und TiW ist eine Legierung aus Ti und W. Da die Verdrahtung 16 aus Au auf der Basis ausgebildet ist, ist wenigstens die oberste Schicht der Verdrahtung 16 aus Au ausgebildet. Da ferner ein Abschnitt oberhalb der Basis auf der Seitenfläche der Verdrahtung 16 aus Au ausgebildet ist, ist wenigstens der obere Abschnitt der Seitenfläche der Verdrahtung 16 aus Au ausgebildet. Es sei darauf hingewiesen, dass die Basis in der Figur ausgelassen ist, da sie dünner als Au ist.
  • Eine lonenimplantationsschicht 16a, in welche Ionen implantiert wurden, ist auf der oberen Fläche der Verdrahtung 16 ausgebildet. Die Ionenart entspricht einem Element, welches Isolationseigenschaften selbst bei einer Implantation in die isolierende Schicht 14 nicht beeinträchtigt, und wird hier als ein isolierendes nicht destruktives Element bezeichnet. Konkret ist das isolierende nicht destruktive Element Ar oder N. Eine lonenimplantationsschicht 14a ist auch in einer Region ausgebildet, welche nicht mittels der Verdrahtung 16 auf der oberen Fläche der isolierenden Schicht 14 überdeckt ist. Die Konzentration des isolierenden nicht destruktiven Elements jeweils in der Ionenimplantationsschicht 16a und der lonenimplantationsschicht 14a beträgt 1 × 1017 cm-3 oder mehr und 1 × 1021 cm-3 oder weniger.
  • Eine isolierende Schicht 18 ist derart ausgebildet, dass sie die Verdrahtung 16 überdeckt. Die isolierende Schicht 18 ist SiO, SiN, SiON, AlO, TaO, oder dergleichen.
  • Ein Verfahren zur Herstellung der Halbleitervorrichtung 10 gemäß der ersten Ausführungsform wird nachfolgend beschrieben. Wie in 2(a) gezeigt, wird zunächst die isolierende Schicht 14 auf dem Halbleitersubstrat 12 ausgebildet.
  • Als Nächstes wird eine Basis auf der isolierenden Schicht 14 ausgebildet, und wie in 2(b) veranschaulicht, wird eine aus Au ausgebildete Verdrahtung 16 mittels eines Verfahrens wie Bedampfen, Sputtern, oder Plattieren auf der Basis ausgebildet.
  • Anschließen werden, wie in 2(c) veranschaulicht, Ionen aus einer Richtung rechtwinklig zum Halbleitersubstrat 12 durch ein lonenimplantationsverfahren implantiert. Implantationsbedingungen weisen zum Beispiel eine Beschleunigungsenergie von 5 bis 50 keV und eine Dosis von 1 × 1012 Ionen/cm2 oder mehr auf. Durch die lonenimplantation werden eine lonenimplantationsschicht 16a und eine lonenimplantationsschicht 14a jeweils auf der oberen Fläche der Verdrahtung 16 und der oberen Fläche der isolierenden Schicht 14 ausgebildet. Die lonenimplantationsschicht 16a, welche auf der oberen Fläche der Verdrahtung 16 ausgebildet ist, gerät aufgrund der implantierten Ionen in einen chemisch instabilen Zustand.
  • Wie in 2(d) gezeigt, wird als Nächstes die isolierende Schicht 18 derart mittels CVD oder Atomlagenabscheidung (ALD) ausgebildet, dass sie die Verdrahtung 16 überdeckt.
  • Da die lonenimplantationsschicht 16a, wie oben gemäß der ersten Ausführungsform beschrieben, auf der oberen Fläche der Verdrahtung 16 chemisch instabil ist, wird die Haftung zwischen der Verdrahtung 16 und der isolierenden Schicht 18 verbessert, und da die Ionenarten die Isolationseigenschaften selbst dann nicht beeinträchtigen, wenn sie in der isolierenden Schicht 14 implantiert sind, ist es nicht erforderlich, einen schützenden Abdecklack auf der isolierenden Schicht 14 vor der lonenimplantation auszubilden.
  • Zweite Ausführungsform
  • 3 ist eine Darstellung der Halbleitervorrichtung 30 gemäß einer zweiten Ausführungsform. Die Halbleitervorrichtung 30 ist identisch zur Halbleitervorrichtung 10 gemäß der ersten Ausführungsform, weicht aber dahingehend ab, dass eine lonenimplantationsschicht 36a auch auf der Seitenfläche der Verdrahtung 36 ausgebildet ist.
  • 4 ist eine Darstellung, welche ein Verfahren zur Herstellung einer Halbleitervorrichtung 30 gemäß der zweiten Ausführungsform veranschaulicht. In diesem Herstellungsverfahren werden die 4(a) bis 4(d) sequentiell ausgeführt. Das Verfahren zur Herstellung der Halbleitervorrichtung 30 gemäß der zweiten Ausführungsform ist identisch zu jenem der ersten Ausführungsform, weicht aber dahingehend ab, dass ein Verfahren zur schrägen Ionenimplantation für die lonenimplantation verwendet wird (4(c)). Bei der schrägen Ionenimplantation werden Ionen aus einer Richtung rechtwinklig zum Halbleitersubstrat 12 schräg implantiert. Folglich wird die lonenimplantationsschicht 36a auch auf der Seitenfläche der Verdrahtung 36 ausgebildet. Als das Verfahren zur schrägen Ionenimplantation wird eines der nachfolgenden Verfahren verwendet: ein Verfahren, in welchem die lonenimplantation ausgeführt wird, während ein Wafer um die vertikale Richtung rotiert; und ein Verfahren, in welchem eine Teilimplantation ausgeführt wird, während der Rotationswinkel des Wafers verändert wird.
  • Wie oben gemäß der zweiten Ausführungsform beschrieben, wird die Haftung zwischen der Verdrahtung 36 und der isolierenden Schicht 18 weiter verbessert, da die lonenimplantationsschicht 36a auch auf der Seitenfläche der Verdrahtung 36 ausgebildet ist.
  • Dritte Ausführungsform
  • 5 ist eine Darstellung einer Halbleitervorrichtung 50 gemäß einer dritten Ausführungsform. Die Halbleitervorrichtung 50 ist identisch zur Halbleitervorrichtung 10 gemäß der ersten Ausführungsform, weicht aber in der vertikalen Verteilung von Ionen ab, welche in der Verdrahtung 56 und einer isolierenden Schicht 54 implantiert sind.
  • 6 ist eine Darstellung, welche ein Verfahren zur Herstellung einer Halbleitervorrichtung 50 gemäß der dritten Ausführungsform veranschaulicht. In diesem Herstellungsverfahren werden die 6(a) bis 6(d) sequentiell ausgeführt. In der ersten Ausführungsform wird die lonenimplantation vor dem Ausbilden der isolierenden Schicht 18 ausgeführt, aber in der dritten Ausführungsform wird die lonenimplantation nach dem Ausbilden der isolierenden Schicht 58 ausgeführt (6(c) und 6(d)). Die lonenimplantation wird nicht nur auf der Verdrahtung 56 und der isolierenden Schicht 54, sondern auch auf der isolierenden Schicht 58 ausgeführt.
  • lonenimplantationsbedingungen werden derart festgelegt, dass der Spitzenwert der vertikalen Verteilung von Ionen, die in die Verdrahtung 56 implantiert werden, in der Nähe der Schnittstelle zwischen der oberen Fläche der Verdrahtung 56 und der isolierenden Schicht 58 liegt. 7 ist eine vergrößerte Ansicht im Nahbereich oben rechts der Verdrahtung 56 in 5, welche die Spitzenwertposition der Verteilung von Ionen veranschaulicht. Die lonenimplantationsbedingungen variieren in Abhängigkeit der Dicke der isolierenden Schicht 58, und als ein Beispiel beträgt, wenn die isolierende Schicht SiN mit einer Dicke von 100 nm ist und die Ionenart Ar ist, die Beschleunigungsenergie 150 keV, und die Dosis beträgt 1 × 1012 Ionen/cm2 oder mehr.
  • Da wie oben beschrieben, gemäß der dritten Ausführungsform, der Spitzenwert der vertikalen Verteilung von Ionen, die in der Verdrahtung 56 implantiert sind, in der Nähe der Schnittstelle zwischen der oberen Fläche der Verdrahtung 56 und der isolierenden Schicht 58 liegt, wird eine Haftung zwischen der Verdrahtung 56 und der isolierenden Schicht 58 weiter verbessert. Wenn die Ionen andererseits wie in der ersten Ausführungsform direkt von oberhalb der Verdrahtung 16 implantiert werden, existiert der Spitzenwert der vertikalen Verteilung innerhalb der oberen Fläche der Verdrahtung 16. Daher weist die Halbleitervorrichtung 50 gemäß der dritten Ausführungsform eine höhere Haftung zwischen der Verdrahtung 56 und der isolierenden Schicht 58 auf, als in der ersten Ausführungsform.
  • Ein Verfahren für eine schräge Ionenimplantation, welches identisch zu jenem der zweiten Ausführungsform ist, kann für die lonenimplantation verwendet werden. In diesem Fall wird die Haftung zwischen der Verdrahtung 56 und der isolierenden Schicht 58 weiter verbessert.
  • Vierte Ausführungsform
  • 8 ist eine Darstellung einer Halbleitervorrichtung 70 gemäß einer vierten Ausführungsform. Die Halbleitervorrichtung 70 ist identisch zur Halbleitervorrichtung 30 gemäß der zweiten Ausführungsform, weicht aber dahingehend ab, dass auf der oberen Fläche der isolierenden Schicht 74 keine lonenimplantationsschicht existiert und weicht hinsichtlich Einschränkungen bezüglich der ionenimplantierten Ionenarten ab. Zusätzlich zu Ar, N, oder dergleichen, welche die isolierenden Eigenschaften selbst bei der Implantation in die isolierende Schicht 14 nicht beeinträchtigen, können Ionenarten wie B, Si, Pd, Ti, Ta, Al, oder Co verwendet werden, welche die elektrische Leitfähigkeit der isolierenden Schicht erhöhen, wenn sie ionenimplantiert werden. Wie später beschrieben wird, werden diese Ionenarten in die aus Au ausgebildete Verdrahtung implantiert und sie fungieren als Störstellen in Bezug auf Au, und folglich wird ein Element, von welchem diese Ionen jeweils abstammen, hier als Störstellenelement bezeichnet. Die Konzentration des Störstellenelements in einer lonenimplantationsschicht 76a beträgt 1 × 1017 cm-3 oder mehr und 1 × 1021 cm-3 oder weniger.
  • Ein Verfahren zur Herstellung der Halbleitervorrichtung 70 gemäß der vierten Ausführungsform wird nachfolgend beschrieben. Die Schritte bis zum Ausbilden der Verdrahtung 76, wie in 9(a) veranschaulicht, sind identisch zu jenen der zweiten Ausführungsform.
  • Wie in 9(b) veranschaulicht, wird nach 9(a) ein Abdecklack 82 in einer Region ausgebildet, die nicht mittels der Verdrahtung 76 auf der oberen Fläche der isolierenden Schicht 74 überdeckt ist.
  • Wie in 9(c) veranschaulicht, wird als Nächstes eine Wärmebehandlung bei 90 °C oder mehr angewendet, um den Abdecklack 82 thermisch zu verformen, um wenigstens einen Teil einer Region freizulegen, die in Kontakt mit dem Abdecklack 82 auf der Seitenfläche der Verdrahtung 76 steht.
  • Wie in 10(a) veranschaulicht, werden nachfolgend Ionen in die obere Fläche der Verdrahtung 76, in wenigstens einen Teil der Seitenfläche der Verdrahtung 76, und in die obere Fläche des Abdecklacks 82 mittels eines Verfahrens für eine schräge Ionenimplantation implantiert. Durch die lonenimplantation wird eine lonenimplantationsschicht 76a auf der oberen Fläche der Verdrahtung 76 und wenigstens am oberen Abschnitt der Seitenfläche der Verdrahtung 76 ausgebildet, und eine lonenimplantationsschicht 82a wird auf der oberen Fläche des Abdecklacks 82 ausgebildet. Die auf der oberen Fläche der Verdrahtung 76 ausgebildete lonenimplantationsschicht 76a gerät aufgrund der Ionen als zu implantierender Dotierstoff in einen chemisch instabilen Zustand. Wenn die Ionenarten B, Si, Pd, Ti, Ta, Al, oder Co sind, wird die lonenimplantationsschicht 76a durch eine Wärmebehandlung nach der lonenimplantation zu einer Legierung mit Au.
  • Wie in 10(b) veranschaulicht, wird als nächstes der Abdecklack 82 entfernt.
  • Wie in 10(c) veranschaulicht, wird nachfolgend eine isolierende Schicht 78 derart ausgebildet, dass sie die Verdrahtung 76 überdeckt.
  • Wie oben beschrieben, wird gemäß der vierten Ausführungsform zum Zeitpunkt der lonenimplantation der Abdecklack 82 auf der isolierenden Schicht 74 ausgebildet, und die Ionen werden nicht direkt auf der isolierenden Schicht 74 implantiert, so dass die isolierende Schicht 74 nicht beschädigt wird. Ferner, selbst wenn die Isolationseigenschaften der isolierenden Schicht 74 beeinträchtigt werden, wenn die Ionenart in die isolierende Schicht 74 implantiert wird, werden die Isolationseigenschaften der isolierenden Schicht 74 nicht beeinträchtigt.
  • Wenn die Ionenarten B, Si, Pd, Ti, Ta, Al, oder Co entsprechen, wird die lonenimplantationsschicht 76a durch eine Wärmebehandlung nach der lonenimplantation zu einer Legierung mit Au, und die Haftung zwischen der Verdrahtung 76 und der isolierenden Schicht 78 wird weiter verbessert.
  • Die isolierende Schicht wurde in allen Ausführungsformen zwischen dem Halbleitersubstrat und der Verdrahtung bereitgestellt, aber es ist möglich, dass die isolierende Schicht nicht bereitgestellt wird. In diesem Fall, wie zum Beispiel in 11 veranschaulicht, ist die Verdrahtung 116 auf dem Halbleitersubstrat 112 ausgebildet.
  • Bezugszeichenliste
    • 10, 30, 50, 70, 110
    Halbleitervorrichtung
    12, 112
    Halbleitersubstrat
    14, 54, 74
    isolierende Schicht
    14a, 14a, 54a, 82a, 112a
    Ionenimplantationsschicht
    16, 36, 56, 76, 116
    Verdrahtung
    16a, 16a, 56a, 76a, 116a
    Ionenimplantationsschicht
    18, 58, 78, 118
    isolierende Schicht
    82
    Abdecklack

Claims (10)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung (10, 30, 550, 70, 110), aufweisend in nachfolgender Reihenfolge: - einen Schritt zum Ausbilden einer ersten isolierenden Schicht (14, 54, 74) auf einem Halbleitersubstrat (12, 112); - einen Schritt zum Ausbilden einer Verdrahtung (16, 36, 56, 76, 116), in welcher wenigstens eine oberste Schicht aus Au ausgebildet ist, auf der ersten isolierenden Schicht (14, 54, 74); - einen Schritt zum Implantieren von Ionen, welche Isolationseigenschaften selbst dann nicht beeinträchtigen, wenn sie in der ersten isolierenden Schicht (14, 54, 74) implantiert sind, in eine obere Fläche der Verdrahtung (16, 36, 56, 76, 116) und in eine Region, welche nicht durch die Verdrahtung (16, 36, 56, 76, 116) auf einer oberen Fläche der ersten isolierenden Schicht (14, 54, 74) überdeckt ist; und - einen Schritt zum Ausbilden einer zweiten isolierenden Schicht (18, 58, 78, 118), welche die Verdrahtung (16, 36, 56, 76, 116) überdeckt.
  2. Verfahren zur Herstellung einer Halbleitervorrichtung (10, 30, 550, 70, 110), aufweisend: - einen Schritt zum Ausbilden einer ersten isolierenden Schicht (14, 54, 74) auf einem Halbleitersubstrat (12, 112); - einen Schritt zum Ausbilden einer Verdrahtung (16, 36, 56, 76, 116), in welcher wenigstens eine oberste Schicht aus Au ausgebildet ist, auf der ersten isolierenden Schicht (14, 54, 74); - einen Schritt zum Ausbilden einer zweiten isolierenden Schicht (18, 58, 78, 118), welche die Verdrahtung (16, 36, 56, 76, 116) überdeckt; und - einen Schritt zum Implantieren von Ionen, welche Isolationseigenschaften selbst dann nicht beeinträchtigen, wenn sie in der ersten isolierenden Schicht (14, 54, 74) implantiert sind, in eine obere Fläche der Verdrahtung (16, 36, 56, 76, 116) und in eine Region, welche nicht durch die Verdrahtung (16, 36, 56, 76, 116) auf einer oberen Fläche der ersten isolierenden Schicht (14, 54, 74) überdeckt ist, wobei ein Spitzenwert einer Verteilung der Ionen, welche jeweils in die Verdrahtung (16, 36, 56, 76, 116) und in die zweite isolierende Schicht (18, 58, 78, 118) implantiert werden, in einer Nähe einer Schnittstelle zwischen der oberen Fläche der Verdrahtung (16, 36, 56, 76, 116) und der zweiten isolierenden Schicht (18, 58, 78, 118) liegt.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Ionen Ar oder N sind.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei: - wenigstens ein oberer Abschnitt einer Seitenfläche der Verdrahtung (16, 36, 56, 76, 116) aus Au ausgebildet ist, und - die Ionen auch in die Seitenfläche der Verdrahtung (16, 36, 56, 76, 116) unter Verwendung eines Verfahrens zur schrägen Ionenimplantation als Verfahren zum Implantieren der Ionen implantiert werden.
  5. Verfahren zur Herstellung einer Halbleitervorrichtung (10, 30, 550, 70, 110), aufweisend in nachfolgender Reihenfolge: - einen Schritt zum Ausbilden einer ersten isolierenden Schicht (14, 54, 74) auf einem Halbleitersubstrat (12, 112); - einen Schritt zum Ausbilden, auf der ersten isolierenden Schicht (14, 54, 74), einer Verdrahtung (16, 36, 56, 76, 116), in welcher wenigstens eine oberste Schicht und wenigstens ein oberer Abschnitt einer Seitenfläche aus Au ausgebildet sind; - einen Schritt zum Ausbilden eines Abdecklacks (82) in einer Region, welche nicht durch die Verdrahtung (16, 36, 56, 76, 116) auf einer oberen Fläche der ersten isolierenden Schicht (14, 54, 74) überdeckt ist; - einen Schritt zum Verformen des Abdecklacks (82) mittels einer Wärmebehandlung, um wenigstens einen Teil einer Region, die in Kontakt mit dem Abdecklack (82) steht, auf einer Seitenfläche der Verdrahtung (16, 36, 56, 76, 116) freizulegen; - einen Schritt zum Implantieren von Ionen in eine obere Fläche der Verdrahtung (16, 36, 56, 76, 116), in wenigstens den oberen Abschnitt der Seitenfläche der Verdrahtung (16, 36, 56, 76, 116), und in eine obere Fläche des Abdecklacks (82), mittels eines Verfahrens zur schrägen Ionenimplantation; - einen Schritt zum Entfernen des Abdecklacks (82); und - einen Schritt zum Ausbilden einer zweiten isolierenden Schicht (18, 58, 78, 118), welche die Verdrahtung (16, 36, 56, 76, 116) überdeckt.
  6. Verfahren nach Anspruch 5, wobei die Ionen ein Element aus B, Si, Pd, Ti, Ta, Al, Co, Ar, und N sind.
  7. Halbleitervorrichtung (10, 30, 550, 70, 110), aufweisend: - ein Halbleitersubstrat (12, 112); - eine erste isolierende Schicht (14, 54, 74) auf dem Halbleitersubstrat (12, 112); - eine Verdrahtung (16, 36, 56, 76, 116), in welcher wenigstens eine oberste Schicht aus Au auf der ersten isolierenden Schicht (14, 54, 74) ausgebildet ist; und - eine zweite isolierende Schicht (18, 58, 78, 118), welche die Verdrahtung (16, 36, 56, 76, 116) überdeckt, wobei eine ein isolierendes, nicht destruktives Element bildende lonenspezies in einer Nähe einer oberen Fläche der Verdrahtung (16, 36, 56, 76, 116) und in einer Nähe einer Region, welche nicht durch die Verdrahtung (16, 36, 56, 76, 116) überdeckt ist, auf einer oberen Fläche der ersten isolierenden Schicht (14, 54, 74) als eine jeweilige Implantationsschicht (14a, 16a) und mit einer Konzentration von 1 × 1017 cm-3 oder mehr und 1 × 1021 cm-3 oder Verdrahtung (16, 36, 56, 76, 116) überdeckt ist,
  8. Halbleitervorrichtung (10, 30, 550, 70, 110) nach Anspruch 7, wobei: - das isolierende, nicht destruktive Element auch in einer Nähe einer unteren Fläche der zweiten isolierenden Schicht (18, 58, 78, 118) vorliegt, und - ein Spitzenwert einer Verteilung des isolierenden, nicht destruktiven Elements jeweils auf der oberen Fläche der Verdrahtung (16, 36, 56, 76, 116) und der unteren Fläche der zweiten isolierenden Schicht (18, 58, 78, 118), welche in Kontakt mit der oberen Fläche der Verdrahtung (16, 36, 56, 76, 116) steht, in einer Nähe einer Schnittstelle zwischen der oberen Fläche der Verdrahtung (16, 36, 56, 76, 116) und der zweiten isolierenden Schicht (18, 58, 78, 118) liegt.
  9. Halbleitervorrichtung (10, 30, 550, 70, 110) nach Anspruch 7 oder 8, wobei das isolierende, nicht destruktive Element Ar oder N ist.
  10. Halbleitervorrichtung (10, 30, 550, 70, 110) nach einem der Ansprüche 7 bis 9, wobei: - wenigstens ein oberer Abschnitt einer Seitenfläche der Verdrahtung (16, 36, 56, 76, 116) aus Au ausgebildet ist, und - das isolierende, nicht destruktive Element auch in einer Nähe der Seitenfläche der Verdrahtung (16, 36, 56, 76, 116) mit einer Konzentration von 1 × 1017 cm-3 oder mehr und 1 × 1021 cm-3 oder weniger ausgebildet ist.
DE112019007079.7T 2019-03-25 2019-03-25 Verfahren zur Herstellung einer Halbleitervorrichtung und Halbleitervorrichtung Active DE112019007079B4 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2019/012435 WO2020194432A1 (ja) 2019-03-25 2019-03-25 半導体装置の製造方法および半導体装置

Publications (2)

Publication Number Publication Date
DE112019007079T5 DE112019007079T5 (de) 2021-12-09
DE112019007079B4 true DE112019007079B4 (de) 2023-06-22

Family

ID=72609672

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112019007079.7T Active DE112019007079B4 (de) 2019-03-25 2019-03-25 Verfahren zur Herstellung einer Halbleitervorrichtung und Halbleitervorrichtung

Country Status (5)

Country Link
US (1) US11335594B2 (de)
JP (1) JP7004111B2 (de)
CN (1) CN113574636A (de)
DE (1) DE112019007079B4 (de)
WO (1) WO2020194432A1 (de)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661225A (ja) 1992-04-27 1994-03-04 Nec Corp 半導体装置の製造方法
JPH0684905A (ja) 1992-05-27 1994-03-25 Nec Corp 半導体集積回路装置の製造方法
JPH07273107A (ja) 1994-04-01 1995-10-20 Fujitsu Ltd 半導体装置とその製造方法
US20080299758A1 (en) 2007-06-04 2008-12-04 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device
DE102014113917A1 (de) 2013-09-27 2015-04-02 Infineon Technologies Ag Kontaktanschlussflächenstruktur, elektronisches Bauelement und Verfahren zur Herstellung einer Kontaktanschlussflächenstruktur

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109721A (ja) * 1991-10-15 1993-04-30 Nec Corp 半導体集積回路
JPH05275547A (ja) * 1992-03-30 1993-10-22 Nec Corp 半導体装置
JPH05315332A (ja) * 1992-04-02 1993-11-26 Nec Corp 半導体装置およびその製造方法
JPH08321613A (ja) 1995-05-26 1996-12-03 Ricoh Co Ltd 半導体装置の製造方法
JPH09293720A (ja) * 1996-04-26 1997-11-11 Sony Corp 半導体装置およびその製造方法
TW517391B (en) * 2001-03-08 2003-01-11 Sanyo Electric Co Method for manufacturing semiconductor device
US6917110B2 (en) * 2001-12-07 2005-07-12 Sanyo Electric Co., Ltd. Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer
JP2009218381A (ja) * 2008-03-11 2009-09-24 Denso Corp ＳＯＩ（Ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒ）基板の製造方法
JP5482441B2 (ja) * 2010-05-20 2014-05-07 富士ゼロックス株式会社 化合物半導体素子の製造方法
JP6061225B2 (ja) 2013-08-23 2017-01-18 マスセット株式会社 テーブル用脚キャップ
JP6801840B2 (ja) 2016-09-27 2020-12-16 住友電工デバイス・イノベーション株式会社 半導体装置
US10186454B2 (en) * 2017-06-15 2019-01-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having etch stop layer and method of forming the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661225A (ja) 1992-04-27 1994-03-04 Nec Corp 半導体装置の製造方法
JPH0684905A (ja) 1992-05-27 1994-03-25 Nec Corp 半導体集積回路装置の製造方法
JPH07273107A (ja) 1994-04-01 1995-10-20 Fujitsu Ltd 半導体装置とその製造方法
US20080299758A1 (en) 2007-06-04 2008-12-04 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device
DE102014113917A1 (de) 2013-09-27 2015-04-02 Infineon Technologies Ag Kontaktanschlussflächenstruktur, elektronisches Bauelement und Verfahren zur Herstellung einer Kontaktanschlussflächenstruktur

Also Published As

Publication number Publication date
CN113574636A (zh) 2021-10-29
WO2020194432A1 (ja) 2020-10-01
DE112019007079T5 (de) 2021-12-09
US11335594B2 (en) 2022-05-17
JPWO2020194432A1 (ja) 2021-09-13
US20220013408A1 (en) 2022-01-13
JP7004111B2 (ja) 2022-01-21

Similar Documents

Publication Publication Date Title
DE4201792C2 (de) Anschlußelektrodenstruktur und Verfahren zu deren Herstellung
DE2930630C2 (de) Halbleiterbauelement sowie Verfahren zu seiner Herstellung
DE112012003959B4 (de) Struktur und Verfahren zum Verringern von vertikaler Rissausbreitung
DE19641777C2 (de) Verfahren zum Herstellen eines Sensors mit einer Metallelektrode in einer MOS-Anordnung
DE69530716T2 (de) Beschleunigungssensor und Verfahren zu seiner Herstellung
WO2000001010A2 (de) Verfahren zur herstellung von halbleiterbauelementen
DE112009001017T5 (de) Mehrschichtige Dickmetallisierungsstruktur für ein mikroelektronische Einrichtung, integrierte Schaltung, die diese beinhaltet, und Verfahren zum Herstellen einer integrierten Schaltung, die diese beeinhaltet
DE112018007009T5 (de) Halbleitervorrichtung und Herstellungsverfahren für diese
DE112019002455T5 (de) Dünnfilmwiderstand in einer integrierten schaltung und herstellungsverfahren
DE112013006790B4 (de) Halbleitervorrichtungen und Verfahren zum Fertigen einer Halbleitervorrichtung
DE112018003821B4 (de) Systeme und verfahren zum ausbilden eines in einer integrierten schaltungsanordnung integrierten dünnfilmwiderstandes
DE2922015A1 (de) Verfahren zur herstellung einer vlsi-schaltung
DE102011050953B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE10392391T5 (de) Unterstützende Steuergateverbindung auf einem Paket unter Verwendung zusätzlicher Anschlusshügel
DE102007057689A1 (de) Halbleiterbauelement mit einem Chipgebiet, das für eine aluminiumfreie Lothöckerverbindung gestaltet ist, und eine Teststruktur, die für eine aluminiumfreie Drahtverbindung gestaltet ist
DE2132034A1 (de) Verfahren zur Herstellung von Zwischenverbindungen fuer elektrische Baueinheiten auf Festkoerpern
DE3750048T2 (de) Bauelement mit integrierter Schaltung und einer Zwischenschaltungsleitung.
DE102019118681B4 (de) Leistungs-Metallisierungsstruktur für Halbleitervorrichtungen
DE19843624C1 (de) Integrierte Schaltungsanordnung und Verfahren zu deren Herstellung
DE2336908C3 (de) Integrierte Halbleiteranordnung mit Mehrlagen-Metallisierung
DE102017200452B4 (de) Verfahren zur Fertigung einer Halbleitervorrichtung
DE112019007079B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung und Halbleitervorrichtung
DE3002741A1 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE102005035771B4 (de) Technik zur Herstellung einer Kontaktschicht auf Kupferbasis ohne ein Endmetall
DE102008049720B4 (de) Verfahren zum Passivieren freigelegter Kupferoberflächen in einer Metallisierungsschicht eines Halbleiterbauelements

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R084 Declaration of willingness to licence
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final