JPH07273107A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH07273107A JPH07273107A JP6517794A JP6517794A JPH07273107A JP H07273107 A JPH07273107 A JP H07273107A JP 6517794 A JP6517794 A JP 6517794A JP 6517794 A JP6517794 A JP 6517794A JP H07273107 A JPH07273107 A JP H07273107A
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Abstract
(57)【要約】
【目的】金からなる層と絶縁層との密着性を向上する。
【構成】半導体基板上にＡｕからなり、表面がその下部
よりも大なるＳｉ含有量を有する金属層を形成する工程
と、前記金属層を熱処理する工程と、前記金属層の表面
に接しシリコンを含む絶縁層を堆積する工程とを実施す
る。
よりも大なるＳｉ含有量を有する金属層を形成する工程
と、前記金属層を熱処理する工程と、前記金属層の表面
に接しシリコンを含む絶縁層を堆積する工程とを実施す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に半導体基板表面の金からなる金属層に絶縁
層を密着性よく被着させる形成方法に関するものであ
る。
係わり、特に半導体基板表面の金からなる金属層に絶縁
層を密着性よく被着させる形成方法に関するものであ
る。
【０００２】
【従来の技術】図６は従来の方法により、半導体素子上
に絶縁層を形成したものである。１は半導体基板であ
り、２は絶縁層であり、６は金配線層であり、５は表面
絶縁層である。図６からも理解される様に、従来は、表
面に半導体素子を形成した半導体基板１上に、所定部位
に開口を有する絶縁層２を設け、その上に金配線層６を
堆積させた構造に対して、金配線層６のエレクトロマイ
グレーション防止の為に、金配線層６上に表面絶縁層５
を設ける。この際、表面絶縁層５は金配線層６上に直接
堆積する方法が採られている。この表面絶縁層５には一
般的にＳｉＮやＳｉＯ2 の様にＳｉを含有する絶縁物が
よく使用されている。
に絶縁層を形成したものである。１は半導体基板であ
り、２は絶縁層であり、６は金配線層であり、５は表面
絶縁層である。図６からも理解される様に、従来は、表
面に半導体素子を形成した半導体基板１上に、所定部位
に開口を有する絶縁層２を設け、その上に金配線層６を
堆積させた構造に対して、金配線層６のエレクトロマイ
グレーション防止の為に、金配線層６上に表面絶縁層５
を設ける。この際、表面絶縁層５は金配線層６上に直接
堆積する方法が採られている。この表面絶縁層５には一
般的にＳｉＮやＳｉＯ2 の様にＳｉを含有する絶縁物が
よく使用されている。
【０００３】
【発明が解決しようとする課題】上記ＳｉＮ膜の様な表
面絶縁層を金配線上に堆積させることは、エレクトロマ
イグレーション防止にとっては、大変有効な手段であ
る。しかし、従来の製造方法では図６に示すように表面
絶縁層の膨れが生じることがあり、金配線層と表面絶縁
層の間には隙間が生じていた。この隙間のため絶縁層
は、金配線層と密着することができずエレクトロマイグ
レーション防止の役割を果たさなくなり、前記金配線層
６のエレクトロマイグレーションが発生して、装置の寿
命が短くなり、また、信頼性が低下するという問題が生
じていた。
面絶縁層を金配線上に堆積させることは、エレクトロマ
イグレーション防止にとっては、大変有効な手段であ
る。しかし、従来の製造方法では図６に示すように表面
絶縁層の膨れが生じることがあり、金配線層と表面絶縁
層の間には隙間が生じていた。この隙間のため絶縁層
は、金配線層と密着することができずエレクトロマイグ
レーション防止の役割を果たさなくなり、前記金配線層
６のエレクトロマイグレーションが発生して、装置の寿
命が短くなり、また、信頼性が低下するという問題が生
じていた。
【０００４】前記膨れの原因としては金表面のモフォロ
ジーの悪化、表面絶縁層ストレスの影響等が考えられ、
特に配線幅の広い部分に膨れがよく見られた。本発明
は、膨れの発生を防止してエレクトロマイグレーション
に基づく種々の問題が発生することを防止することを目
的とする。
ジーの悪化、表面絶縁層ストレスの影響等が考えられ、
特に配線幅の広い部分に膨れがよく見られた。本発明
は、膨れの発生を防止してエレクトロマイグレーション
に基づく種々の問題が発生することを防止することを目
的とする。
【０００５】
【問題を解決するための手段】前記課題を解決するため
に、本発明では図１に示すように半導体基板１上に、表
面絶縁層２の上に金表面にシリコンが存在する金層３が
あり、その上にシリコン含有絶縁層５で覆われている構
造を採用する。上記、金表面にシリコンが存在する金配
線層を形成するために、金配線層３にシリコンをイオン
注入する。なお、この際金配線間の絶縁層が絶縁性を失
わない程度にシリコンをイオン注入することとする。
に、本発明では図１に示すように半導体基板１上に、表
面絶縁層２の上に金表面にシリコンが存在する金層３が
あり、その上にシリコン含有絶縁層５で覆われている構
造を採用する。上記、金表面にシリコンが存在する金配
線層を形成するために、金配線層３にシリコンをイオン
注入する。なお、この際金配線間の絶縁層が絶縁性を失
わない程度にシリコンをイオン注入することとする。
【０００６】
【作用】金表面にＳｉが存在すると、表面絶縁層中にも
同じくＳｉを含有しているので、絶縁層を堆積させる際
に金配線層表面のＳｉと相性が良く絶縁層の間の密着性
が高まることから膨れの発生を防ぐ事が可能となる。
同じくＳｉを含有しているので、絶縁層を堆積させる際
に金配線層表面のＳｉと相性が良く絶縁層の間の密着性
が高まることから膨れの発生を防ぐ事が可能となる。
【０００７】
【実施例】以下、本発明の一実施例を図２，図３，図
４，図５を参照して説明する。図２，図３，図４，図５
はＭＥＳＦＥＴの配線上に表面絶縁層を形成する際に本
発明を適用した実施例である。 図２中（Ａ）参照 チャンネル領域３７とソース領域３８とドレイン領域３
９が設けられた半導体基板３６上にゲート電極３１とソ
ース電極３２とドレイン電極３３を形成し、その表面を
絶縁する第１層ポリイミド層３４を膜厚１μｍで堆積さ
せ、下記条件で熱処理を行う。 温度・・３５０℃ 時間・・３０分 次にドライエッチングによって、スルーホール３５を形
成する。 図２中（Ｂ）参照 次いで、ＷＳｉ、Ｔｉ、Ａｕを順次、ウェーハ全面にス
パッタ法により堆積させて、下地電極４０を形成する。
なお、各堆積層の膜厚は以下の通りである。 ＷＳｉの膜厚・・・１００ｎｍ Ｔｉの膜厚・・・・・・５ｎｍ Ａｕの膜厚・・・・１００ｎｍ なお、下地電極の形成条件は以下の通りであり、Ａｒス
パッタにより、所望の膜厚を形成する。ＷＳｉについて
は、 ガス圧・・・・・・・１０ｍＴｏｒｒ パワー・・・・・・・・・・・１ｋＷ デポレート・・・１００ｎｍ／ｍｉｎ Ｔｉについては、 ガス圧・・・・・・・１０ｍＴｏｒｒ パワー・・・・・・・・０．７５ｋＷ デポレート・・・・１０ｎｍ／ｍｉｎ Ａｕについては、 ガス圧・・・・・・・１０ｍＴｏｒｒ パワー・・・・・・・・・０．２ｋＷ デポレート・・・・１００ｍＴｏｒｒ 図３中（Ａ）参照 次いでウェーハ全面にレジスト塗布後、配線層のパター
ンをレジスト膜に形成して、レジストパターン４１を設
ける。 図３中（Ｂ）参照 前記下地電極４０に通電し、前記レジストパターン４１
をマスクとした選択金メッキを施して、金配線層４２を
形成する。なお、金メッキの形成条件は以下の通りであ
り、膜厚が１μｍとなるまでメッキする。 メッキ液・シアン系または、非シアン系メッキ液 温度・・・・・・・・・・・・・・・・・５０℃ 電流密度・・・・・・・・・・・３ｍＡ／ｃｍ2 図４中（Ａ）参照 レジストパターン４１を剥離する。剥離の方法はレジス
ト剥離液（温度１００℃）にて５分、浸漬後、有機溶剤
にて５分間洗浄し、５分間エタノール洗浄し、５分間水
洗した後、乾燥する。 図４中（Ｂ）参照 前記金配線層４２をマスクとして、露出した下地電極４
０をドライエッチングにより除去する。Ａｕ，Ｔｉにつ
いては、Ａｒガスを用いイオンミーリングでエッチング
する。ＷＳｉはＳＦ6 ガスを用いリアクティブイオンエ
ッチングする。なお、本実施例ではエッチング装置の周
波数は１３．５６ＭＨｚであり、以下の方法で除去す
る。Ａｕについては、 ガス圧・・・・・・・・・・・・・・５ｍＴｏｒｒ パワー・・・・・・・・・・・・・・・・・１ｋＷ ガス流量・・・・・・・・・・・・・３０ｓｃｃｍ エッチレート・・・・・・・・１５０ｎｍ／ｍｉｎ Ｔｉについては、 ガス圧・・・・・・・・・・・・・・５ｍＴｏｒｒ パワー・・・・・・・・・・・・・・・・・１ｋＷ ガス流量・・・・・・・・・・・・・３０ｓｃｃｍ エッチレート・・・・・・・・・２０ｎｍ／ｍｉｎ ＷＳｉについては、 ガス圧・・・・・・・・・・・・・・５ｍＴｏｒｒ パワー・・・・・・・・・・・・・・・０．３ｋＷ ガス流量・・・・・・・・・・・・・２０ｓｃｃｍ エッチレート・・・・・・・・３００ｎｍ／ｍｉｎ 図５中（Ａ）参照 シリコンイオン29Ｓｉ+ を、下記の条件で注入する。 エネルギー・・・・・５０ＫｅＶ ドーズ量・・・・２×１０12ｃｍ-2 上述の様に、シリコンイオンを注入することにより、金
表面に注入層４３を形成する。
４，図５を参照して説明する。図２，図３，図４，図５
はＭＥＳＦＥＴの配線上に表面絶縁層を形成する際に本
発明を適用した実施例である。 図２中（Ａ）参照 チャンネル領域３７とソース領域３８とドレイン領域３
９が設けられた半導体基板３６上にゲート電極３１とソ
ース電極３２とドレイン電極３３を形成し、その表面を
絶縁する第１層ポリイミド層３４を膜厚１μｍで堆積さ
せ、下記条件で熱処理を行う。 温度・・３５０℃ 時間・・３０分 次にドライエッチングによって、スルーホール３５を形
成する。 図２中（Ｂ）参照 次いで、ＷＳｉ、Ｔｉ、Ａｕを順次、ウェーハ全面にス
パッタ法により堆積させて、下地電極４０を形成する。
なお、各堆積層の膜厚は以下の通りである。 ＷＳｉの膜厚・・・１００ｎｍ Ｔｉの膜厚・・・・・・５ｎｍ Ａｕの膜厚・・・・１００ｎｍ なお、下地電極の形成条件は以下の通りであり、Ａｒス
パッタにより、所望の膜厚を形成する。ＷＳｉについて
は、 ガス圧・・・・・・・１０ｍＴｏｒｒ パワー・・・・・・・・・・・１ｋＷ デポレート・・・１００ｎｍ／ｍｉｎ Ｔｉについては、 ガス圧・・・・・・・１０ｍＴｏｒｒ パワー・・・・・・・・０．７５ｋＷ デポレート・・・・１０ｎｍ／ｍｉｎ Ａｕについては、 ガス圧・・・・・・・１０ｍＴｏｒｒ パワー・・・・・・・・・０．２ｋＷ デポレート・・・・１００ｍＴｏｒｒ 図３中（Ａ）参照 次いでウェーハ全面にレジスト塗布後、配線層のパター
ンをレジスト膜に形成して、レジストパターン４１を設
ける。 図３中（Ｂ）参照 前記下地電極４０に通電し、前記レジストパターン４１
をマスクとした選択金メッキを施して、金配線層４２を
形成する。なお、金メッキの形成条件は以下の通りであ
り、膜厚が１μｍとなるまでメッキする。 メッキ液・シアン系または、非シアン系メッキ液 温度・・・・・・・・・・・・・・・・・５０℃ 電流密度・・・・・・・・・・・３ｍＡ／ｃｍ2 図４中（Ａ）参照 レジストパターン４１を剥離する。剥離の方法はレジス
ト剥離液（温度１００℃）にて５分、浸漬後、有機溶剤
にて５分間洗浄し、５分間エタノール洗浄し、５分間水
洗した後、乾燥する。 図４中（Ｂ）参照 前記金配線層４２をマスクとして、露出した下地電極４
０をドライエッチングにより除去する。Ａｕ，Ｔｉにつ
いては、Ａｒガスを用いイオンミーリングでエッチング
する。ＷＳｉはＳＦ6 ガスを用いリアクティブイオンエ
ッチングする。なお、本実施例ではエッチング装置の周
波数は１３．５６ＭＨｚであり、以下の方法で除去す
る。Ａｕについては、 ガス圧・・・・・・・・・・・・・・５ｍＴｏｒｒ パワー・・・・・・・・・・・・・・・・・１ｋＷ ガス流量・・・・・・・・・・・・・３０ｓｃｃｍ エッチレート・・・・・・・・１５０ｎｍ／ｍｉｎ Ｔｉについては、 ガス圧・・・・・・・・・・・・・・５ｍＴｏｒｒ パワー・・・・・・・・・・・・・・・・・１ｋＷ ガス流量・・・・・・・・・・・・・３０ｓｃｃｍ エッチレート・・・・・・・・・２０ｎｍ／ｍｉｎ ＷＳｉについては、 ガス圧・・・・・・・・・・・・・・５ｍＴｏｒｒ パワー・・・・・・・・・・・・・・・０．３ｋＷ ガス流量・・・・・・・・・・・・・２０ｓｃｃｍ エッチレート・・・・・・・・３００ｎｍ／ｍｉｎ 図５中（Ａ）参照 シリコンイオン29Ｓｉ+ を、下記の条件で注入する。 エネルギー・・・・・５０ＫｅＶ ドーズ量・・・・２×１０12ｃｍ-2 上述の様に、シリコンイオンを注入することにより、金
表面に注入層４３を形成する。
【０００８】なお、注入された金配線層表面のＳｉの濃
度は、約１０17〜１０18ｃｍ-3 であり、最表面より、
０．０１μｍであった。なお、シリコンイオンは、29Ｓ
ｉイオンには限らず他の物でも構わない。なお、金配線
層にシリコンイオンをＡｕ−Ｓｉ共晶化が起こる範囲に
注入させると、金表面のモフォロジーを著しく悪化させ
ることになるので、シリコンイオンをＡｕ−Ｓｉ共晶化
が起こらない範囲で注入させることが好ましい。その
後、表面絶縁層との密着性を高めるため、下記条件で熱
処理を行う。 温度・・・・・・３５０℃ 時間・・・・・・・３０分 図５中（Ｂ）参照 プラズマエンハンストＣＶＤ法により、表面絶縁層とな
るＳｉＮ膜４４を膜厚１００ｎｍ堆積させる。
度は、約１０17〜１０18ｃｍ-3 であり、最表面より、
０．０１μｍであった。なお、シリコンイオンは、29Ｓ
ｉイオンには限らず他の物でも構わない。なお、金配線
層にシリコンイオンをＡｕ−Ｓｉ共晶化が起こる範囲に
注入させると、金表面のモフォロジーを著しく悪化させ
ることになるので、シリコンイオンをＡｕ−Ｓｉ共晶化
が起こらない範囲で注入させることが好ましい。その
後、表面絶縁層との密着性を高めるため、下記条件で熱
処理を行う。 温度・・・・・・３５０℃ 時間・・・・・・・３０分 図５中（Ｂ）参照 プラズマエンハンストＣＶＤ法により、表面絶縁層とな
るＳｉＮ膜４４を膜厚１００ｎｍ堆積させる。
【０００９】なお、この実施例により形成した図５
（Ｂ）に示す構造の半導体装置においては、絶縁層の膨
れが生じることはなかった。なお、上記実施例では、イ
オン注入によってＳｉを金表面に含有させる方法を採っ
たが、その他スパッタリング装置などによって金配線層
を形成する際に表面付近のＳｉ含有量が多くなるように
形成しても同様の効果を得られる。
（Ｂ）に示す構造の半導体装置においては、絶縁層の膨
れが生じることはなかった。なお、上記実施例では、イ
オン注入によってＳｉを金表面に含有させる方法を採っ
たが、その他スパッタリング装置などによって金配線層
を形成する際に表面付近のＳｉ含有量が多くなるように
形成しても同様の効果を得られる。
【００１０】なお、金配線層にシリコンイオンをＡｕ−
Ｓｉ共晶化が起こる範囲に注入させると、金表面のモフ
ォロジーを著しく悪化させることになるので、シリコン
イオンをＡｕ−Ｓｉ共晶化が起こらない範囲で注入させ
ることが好ましい。なお、絶縁層はＳｉＮでなく、Ｓｉ
Ｏ2 等のＳｉを含有している材料であればよい。
Ｓｉ共晶化が起こる範囲に注入させると、金表面のモフ
ォロジーを著しく悪化させることになるので、シリコン
イオンをＡｕ−Ｓｉ共晶化が起こらない範囲で注入させ
ることが好ましい。なお、絶縁層はＳｉＮでなく、Ｓｉ
Ｏ2 等のＳｉを含有している材料であればよい。
【００１１】なお、本実施例に示すような化合物半導体
基板を用いることなくＳｉ等の半導体基板を用いてもよ
い。
基板を用いることなくＳｉ等の半導体基板を用いてもよ
い。
【００１２】
【効果】以上説明した様に本発明によれば、金配線層と
Ｓｉを含んだ絶縁層との密着性が高まり、今まで生じて
いた絶縁層の膨れが起こらなくなるので、エレクトロマ
イグレーションの問題が解決できて長寿命で信頼性の高
い半導体装置を得ることができる。
Ｓｉを含んだ絶縁層との密着性が高まり、今まで生じて
いた絶縁層の膨れが起こらなくなるので、エレクトロマ
イグレーションの問題が解決できて長寿命で信頼性の高
い半導体装置を得ることができる。
【図１】 本発明の原理図である。
【図２】 本発明の一実施例を説明する製造工程（１）
である。
である。
【図３】 本発明の一実施例を説明する製造工程（２）
である。
である。
【図４】 本発明の一実施例を説明する製造工程（３）
である。
である。
【図５】 本発明の一実施例を説明する製造工程（４）
である。
である。
【図６】 従来技術である。
１・・・半導体基板 ２・・・絶縁層 ３・・・金配線層 ４・・・Ｓｉ注入層 ５・・・Ｓｉ含有絶縁層
Claims (5)
- 【請求項１】 半導体基板上にＡｕからなり、表面がそ
の下部よりも大なるＳｉ含有量を有する金属層を形成す
る工程と、前記金属層を熱処理する工程と、前記金属層
の表面に接しシリコンを含む絶縁層を堆積する工程と、
を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記シリコンを含む絶縁層がＳｉＮ膜又
は、ＳｉＯ2 とすることを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項３】 前記金属層を形成する工程において、Ａ
ｕにＳｉをイオン注入する方法を採る時、Ａｕ−Ｓｉ共
晶化を起こさない範囲でイオン注入することを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項４】 半導体基板上に設けられて、Ａｕからな
り、表面がその下部よりも大なるＳｉ含有量を有する金
属層と、シリコンを含有し前記金属層の表面に接してな
る絶縁層と、を有することを特徴とする半導体装置。 - 【請求項５】 前記シリコンを含む絶縁層をＳｉＮ膜又
はＳｉＯ2 膜とすることを特徴とする請求項４記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6517794A JPH07273107A (ja) | 1994-04-01 | 1994-04-01 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6517794A JPH07273107A (ja) | 1994-04-01 | 1994-04-01 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273107A true JPH07273107A (ja) | 1995-10-20 |
Family
ID=13279371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6517794A Withdrawn JPH07273107A (ja) | 1994-04-01 | 1994-04-01 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273107A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120220127A1 (en) * | 2011-02-28 | 2012-08-30 | Sumitomo Electric Device Innovations, Inc. | Manufacturing method of semiconductor device |
| WO2020194432A1 (ja) * | 2019-03-25 | 2020-10-01 | 三菱電機株式会社 | 半導体装置の製造方法および半導体装置 |
-
1994
- 1994-04-01 JP JP6517794A patent/JPH07273107A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120220127A1 (en) * | 2011-02-28 | 2012-08-30 | Sumitomo Electric Device Innovations, Inc. | Manufacturing method of semiconductor device |
| WO2020194432A1 (ja) * | 2019-03-25 | 2020-10-01 | 三菱電機株式会社 | 半導体装置の製造方法および半導体装置 |
| JPWO2020194432A1 (ja) * | 2019-03-25 | 2021-09-13 | 三菱電機株式会社 | 半導体装置の製造方法および半導体装置 |
| CN113574636A (zh) * | 2019-03-25 | 2021-10-29 | 三菱电机株式会社 | 半导体装置的制造方法及半导体装置 |
| DE112019007079T5 (de) | 2019-03-25 | 2021-12-09 | Mitsubishi Electric Corporation | Verfahren zur Herstellung einer Halbleitervorrichtung und Halbleitervorrichtung |
| US11335594B2 (en) | 2019-03-25 | 2022-05-17 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device and semiconductor device |
| DE112019007079B4 (de) | 2019-03-25 | 2023-06-22 | Mitsubishi Electric Corporation | Verfahren zur Herstellung einer Halbleitervorrichtung und Halbleitervorrichtung |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |