KR930001498B1 - 멀티레벨 금속층간의 상호 연결방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 14
- 238000000151 deposition Methods 0.000 claims abstract description 7
- 239000005380 borophosphosilicate glass Substances 0.000 claims abstract description 6
- 229910018594 Si-Cu Inorganic materials 0.000 claims abstract description 5
- 229910008465 Si—Cu Inorganic materials 0.000 claims abstract description 5
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims abstract description 4
- 239000003990 capacitor Substances 0.000 claims abstract description 3
- 239000002184 metal Substances 0.000 claims description 51
- 229910052751 metal Inorganic materials 0.000 claims description 51
- 229920000642 polymer Polymers 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 3
- 230000000873 masking effect Effects 0.000 claims description 3
- 239000007788 liquid Substances 0.000 claims description 2
- 238000001035 drying Methods 0.000 claims 1
- 150000002739 metals Chemical class 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract 10
- 239000013047 polymeric layer Substances 0.000 abstract 1
- 238000005260 corrosion Methods 0.000 description 5
- 230000007797 corrosion Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 239000000843 powder Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910017855 NH 4 F Inorganic materials 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000013043 chemical agent Substances 0.000 description 1
- 125000001309 chloro group Chemical group Cl* 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011344 liquid material Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000012421 spiking Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- Manufacturing & Machinery (AREA)
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Abstract
내용 없음.
Description
제1도는 종래 멀티레벨 금속층간의 상호 연결 단면도.
제2도는 본 발명의 멀티레벨 금속층간 상호연결 단면도.
제3도는 제2도의 제1금속층 및 제2금속층의 단면도.
제4도는 본 발명의 제1금속층 및 제2금속층의 에치후 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : LTO층 2 : BPSG층
3 : 제1금속층 4 : 제1플라즈마 산화층
5 : SOG층 6 : 제2플라즈마 산화층
7a-7c : 폴리머층 8 : 제2금속층
본 발명은 멀티레벨 금속층간의 상호연결 방법에 관한 것으로, 특히 MOSi2/AlSiCu/MoSi2로 이루어진 금속물질을 멀티레벨 금속층간의 재질로 사용하여 금속층간의 상호연결을 위한 비어-콘택트홀(via-contact hole)에서의 부식 및 금속층의 에치시 발생되는 부식을 막음으로써 금속선의 단선을 방지할 수 있는 방법에 관한 것이다.
종래 이중 금속층의 형성공정을 첨부된 제1도를 참조하여 설명하면 다음과 같다(Proc, 5th Int'l IEEE, 제1금속층으로서 Tiw/MO 센드위치를 사용한 이중금속공정).
먼저 실리콘기판(11) 위에 BPSG층(12)을 형성한 후 하부는 Tiw, 상부는 MO로 이루어진 제1금속층(13)을 형성하고 SF6+Ar 플라즈마를 이용하여 이 제1금속층(13)을 건식 에치한 다음 중간 유전물질로서 제1LTO(Low Temperature Oxied)층(14)과 SOG(Spin On Glass)층(15)을 차례로 형성한다.
이어 베이킹(Baking)을 실시하고 표면 평탄화 방법으로서 P.R(Photo Resist)을 이용하여 SOG층(15)을 에치백 하므로써 토포러지(Topology)의 높이가 높은 곳에서 SOG층(15)을 최소화 한 후 제2LTO층(16)을 형성하고 이어 Al(1%) Si(0.5%) CU 타켓을 이용하여 제2금속층(17)을 증착하였다.
따라서, 상기 종래기술은 제1금속층(13)의 하부물질인 Tiw가 기판(11)과 상부물질인 MO와의 장벽 금속으로 작용하여 MO의 스파이킹(Spiking)을 방지하게 되고 MO는 제1금속층(13) 증착한 후 제1LTO층(14) 증착시 열순환 과정중에 생기는 힐록(Hillock)의 성장을 억제하게 되는 효과는 있으나, 단점으로는 제1금속층(13)의 비저항이 제2금속층(17)보다 4배 가량 커서 스피드를 목적으로 하는 소자에는 적합하지 않고, 비어콘택홀의 접촉부분(P)에서 SOG층(15)에 의한 Al(1%) Si(0.5%) Cu 제2금속층(17)의 부식에 대한 저항성이 없다.
이는 SOG층(15)이 액체성 물질로 토포로지(topology)를 개선시킬 수는 있으나 즉, 평탄도를 이룰 수는 있으나 흡습성이 강하므로 H2O와 반응을 일으켜 H2PO4강산이 형성되어 Al을 부식시키는 결과를 초래하기 때문이다.
본 발명은 상기 문제점을 감안하여 발명된 것으로, 이를 첨부된 제2도에 의거하여 상술하면 다음과 같다.
먼저 완성된 트랜지스터와 커패시터(도시되지 않음)위에 LTO층(1)과 BPSG층(2)을 차례로 형성하고 어닐(Annel)한 다음, 포토레지스트를 이용한 콘택홀 마스크를 이용하여 습식(B.O.E 용액 HF : NH4F=1 : 2)으로 약 12분간 건식 방법을 병행하여 에치한 후 콘택홀을 형성한 다음 O2플라즈마(압력 : 20토르, 시간 : 30분, O2=800sccm, 파우어=800(w)를 이용하여 P.R을 제거한다. 이어 MOSi2/Al(1%), Si(0.5%) Cu/MOSi2로 이루어진 3층 구조의 금속 필름으로 제1금속층(3)을 증착하고 이 위에 제1금속선 형성을 위하여 마스킹 후 화학제(BCl3/Cl2/CF4=90/60/20(sccm), 압력 : 20토르, 파우어 : 200(w), 시간 : 30분)를 이용한 에칭작업을 통해 콘택부위에서 제1금속층(3)과 실리콘 표면과의 콘택이 이루어지게 된다.
그후 제1금속과 제2금속간의 절연체로서 PECVD법에 의해 제1플라즈마 산화층(4)을 두께 3000Å, 압력 : 9토르, 온도 390℃, 파우어 : 500(w), 시간 : 25초의 조건으로 형성한다.
다음에 SOG층(5)을 3000Å 증착하여 온도 450℃, 시간 : 25초, N2분위기에서 베이킹을 실시하고 PECVD법에 의해 제2플라즈마 산화층(6)을 두께 6000Å, 압력 : 9토르, 온도 390℃, 파우어 : 500(w), 시간 : 25초의 조건으로 형성한다.
그리고 제2플라즈마 산화층(6)위에 비어 콘택홀을 형성하기 위해 P.R(9)을 도포한 다음 습식 및 건식식각 방법으로 원하는 콘택부위를 식각한다.
이때, 습식 식각은 HF : NH4F : CH3COOH=1 : 20 : 7 조건에서 12분간 실시하고 건식식각은 CF4: CHF3: Ar=60 : 40 : 800, 파우어 : 600(w) 조건에 3분간 실시한다.
이와 같이 식각 후 사진 현상액 NMD-3에 30초간 딥(Dip)하여 비어홀 주위의 폴리머를 제거한다.
그후 비어 콘택홀 부위에는 제1금속층(3)과 제2금속층(8)(제1금속층과 구성은 동일하나 Al(1%) Si(0.5%) Cu, 두께 : 800Å)과의 도통이 이루어지게 된다.
여기서, 제2금속층(8)의 식각 방법은 제1금속층(3)의 식각 방법과 동일하다.
상기와 같은 제조공정으로 이루어지는 본 발명은 제3a도, 제3b도에 나타낸 바와 같이 제1금속층(3)의 MOSi2층(약 600Å)은 BPSG층(2)과 Al-Si-Cu(약 5KÅ)과의 저항성 접촉을 이루는 장벽역할을 하게 되고 상측 MOS2층(약 400Å)과 에치시 남게 되는 양측의 폴리머층(7a)은 에치후 웨이퍼 전표면에 걸쳐 잔류하는 Cl원자로부터 Al-Si-Cu층 Al을 보호하는 보호막 역할을 하게 된다.
또한, 제2금속층(8)의 하측 MOSi2층은 비어-콘택트홀 에치후 SOG층(5)으로부터 흡습된 H2O와 반응하여 HsPO4가 제2금속층(8)의 Al, Cu와 직접 반응하지 못하도록 하는 장벽역할을 하게 되고, 상측 MOSi2층(제2도의 H지점)과 양측의 폴리머층(7b)은 제1금속층(3)의 경우와 마찬가지로 부식에 대한 장벽역할을 하게 된다.
여기서, 제4a도는 제1금속층(3) 및 제2금속층(8)의 화학제 Bcl3/Cl2/CF4를 이용한 에치후의 단면을 나타낸 것으로서, O2플라즈마를 사용하여 P.R(9)를 제거하면 제4b도와 같이 금속층(3), (8)의 상측에 불필요한 폴리머(7c)가 남는 경우가 있다.
상기 잔여 폴리머(7c)의 제거 또는 양측 폴리머(7a), (7b)의 두께 조정은 사진감광액(본 실시예에서는 NMD-3)에 약 20초간 하므로써 이루어진다((제4c도) 참조).
이상과 같이 본 발명은 3층 구조인 MOSi2/Al-Si-Cu/MOSi2물질을 제1 및 제2의 금속층(3), (8)으로 증착하고, 비어-콘택 및 제1, 제2금속층(3), (8) 식각 후 남는 폴리머를 사진 현상액으로 처리하기 때문에 금속선간의 도통이 양호해지고 금속의 부식에 대한 저항성을 증진시켜 소자의 신뢰성을 향상시키는 효과가 있다.
Claims (4)
- 완성된 트랜지스터와 커패시터 위에 LTO층(1) 및 BPSG층(2)을 증착하고 마스킹 및 습, 건식 에칭공정으로 콘택트부를 형성한 다음 MOSi2/Al-Si-Cu/MOSi2로 이루어진 제1금속층(3)을 증착하고 이어 마스킹 및 습, 건식 공정을 거친 후 사진감광액 처리하여 폴리머층(7a)을 형성한 다음 제1플라즈마 산화층(4)/SOG층(5)을 형성하며, 이어 베이킹을 실시한 후 제2플라즈마 산화층(6)을 형성하고 이 제2플라즈마 산화층(6) 위에 마스킹 및 습, 건식공정을 거친 후 비어 홀 부위의 폴리머를 제거하기 위하여 사진감광액 처리를 하여 비어 홀 옆면 부위만 폴리머층(7b)을 잔류시킨 다음 MOSi2/Al-Si-Cu-MOSi2로 이루어진 제2금속층(8)을 증착함을 특징으로 하는 멀티레벨 금속간의 상호연결 방법.
- 제1항에 있어서, 제1 및 제2금속층(3), (8)의 MOSi2층의 두께는 50Å-1000Å로 함을 특징으로 하는 멀티레벨 금속간의 상호연결 방법.
- 제1항에 있어서, 제1 및 제2금속층(3), (8)의 에치 후 남게되는 폴리머(7c)의 제거를 위해 실행하는 사진감광액 처리시간은 2sec-100sec로 함을 특징으로 하는 멀티레벨 금속간의 상호연결 방법.
- 제1항에 있어서, 사진감광액은 NMD-3로 함을 특징으로 하는 멀티레벨 금속간의 상호연결 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019900006729A KR930001498B1 (ko) | 1990-05-11 | 1990-05-11 | 멀티레벨 금속층간의 상호 연결방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019900006729A KR930001498B1 (ko) | 1990-05-11 | 1990-05-11 | 멀티레벨 금속층간의 상호 연결방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR910020855A KR910020855A (ko) | 1991-12-20 |
KR930001498B1 true KR930001498B1 (ko) | 1993-03-02 |
Family
ID=19298927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019900006729A KR930001498B1 (ko) | 1990-05-11 | 1990-05-11 | 멀티레벨 금속층간의 상호 연결방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR930001498B1 (ko) |
-
1990
- 1990-05-11 KR KR1019900006729A patent/KR930001498B1/ko not_active IP Right Cessation
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Publication number | Publication date |
---|---|
KR910020855A (ko) | 1991-12-20 |
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