KR930010080B1 - 반도체 장치의 금속배선 방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 비어콘택 공정 단면도.
제 2 도는 본 발명의 비어콘택 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제 1 메탈 2 : 제1CVD층
3 : SOG 4 : 제2CVD층
5 : 비어콘택홀 6 : 제 2 메탈
본 발명은 반도체 장치의 금속배선 방법에 관한 것으로, 특히 다층배선 공정을 사용하는 제조시 SOG(Spin On Glass)의 어택(Attack)을 방지하기에 적당하도록 한 것이다.
종래 비어콘택을 형성하는 공정은 제 1a 도와 같이 비트라인인 제 1 메탈(예를 들어 A1) (1) 위에 제1CVD층 (2)을 증착시키고 (B)와 같이 상기 제1CVD층(2)위에 SOG(3)를 도포한 후 열처리한다.
그리고 (C)와 같이 상기 SOG(3)위에 다시 제2CVD층(4)을 증착시키고 (d)와 같이 제 1 메탈(1)이 드러나도록 비어콘택홀(5)을 형성한다.
다음에 (e)와 같이 베리어메탈(6)과 제 2 메탈(7)을 차례로 증착한다.
이때 상기 SOG(Spin On Glass) (3)는 용제와 약간의 수분에 실리콘 산화물이 포함된 물질로써 평탄화용 절연막으로 잘 이용되는데 용제를 포함하고 있기 때문에 열처리에 의해 경화시켜야만 한다.
따라서, 상기와 같은 종래의 비어콘택 제조방법에 있어서는 SOG층(3)은 수축 또는 보이드(Void)가 발생하게 되어 절연성의 불량을 가져오고 금속층(6) 증착시 스퍼터 챔버(Sputter Chamber)내는 고진공(약 10로트)으로 SOG내에 포함된 수분이 외부로 탈습되어 금속과 산화반응을 일으켜 전기적 접촉을 불량하게 하는 SOG어택(attack)현상을 유발하고, 제1CVD층(2)-SOG(3)-제2CVD층(4)으로 이어지는 공정이 계속 이루어져야 하므로 공정관리가 어렵다.
또한, 반드시 베리어메탈(6)을 사용해야 하는 번거로움과 이러한 베리어 메탈(6)로 인하여 비어콘택에서의 저항값이 증가하게 되는 결점이 있다.
본 발명은 이와 같은 종래의 제반결점을 해결하기 위하여 안출된 것으로 SOG 표면과 금속층(6)이 접촉되지 않도록 하여 SOG 어택을 방지하는 반도체 장치의 금속배선 방법을 제공함에 그 목적이 있다.
이하에서 이를 첨부된 도면 제 2 도에 의하여 상세히 설명하면 다음과 같다.
먼저 (a)와 같이 비트라인인 제 1 메탈(1)위에 제1CVD층(2)을 증착시키고 (b)와 같이 상기 제1CVD층(2)위에 SOG(3)를 도포한 후 열처리한다.
그리고 (c)와 같이 마스킹 공정에 의해 SOG(3)를 식각하여 비어컨택홀 보다 크게 식각영역을 형성한다.
다음에 (d)와 같이 SOG(3)가 식각된 위에 제2CVD층(4)을 형성하고 (e)와 같이 마스킹 공정에 의해 비어콘택홀(5)을 형성하는데 이때의 비어콘택홀(5)은 상기 SOG(3)가 식각된 부분보다 좁게 형성한다.
이어서 (f)와 같이 비어콘택홀(5)과 제2CVD(4)위에 걸쳐 제 2 메탈(6)을 증착한다.
이상에서 설명한 바와 같이 본 발명은 제 2 메탈(6)과 SOG(3) 사이에 제2CVD층(4)이 형성되어 비어콘택측벽에서 발생하기 쉬운 SOG어택문제를 해결할 수 있으며, 베리어 메탈을 사용하지 않아 공정이 단순해지고 비어에서의 저항값을 감소시킬 수 있을 뿐만 아니라 제 2 메탈(6)의 스탭 커버리지를 향상시킬 수 있다.
또한, 비어콘택 에치시 습식식각 공정을 생략할 수 있는 장점이 있다.
Claims (1)
- 비트라인인 제 1 메탈(1)위에 제1CVD층(2)을 증착하는 공정과, 상기 제1CVD층(2)위에 SOG(3)를 도포하고 열처리하는 공정과, 마스킹 공정을 거쳐 상기 SOG(3)를 식각하여 비어 보다 큰 식각영역을 형성하는 공정과, 상기 식각된 SOG(3)부분과 제1CVD층(2)위에 제2CVD층(4)를 형성하는 공정과, 상기 제 2 메탈(1)이 드러나도록 마스킹 공정에 의해 비어콘택홀(5)을 형성하고 제 1 메탈(6)을 증착시키는 공정을 차례로 실시하여서 이루어짐을 특징으로 하는 반도체 장치의 금속배선 방법.
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