KR20010003789A - 반도체 소자의 층간 절연막 형성 방법 - Google Patents

반도체 소자의 층간 절연막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 유전상수가 큰 층간 절연막을 사용함에 의해 소자의 동작 속도 및 신뢰성이 저하되는 문제점을 해결하기 위하여, 하부 배선 패턴이 형성된 반도체 기판이 제공되는 단계와, 전체 구조 상부에 실리콘-리치 산화막을 형성하는 단계와, 상기 실리콘-리치 산화막 상부에 FSG막을 형성하는 단계와, 상기 FSG막 표면을 1차 질소 플라즈마 처리하고, 이로 인해 제 1 질화막이 형성되는 단계와, 상기 하부 배선 패턴 상부가 노출되도록 상기 제 1 질화막 및 FSG막을 식각하여 비아홀을 형성하고 탈가스 처리를 실시하는 단계와, 상기 비아홀 측벽의 노출된 FSG막을 2차 질소 플라즈마 처리하고, 이로 인해 제 2 질화막이 형성되는 단계를 통하여 층간 절연막을 형성하므로써, 비아 저항 및 단락 현상을 감소시킬 수 있고 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 층간 절연막 형성 방법이 개시된다.

Description

반도체 소자의 층간 절연막 형성 방법{Method of forming an inter-layer insulating film in a semiconductor device}
본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 특히 금속배선간 절연막으로 FSG(Silicon Oxyfluoride; SiOF)막을 사용하는 경우 FSG막으로 수분이 흡수되는 것을 방지하고 FSG막이 접착층과 반응하는 것을 방지하여 반도체 소자의 성능 및 신뢰성을 향상시킬 수 있는 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.
반도체 소자의 금속배선 형성 등의 공정에서 절연막으로 주로 사용되는 재료로는 O3-TEOS, PE-TEOS 등을 비롯한 실리콘 산화막을 들 수 있다. 그러나 실리콘 산화막의 유전상수(k)는 4.0 이상의 높은 값을 갖기 때문에 반도체 소자의 동작 속도를 저하시키는 원인이 된다. 이러한 경향은 반도체 소자가 고집적화될수록, 금속배선의 층(layer) 수가 증가함에 따라 반도체 소자에 더 많은 영향을 주게 된다.
이러한 문제점을 해결하기 위하여 반도체 소자의 절연막으로 유전상수가 작은 재료를 사용하여야 하는데, 유전상수가 약 3.5정도인 FSG(Silicon OxyFluoride; SiOF)막은 새로운 절연막 대체 재료로 선호되는 재료이다.
그러나 FSG막은 유전상수가 낮은 장점 대신 다음과 같은 단점이 있다. 첫째, FSG막에 습기가 잘 흡수되어 절연특성이 저하된다. 둘째, FSG막 내의 F기가 텅스텐 플러그 형성시 필요한 접착층(예를 들어, Ti)과 반응하여 화합물이 형성되고, 이로 인하여 비아의 저항이 증가되어 단락의 주요한 원인이 된다. 이에 따라 반도체 소자의 RC 지연 시간 증가 등과 같이 성능이 저하되고, 일렉트로 마이그레이션(Electro Migration; EM) 및 스트레스 마이그레익션(Stress Mmigration; SM)과 같은 측면에서의 신뢰성이 저하되는 문제점이 있다.
따라서, 본 발명은 층간 절연막인 FSG막 증착 전에 실리콘-리치(Si-rich) 산화막을 형성하여 FSG막 내의 F기가 배선층으로 확산되는 것을 방지하고, FSG막 증착 후 FSG막 표면층을 질화처리하여 습기의 흡습을 방지하며, 비아홀 형성 후 비아홀 측벽의 노출된 FSG막을 질화처리하여 FSG막 내의 F기가 접착층과 반응하는 것을 방지하므로써, 반도체 소자의 성능 및 신뢰성을 향상시킬 수 있는 반도체 소자의 층간 절연막 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법은 하부 배선 패턴이 형성된 반도체 기판이 제공되는 단계와, 전체 구조 상부에 실리콘-리치 산화막을 형성하는 단계와, 상기 실리콘-리치 산화막 상부에 FSG막을 형성하는 단계와, 상기 FSG막 표면을 1차 질소 플라즈마 처리하고, 이로 인해 제 1 질화막이 형성되는 단계와, 상기 하부 배선 패턴 상부가 노출되도록 상기 제 1 질화막 및 FSG막을 식각하여 비아홀을 형성하고 탈가스 처리를 실시하는 단계와, 상기 비아홀 측벽의 노출된 FSG막을 2차 질소 플라즈마 처리하고, 이로 인해 제 2 질화막이 형성되는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1(a) 내지 1(f)는 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
＜도면의 주요 부분에 대한 부호 설명＞
11 : 반도체 기판 12 : 하부 배선 패턴
13 : 실리콘-리치 산화막 14 : FSG막
15 : 제 1 질화막 16 : 제 2 질화막
17 : 접착층 18 : 장벽층
19 : 텅그텐 플러그 20 : 상부 배선 패턴
A : 비아홀
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 1(f)는 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1(a)에 도시된 바와 같이, 반도체 기판(11) 상부에 알루미늄과 같은 금속층을 형성하고 패터닝하여 하부 배선 패턴(12)을 형성한다. 이후, 전체 구조 상부에 실리콘-리치 산화막(13)을 형성한다. 실리콘-리치 산화막(13)은 후속 공정으로 형성될 FSG 절연막 내의 F기가 하부 배선 패턴(12)인 알루미늄 배선 내로 확산되어 알루미늄을 부식시키는 것을 방지하는 역할을 하며, 플라즈마 화학 증착(PECVD) 방법에 의하여 500 내지 1000Å의 두께로 형성한다.
도 1(b)에 도시된 바와 같이, 전체 구조 상부에 FSG막(14)을 형성한다. FSG막(14)은 유전상수가 3.5 정도이므로 반도체 소자의 절여막으로서 우수한 성질을 갖는다. FSG막(14)은 PECVD 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 방법에 의하여 증착하며, HDP-CVD 방법을 사용하는 경우 갭 매립(gap-filling) 특성과 평탄화 특성이 더욱 향상된다.
도 1(c)는 FSG막(14)을 질소 플라즈마 처리하여 FSG막(14) 표면층을 질화시킨 상태를 나타내는 소자의 단면도이다. 질소 플라즈마에 의해 형성된 제 1 질화막(15)은 습기가 FSG막(14) 내부로 흡습되는 것을 방지하는 역할을 한다. 질소 플라즈마 처리는 200 내지 400℃에서 고주파 전력을 100 내지 500W로 하고 질소의 유량을 50 내지 200sccm으로 하여 실시한다.
도 1(d)는 제 1 질화막(15)이 형성된 전체 구조 상부에 감광막(도시하지 않음)을 도포하고 노광 및 현상 공정을 실시한 후, 제 1 질화막(15) 및 FSG막(14)을 식각하여 하부 배선 패턴(12) 상부가 노출되는 비아홀(A)을 형성한 상태를 나타내는 소자의 단면도이다.
도 1(e)에 도시된 바와 같이, 비아홀(A)이 형성된 FSG막(14)을 300 내지 500℃의 온도에서 약 100초 동안 유지하여 탈가스시킨 후, 비아홀(A) 측벽에 노출된 FSG막(14) 표면을 질소 플라즈마 처리하여 제 2 질화막(16)을 형성한다. 제 2 질화막(16)은 비아홀(A) 측벽에 노출된 FSG막(14)으로 습기가 흡습되는 것을 방지하는 역할을 한다. 또한, 비아홀(A)을 매립하기 위한 텅스텐 플러그 공정시 접착층으로 사용되는 티타늄(Ti)막과 FSG막(14) 내의 F기가 반응하여 TiFx 화합물을 형성함에 의해 결함이 발생하게 되는데, 제 2 질화막(16)에 의해 F기와 Ti가 반응하는 것이 방지된다.
도 1(f)에 도시된 바와 같이, 비아홀을 내부에 접착층(17) 및 장벽층(18)을 스퍼터링 방법으로 증착하고, CVD 전면증착 및 에치백(etchback) 방법에 의해 텅스텐 플러그(19)를 형성한다. 이후, 알루미늄과 같은 금속물질을 증착한 후 패터닝하여 상부 배선 패턴(20)을 형성한다. 접착층(17)은 예를 들어 티타늄(Ti)을 사용하여 200 내지 700Å의 두께로 형성하고, 장벽층(18)은 예를 들어 티타늄 나이트라이드(TiN)를 사용하여 500 내지 1000Å의 두께로 형성한다. 상부 배선 패턴(20)은 주로 라이너층(liner layer)/알루미늄층/반사 방지층을 적층하여 구성한다. 라이너층은 예를 들어 TiN을 200 내지 500Å의 두께로 스퍼터링 증착하여 형성하며, 알루미늄층은 5000 내지 10000Å의 두께로 스퍼터링 증착하여 형성하고, 반사 방지층은 0 내지 300Å 두께의 Ti 및 200 내지 500Å 두께의 TiN을 스퍼터링 증착하여 형성한다.
상술한 바와 같이 본 발명은 유전상수가 3.5 정도로 낮은 FSG막을 절연막으로 사용하므로써 소자의 RC 지연 시간이 감소하여 반도체 소자의 동작 속도를 개선할 수 있다. 또한, FSG막을 형성하기 전 실리콘-리치 산화막을 형성하므로써 하부 배선층이 부식되는 것을 방지할 수 있다. 그리고, FSG막의 노출된 전 표면을 질화처리하여 습기의 흡습을 방지함은 물론, 후속 비아홀 매립시 형성되는 접착층과의 반응을 억제할 수 있어 비아 저항의 증가 및 단락 현상을 방지할 수 있고, 이에 따라 반도체 소자의 성능 및 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 하부 배선 패턴이 형성된 반도체 기판이 제공되는 단계와,
    전체 구조 상부에 실리콘-리치 산화막을 형성하는 단계와,
    상기 실리콘-리치 산화막 상부에 FSG막을 형성하는 단계와,
    상기 FSG막 표면을 1차 질소 플라즈마 처리하고, 이로 인해 제 1 질화막이 형성되는 단계와,
    상기 하부 배선 패턴 상부가 노출되도록 상기 제 1 질화막 및 FSG막을 식각하여 비아홀을 형성하고 탈가스 처리를 실시하는 단계와,
    상기 비아홀 측벽의 노출된 FSG막을 2차 질소 플라즈마 처리하고, 이로 인해 제 2 질화막이 형성되는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  2. 제 1 항에 있어서,
    상기 실리콘-리치 산화막은 플라즈마 화학 증착 방법에 의하여 500 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  3. 제 1 항에 있어서,
    상기 FSG막은 플라즈마 화학 증착 방법 또는 고밀도 플라즈마 화학 기상 증착 방법에 의하여 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  4. 제 1 항에 있어서,
    상기 1차 질소 플라즈마 처리는 200 내지 400℃의 온도에서 고주파 전력을 100 내지 500W로 하고 질소의 유량을 50 내지 200sccm으로 하여 실시하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  5. 제 1 항에 있어서,
    상기 탈가스 처리는 300 내지 500℃의 온도에서 90 내지 100초 실시하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
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