JPH07230988A - 高温金属層上に絶縁体層を形成する方法 - Google Patents
高温金属層上に絶縁体層を形成する方法Info
- Publication number
- JPH07230988A JPH07230988A JP7034704A JP3470495A JPH07230988A JP H07230988 A JPH07230988 A JP H07230988A JP 7034704 A JP7034704 A JP 7034704A JP 3470495 A JP3470495 A JP 3470495A JP H07230988 A JPH07230988 A JP H07230988A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- high temperature
- photoresist
- temperature metal
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/974—Substrate surface preparation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】 高温金属層(14)上に絶縁体層(16)を
形成する方法が提供される。 【構成】 非酸化フォトレジストストリッパを用いフォ
トレジスト硬化段階を介さずに高温金属層(14)を製
造することによって、高温金属層(14)上にその後形
成される高温金属層(14)と絶縁体層(16)との接
着の方法が有効に改良された。絶縁体層(16)は高温
雰囲気において高温金属層(14)に接着する。この方
法は多層金属被膜の形成や半導体集積回路の埋込み層の
組み立てに好適である。
形成する方法が提供される。 【構成】 非酸化フォトレジストストリッパを用いフォ
トレジスト硬化段階を介さずに高温金属層(14)を製
造することによって、高温金属層(14)上にその後形
成される高温金属層(14)と絶縁体層(16)との接
着の方法が有効に改良された。絶縁体層(16)は高温
雰囲気において高温金属層(14)に接着する。この方
法は多層金属被膜の形成や半導体集積回路の埋込み層の
組み立てに好適である。
Description
【0001】
【産業上の利用分野】本発明は一般に導電層上にパッシ
ベーション層を形成する方法に関し、特に高温の金属層
上に絶縁体層を形成する方法に関する。
ベーション層を形成する方法に関し、特に高温の金属層
上に絶縁体層を形成する方法に関する。
【0002】
【従来の技術】集積回路接続および相互接続は、特に高
濃度ドープ・ポリシリコンからなることが多い。しか
し、高濃度ドープ・ポリシリコン膜のシート抵抗は20
オーム/スクエア程度であるため、これらの膜は長RC
時間定数となり、それによって望ましくない時間遅延を
起こす。この望ましくない時間遅延は、緻密なで高性能
な半導体デバイスの加工の能力に悪影響を与える。その
結果、さまざまな方法で半導体相互接続のシート抵抗の
改良がされてきた。一つの方法は金属ケイ化物がドープ
ポリシリコン層上に形成されるポリサイド方法である。
この方法は蒸着とパターン化に2枚の膜が必要であると
いう欠点がある。さらに、金属ケイ化物層がポリシリコ
ン上に形成されると、シリサイド構成はポリシリコン層
のドーパントを空乏にする傾向があり、結局ポリシリコ
ン層のシート抵抗が増加してしまう。
濃度ドープ・ポリシリコンからなることが多い。しか
し、高濃度ドープ・ポリシリコン膜のシート抵抗は20
オーム/スクエア程度であるため、これらの膜は長RC
時間定数となり、それによって望ましくない時間遅延を
起こす。この望ましくない時間遅延は、緻密なで高性能
な半導体デバイスの加工の能力に悪影響を与える。その
結果、さまざまな方法で半導体相互接続のシート抵抗の
改良がされてきた。一つの方法は金属ケイ化物がドープ
ポリシリコン層上に形成されるポリサイド方法である。
この方法は蒸着とパターン化に2枚の膜が必要であると
いう欠点がある。さらに、金属ケイ化物層がポリシリコ
ン上に形成されると、シリサイド構成はポリシリコン層
のドーパントを空乏にする傾向があり、結局ポリシリコ
ン層のシート抵抗が増加してしまう。
【0003】1枚の膜のみで蒸着とパターン化するため
には、チタン、バナジウム、クロム、タンタル、または
それらの窒化物のような高温金属層を埋込層や相互接続
として使用することが望ましい。さらに、高温金属層は
低シート抵抗を提供し、ポリサイド方法でみられるドー
パント空乏問題に影響されにくい。しかしながら、パタ
ーン化された高温金属層が使用される場合、たとえば絶
縁体層を有する埋込された相互接続が高温金属層上に形
成されると、層剥離が金属層と絶縁物層との間に生じ
る。このことは、層がその後高温に露出されると特に顕
著である。この層剥離の問題は電気部品の信頼性の問題
に帰着する。
には、チタン、バナジウム、クロム、タンタル、または
それらの窒化物のような高温金属層を埋込層や相互接続
として使用することが望ましい。さらに、高温金属層は
低シート抵抗を提供し、ポリサイド方法でみられるドー
パント空乏問題に影響されにくい。しかしながら、パタ
ーン化された高温金属層が使用される場合、たとえば絶
縁体層を有する埋込された相互接続が高温金属層上に形
成されると、層剥離が金属層と絶縁物層との間に生じ
る。このことは、層がその後高温に露出されると特に顕
著である。この層剥離の問題は電気部品の信頼性の問題
に帰着する。
【0004】
【解決すべき課題】このように、絶縁体層と高温金属層
との良好な接着性が提供される高温金属層上に絶縁体層
を形成する方法が望まれる。
との良好な接着性が提供される高温金属層上に絶縁体層
を形成する方法が望まれる。
【0005】
【課題を解決するための手段】簡単に述べると、高温金
属層上に絶縁体層を形成する方法が提供される。パター
ン化された高温金属層が基板の第1面上に形成される。
高温金属層をパターン化するために用いたフォトレジス
トが非酸化湿式フォトレジストストリッパを用いて除去
される。その後絶縁体層が高温金属層上に形成される。
属層上に絶縁体層を形成する方法が提供される。パター
ン化された高温金属層が基板の第1面上に形成される。
高温金属層をパターン化するために用いたフォトレジス
トが非酸化湿式フォトレジストストリッパを用いて除去
される。その後絶縁体層が高温金属層上に形成される。
【0006】
【実施例】一般に、本発明は高温金属層上に絶縁体層を
形成する方法を提供する。本発明は図1ないし図9を参
照してさらに十分に説明される。本発明の実施例である
図1は、基板11の表面上に形成されたドープ領域12
および絶縁体層13を有する基板11の拡大断面図を示
す。通常、基板11は半導体材料からなる。ドープ領域
12は基板11に対して同一または反対の導電性であ
る。
形成する方法を提供する。本発明は図1ないし図9を参
照してさらに十分に説明される。本発明の実施例である
図1は、基板11の表面上に形成されたドープ領域12
および絶縁体層13を有する基板11の拡大断面図を示
す。通常、基板11は半導体材料からなる。ドープ領域
12は基板11に対して同一または反対の導電性であ
る。
【0007】他にドープ領域が形成されると、ドープ領
域12は例えば電解効果トランジスタのソースまたはド
レインあるいはバイポーラトランジスタのコレクタ、ベ
ースまたはエミッタを形成する。高温金属層14は絶縁
層13上に形成され、ドープ領域12に接着される。任
意に、高温金属層14は、例えば埋込層を形成するため
に、絶縁層13を介さずに基板11に完全に接着させ
る。好適には高温金属層14はチタン、窒化チタン、バ
ナジウム、窒化バナジウム、クロム、窒化クロム、タン
タルまたは窒化タンタルである。これらの高温金属は1
0オーム/スクエアより少ない程度のシート抵抗値を有
するためこれらが好適である。さらに、これらは酸化物
構成に好都合な自由エネルギーを持ち、シリコン酸化物
のような絶縁体と良好な接着性を形成する。しかしなが
ら、高温金属層14と絶縁体との良好な接着を形成する
ため、高温金属層14は正しく処理されなければならな
い。本発明はこのような方法を提供する。最も好適な実
施例では、高温金属層14は窒化チタンからなる。例え
ば多層金属被膜法のパッソベーションを提供するため高
温金属層14上に絶縁体層16が形成される。
域12は例えば電解効果トランジスタのソースまたはド
レインあるいはバイポーラトランジスタのコレクタ、ベ
ースまたはエミッタを形成する。高温金属層14は絶縁
層13上に形成され、ドープ領域12に接着される。任
意に、高温金属層14は、例えば埋込層を形成するため
に、絶縁層13を介さずに基板11に完全に接着させ
る。好適には高温金属層14はチタン、窒化チタン、バ
ナジウム、窒化バナジウム、クロム、窒化クロム、タン
タルまたは窒化タンタルである。これらの高温金属は1
0オーム/スクエアより少ない程度のシート抵抗値を有
するためこれらが好適である。さらに、これらは酸化物
構成に好都合な自由エネルギーを持ち、シリコン酸化物
のような絶縁体と良好な接着性を形成する。しかしなが
ら、高温金属層14と絶縁体との良好な接着を形成する
ため、高温金属層14は正しく処理されなければならな
い。本発明はこのような方法を提供する。最も好適な実
施例では、高温金属層14は窒化チタンからなる。例え
ば多層金属被膜法のパッソベーションを提供するため高
温金属層14上に絶縁体層16が形成される。
【0008】実験では高温金属層14と絶縁層16との
良好な接着を提供するために、高温金属層14は絶縁体
層16の蒸着より先に非酸化雰囲気で製造されなければ
ならない。絶縁体層16の蒸着より前に高温金属層14
の表面を酸化させると特に2層間の接着力を大きく減少
させることが明らかになった。これは特に高温金属層1
4および絶縁層16が800℃より高い温度にその後露
出されると顕著である。
良好な接着を提供するために、高温金属層14は絶縁体
層16の蒸着より先に非酸化雰囲気で製造されなければ
ならない。絶縁体層16の蒸着より前に高温金属層14
の表面を酸化させると特に2層間の接着力を大きく減少
させることが明らかになった。これは特に高温金属層1
4および絶縁層16が800℃より高い温度にその後露
出されると顕著である。
【0009】絶縁体層16を蒸着する前に非酸化雰囲気
において高温金属層14を製造する方法の例として、図
2は製造の早い段階の基板11を示す。ドープ領域12
にコンタクトを提供するために、開口部19が絶縁体層
13に形成される。次に、図3に示すように、ドープ領
域12と接触させるために高温金属層14が絶縁体層1
3および基板11上に形成される。高温金属層14を形
成する方法はスパッタリング、反応性蒸着(reati
ve evaporation)、化学蒸着法などの技
法を用いた技術として周知である。
において高温金属層14を製造する方法の例として、図
2は製造の早い段階の基板11を示す。ドープ領域12
にコンタクトを提供するために、開口部19が絶縁体層
13に形成される。次に、図3に示すように、ドープ領
域12と接触させるために高温金属層14が絶縁体層1
3および基板11上に形成される。高温金属層14を形
成する方法はスパッタリング、反応性蒸着(reati
ve evaporation)、化学蒸着法などの技
法を用いた技術として周知である。
【0010】最も好適な実施例では、高温金属層14は
窒化チタンで構成され、純粋チタン金属ターゲットが窒
素中でスパッタリングされる反応性イオンスパッタ蒸着
を用いて好適に形成される。窒化チタン膜は5オーム/
スクエア程度のシート抵抗値を有し、高温で安定してお
り、好拡散障壁を提供し、低ストレスであり、下方侵食
や侵食に関するエッチングに高い抵抗力を有するので、
窒化チタンが好適である。
窒化チタンで構成され、純粋チタン金属ターゲットが窒
素中でスパッタリングされる反応性イオンスパッタ蒸着
を用いて好適に形成される。窒化チタン膜は5オーム/
スクエア程度のシート抵抗値を有し、高温で安定してお
り、好拡散障壁を提供し、低ストレスであり、下方侵食
や侵食に関するエッチングに高い抵抗力を有するので、
窒化チタンが好適である。
【0011】図4は製造の次の段階の基板11を示す。
フォトレジスト層17が高温金属層(14)上に蒸着さ
れる。フォトレジスト層17はネガ型レジストまたはポ
ジ型フォトレジストから構成される。フォトレジスト層
17は例えばJapan Synthetic Rub
ber Co.から入手できるJRS IX 500E
L 30 CDのようなポジ型レジストが好適である。
フォトレジスト層17が蒸着された後、フォトレジスト
層17は、脱水および余分な溶剤を除去するために低温
でソフトベーキングされる。次に、フォトレジスト層1
7はフォトマスクを用いて選択的に露光される。
フォトレジスト層17が高温金属層(14)上に蒸着さ
れる。フォトレジスト層17はネガ型レジストまたはポ
ジ型フォトレジストから構成される。フォトレジスト層
17は例えばJapan Synthetic Rub
ber Co.から入手できるJRS IX 500E
L 30 CDのようなポジ型レジストが好適である。
フォトレジスト層17が蒸着された後、フォトレジスト
層17は、脱水および余分な溶剤を除去するために低温
でソフトベーキングされる。次に、フォトレジスト層1
7はフォトマスクを用いて選択的に露光される。
【0012】図5に示すように、露光後、フォトレジス
ト層17は希望するパターンを形成するため、フォトレ
ジスト層17を選択的に除去するように現像される。ポ
ジ型フォトレジストを現像するため、水酸化テトラメチ
ルアンモニウムのような塩基性pHの非金属イオンを包
含する現像剤が使用される。このような現像剤はShi
pleyから入手できるMFCD−26である。現像
後、フォトレジストの余分な硬化を防ぐために、フォト
レジスト17は遠紫外(deep UV)照射または低
エネルギーの不活性ガスプラズマのような硬化工程を使
用しないほうがよい。試験によると、フォトレジスト硬
化工程は残留フォトレジスト層17を除去した後、高温
金属層14上、特に基板11の周囲を囲むように、残留
フォトレジストが残してしまう。このことは乾式フォト
レジストストリッパではなく湿式フォトレジストストリ
ッパが使用される場合に特に顕著である。高温金属層1
4の表面上のこの残留フォトレジストは、高温金属層1
4と絶縁物層16との間の接着性の問題の一因となるこ
とが判った。
ト層17は希望するパターンを形成するため、フォトレ
ジスト層17を選択的に除去するように現像される。ポ
ジ型フォトレジストを現像するため、水酸化テトラメチ
ルアンモニウムのような塩基性pHの非金属イオンを包
含する現像剤が使用される。このような現像剤はShi
pleyから入手できるMFCD−26である。現像
後、フォトレジストの余分な硬化を防ぐために、フォト
レジスト17は遠紫外(deep UV)照射または低
エネルギーの不活性ガスプラズマのような硬化工程を使
用しないほうがよい。試験によると、フォトレジスト硬
化工程は残留フォトレジスト層17を除去した後、高温
金属層14上、特に基板11の周囲を囲むように、残留
フォトレジストが残してしまう。このことは乾式フォト
レジストストリッパではなく湿式フォトレジストストリ
ッパが使用される場合に特に顕著である。高温金属層1
4の表面上のこの残留フォトレジストは、高温金属層1
4と絶縁物層16との間の接着性の問題の一因となるこ
とが判った。
【0013】次に図6では、高温金属層14が残存する
フォトレジスト層17によって提供されたパターンに従
ってエッチングされる。高温金属層14は例えば、塩素
を基本とした化学品を有する反応性イオンエッチングシ
ステムを用いてエッチングされる。この例では、残留B
CL3がフォトレジスト層17によって保護されずエッ
チング面上に残存するので、高温金属層14をエッチン
グするためにBCL3を基本とした化学品は使用しない
方が好ましい。残留BCL3は、後の高温工程の間に基
板11内に拡散するホウ素に潜在ドーパントソースを提
供し、このようにして不必要なPタイプ領域が形成され
る。
フォトレジスト層17によって提供されたパターンに従
ってエッチングされる。高温金属層14は例えば、塩素
を基本とした化学品を有する反応性イオンエッチングシ
ステムを用いてエッチングされる。この例では、残留B
CL3がフォトレジスト層17によって保護されずエッ
チング面上に残存するので、高温金属層14をエッチン
グするためにBCL3を基本とした化学品は使用しない
方が好ましい。残留BCL3は、後の高温工程の間に基
板11内に拡散するホウ素に潜在ドーパントソースを提
供し、このようにして不必要なPタイプ領域が形成され
る。
【0014】図7では、高温金属層14がエッチングさ
れた後に、残存するフォトレジスト層17が非酸化湿式
フォトレジストストリッパを用いて除去される。フォト
レジスト層17がポジ型フォトレジストからなるとき
は、塩基性pHを有するnメチル・ピロリドン(NM
P)からなる非酸化湿式フォトレジストストリッパが使
用される。このようなストリッパの例としてはPosi
strip(商標)があり、これはカリフォルニア州ヘ
イワードのEKC Technologiesから入手
できる。フォトレジスト層17がネガ型フォトレジスト
からなるときは、スルホン酸誘電体を有する強い芳香性
有機溶剤からなる非酸化湿式フォトレジストストリッパ
が使用される。このようなストリッパの例としてNS−
12があり、これはペンシルバニア州アレンタウンのA
dvanced ChemicalTechnolog
ies Inc.から入手できる。
れた後に、残存するフォトレジスト層17が非酸化湿式
フォトレジストストリッパを用いて除去される。フォト
レジスト層17がポジ型フォトレジストからなるとき
は、塩基性pHを有するnメチル・ピロリドン(NM
P)からなる非酸化湿式フォトレジストストリッパが使
用される。このようなストリッパの例としてはPosi
strip(商標)があり、これはカリフォルニア州ヘ
イワードのEKC Technologiesから入手
できる。フォトレジスト層17がネガ型フォトレジスト
からなるときは、スルホン酸誘電体を有する強い芳香性
有機溶剤からなる非酸化湿式フォトレジストストリッパ
が使用される。このようなストリッパの例としてNS−
12があり、これはペンシルバニア州アレンタウンのA
dvanced ChemicalTechnolog
ies Inc.から入手できる。
【0015】高温金属層14の表面酸化およびその後の
接着性の問題を防ぐために、残存するフォトレジスト層
17は、酸素プラズマのような乾式酸化フォトレジスト
除去方法(dry oxidation based
photoresistorremoval meth
ods)を用いて除去されない。実験では、いかなる乾
式酸化フォトレジスト除去方法が、高温金属層14上に
形成されたフォトレジスト層を除去するために用いられ
たとしても、高温金属層14上に次に形成される高温金
属層14と絶縁体層との接着性の問題を引き起こす。乾
式酸化フォトレジスト除去方法の結果から、高温金属層
14の表面の酸化が、接着性の問題の重要な要因である
ことが判った。同様に、もし高温金属層14のフォトレ
ジストまたはエッチングの再加工が必要された場合、次
の接着性の問題を防ぐために湿式フォトレジストストリ
ッパが使用されなければならない。
接着性の問題を防ぐために、残存するフォトレジスト層
17は、酸素プラズマのような乾式酸化フォトレジスト
除去方法(dry oxidation based
photoresistorremoval meth
ods)を用いて除去されない。実験では、いかなる乾
式酸化フォトレジスト除去方法が、高温金属層14上に
形成されたフォトレジスト層を除去するために用いられ
たとしても、高温金属層14上に次に形成される高温金
属層14と絶縁体層との接着性の問題を引き起こす。乾
式酸化フォトレジスト除去方法の結果から、高温金属層
14の表面の酸化が、接着性の問題の重要な要因である
ことが判った。同様に、もし高温金属層14のフォトレ
ジストまたはエッチングの再加工が必要された場合、次
の接着性の問題を防ぐために湿式フォトレジストストリ
ッパが使用されなければならない。
【0016】好適実施例において、フォトレジスト層1
7を除去するために、NMPを含む2つの槽が直列方法
で使用される。第1槽は好適に再循環され、ろ過され、
約75から85℃で維持される。フォトレジスタ層17
を有する基板11は、約15分間第1槽のNMPに露出
される。第2槽は好適に約45から55℃で維持され、
全ての残留フォトレジスタ層17を除去するため働く。
基板11は約5分間第2槽のNMPに露出される。第2
NMP槽に続いて、基板11は消イオン化水を使用して
洗浄され、通常の洗浄/乾燥器の技術を用いて乾燥され
る。
7を除去するために、NMPを含む2つの槽が直列方法
で使用される。第1槽は好適に再循環され、ろ過され、
約75から85℃で維持される。フォトレジスタ層17
を有する基板11は、約15分間第1槽のNMPに露出
される。第2槽は好適に約45から55℃で維持され、
全ての残留フォトレジスタ層17を除去するため働く。
基板11は約5分間第2槽のNMPに露出される。第2
NMP槽に続いて、基板11は消イオン化水を使用して
洗浄され、通常の洗浄/乾燥器の技術を用いて乾燥され
る。
【0017】図1に戻って説明すると、フォトレジスト
層17が除去された後、絶縁体層16が高温金属層14
上に形成される。絶縁体層16は酸化シリコン、窒化シ
リコン、シリコン酸化窒化物、PSGまたはBPSGで
ある。好適実施例では、絶縁体層16は、通称プラズマ
強化テロラエチルオルトシリゲート(PETEOS)と
呼ばれるテトラエチルオルトシリケート(TEOS)を
プラズマ強化(PE)した化学蒸着法を用いて蒸着され
たシリコン酸化物である。好適には、絶縁体層16は約
400℃、約125から145オングストローム/秒の
成長率で蒸着される。
層17が除去された後、絶縁体層16が高温金属層14
上に形成される。絶縁体層16は酸化シリコン、窒化シ
リコン、シリコン酸化窒化物、PSGまたはBPSGで
ある。好適実施例では、絶縁体層16は、通称プラズマ
強化テロラエチルオルトシリゲート(PETEOS)と
呼ばれるテトラエチルオルトシリケート(TEOS)を
プラズマ強化(PE)した化学蒸着法を用いて蒸着され
たシリコン酸化物である。好適には、絶縁体層16は約
400℃、約125から145オングストローム/秒の
成長率で蒸着される。
【0018】絶縁体層16はパターン化されたりパター
ン化されなかったりする。図8に示すように、層16は
高温金属層14と金属接続部22との間の接着を提供す
るために開口部21を形成するためパターン化される。
金属および絶縁体の多層が上記工程を使用して形成され
る。随意に、絶縁体層16のストレス、特にパターン化
された高温層14の端上に局在するストレス、を減少さ
せるために蒸着後アニールされる。好適には、絶縁体層
16がPETEOSからなる時は、約60分間、約10
00℃の温度で、3000ppmより少ない濃度の酸素
を有する窒素のような不活性ガスでアニールされる。不
活性ガスは絶縁体層16を通して酸素拡散によって高温
金属層14の酸化を防止することが望ましい。そして、
アニールは次の高温の工程のためにPETEOSの密度
を維持し安定させる。
ン化されなかったりする。図8に示すように、層16は
高温金属層14と金属接続部22との間の接着を提供す
るために開口部21を形成するためパターン化される。
金属および絶縁体の多層が上記工程を使用して形成され
る。随意に、絶縁体層16のストレス、特にパターン化
された高温層14の端上に局在するストレス、を減少さ
せるために蒸着後アニールされる。好適には、絶縁体層
16がPETEOSからなる時は、約60分間、約10
00℃の温度で、3000ppmより少ない濃度の酸素
を有する窒素のような不活性ガスでアニールされる。不
活性ガスは絶縁体層16を通して酸素拡散によって高温
金属層14の酸化を防止することが望ましい。そして、
アニールは次の高温の工程のためにPETEOSの密度
を維持し安定させる。
【0019】第2実施例は図9に示され、高温金属層1
4を酸化から保護するための追加の障壁を提供するため
に、第2絶縁体層18が絶縁体層16上に形成される。
高温金属層14および絶縁体層16が形成された後に、
基板11が高温湿式酸化工程のような活動的な酸化雰囲
気に露出される時、第2絶縁体層18は、酸化物質(o
xidizing species)に対して有効な障
壁であることが望ましい。第2絶縁層例としては、窒化
シリコンである。
4を酸化から保護するための追加の障壁を提供するため
に、第2絶縁体層18が絶縁体層16上に形成される。
高温金属層14および絶縁体層16が形成された後に、
基板11が高温湿式酸化工程のような活動的な酸化雰囲
気に露出される時、第2絶縁体層18は、酸化物質(o
xidizing species)に対して有効な障
壁であることが望ましい。第2絶縁層例としては、窒化
シリコンである。
【0020】ここに高温金属層上に絶縁体層を形成する
ための方法が提供されたことが評価されるべきである。
フォトレジスト硬化段階を介さずに高温金属層をパター
ン化するために使用するフォトレジスト層を製造するこ
とによって、さらに非酸化フォトレジストストリッパを
用いて高温層をパターン化するために使用するそのフォ
トレジスト層を除去することによって、高温金属層上に
その後形成される高温金属層と絶縁体層との接着が有効
に改良された。絶縁体層は、その後の高温雰囲気の間で
さえ、高温金属層に接着する。
ための方法が提供されたことが評価されるべきである。
フォトレジスト硬化段階を介さずに高温金属層をパター
ン化するために使用するフォトレジスト層を製造するこ
とによって、さらに非酸化フォトレジストストリッパを
用いて高温層をパターン化するために使用するそのフォ
トレジスト層を除去することによって、高温金属層上に
その後形成される高温金属層と絶縁体層との接着が有効
に改良された。絶縁体層は、その後の高温雰囲気の間で
さえ、高温金属層に接着する。
【図1】本発明による実施例の拡大断面図を示す。
【図2】製造のさまざまな段階における本発明による図
1の実施例の拡大断面図を示す。
1の実施例の拡大断面図を示す。
【図3】製造のさまざまな段階における本発明による図
1の実施例の拡大断面図を示す。
1の実施例の拡大断面図を示す。
【図4】製造のさまざまな段階における本発明による図
1の実施例の拡大断面図を示す。
1の実施例の拡大断面図を示す。
【図5】製造のさまざまな段階における本発明による図
1の実施例の拡大断面図を示す。
1の実施例の拡大断面図を示す。
【図6】製造のさまざまな段階における本発明による図
1の実施例の拡大断面図を示す。
1の実施例の拡大断面図を示す。
【図7】製造のさまざまな段階における本発明による図
1の実施例の拡大断面図を示す。
1の実施例の拡大断面図を示す。
【図8】製造のさらに進んだ段階における本発明による
図1の実施例の拡大断面図を示す。
図1の実施例の拡大断面図を示す。
【図9】本発明による第2実施例の拡大断面図を示す。
11.基板 12.ドープ領域 13.絶縁体層 14.高温金属層 16.絶縁体層 17.フォトレジスト層 18.第2絶縁体層 21.開口部 22.金属接続部
Claims (5)
- 【請求項1】高温状態において高温金属層(14)に接
着する絶縁体層(16)を前記 高温金属層(14)上
に形成する方法であって:第1および第2面を有する基
板(11)を準備する段階;前記第1面上に高温金属層
(14)を形成する段階であって、前記高温金属はチタ
ン、窒化チタン、バナジウム、窒化バナジウム、クロ
ム、窒化クロム、タンタルおよび窒化タンタルからなる
一群から選択される段階;前記高温金属層上にフォトレ
ジスト層(17)を形成する段階;選択的に前記フォト
レジスト層(17)を露光する段階;パターンを形成す
るためにフォトレジストを選択的に除去するために前記
フォトレジスト層(17)を現像する段階;前記フォト
レジスト層のパターンに従って前記高温金属層(14)
をエッチングする段階;非酸化フォトレジストストリッ
パを用いて前記残存フォトレジスト層を除去する段階;
および前記高温金属上に絶縁物層(16)を蒸着する段
階であって、その後の高温雰囲気の間においても前記絶
縁体層(16)は前記高温金属層に接着している段階;
から構成されることを特徴とする方法。 - 【請求項2】 前記フォトレジスト層(17)を現像す
る段階であって、前記高温金属をエッチングする段階の
前にフォトレジスト硬化段階を介さずに前記フォトレジ
スト層(17)を現像する段階から構成されることを特
徴とする請求項1記載の方法。 - 【請求項3】 前記フォトレジスト層(17)を蒸着す
る段階は、ポジ型フォトレジスト層(17)を蒸着し、
非酸化フォトレジストストリッパを用いて前記フォトレ
ジスト層(17)を除去する段階は塩基性pHを有する
nメチル・ピロリドンからなるストリッパを用いて前記
フォトレジスト層(17)を除去することを特徴とする
請求項1記載の方法。 - 【請求項4】 前記絶縁体層(16)を蒸着する段階で
あって、TEOSからなるプラズマ強化ソースを使用し
てシリコン酸化物層を蒸着する方法から構成されること
を特徴とする請求項1記載の方法。 - 【請求項5】 約1000℃の不活性雰囲気において前
記絶縁体層(16)をアニールする段階からさらに含む
ことを特徴とする請求項1記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US190392 | 1994-02-02 | ||
US08/190,392 US5407866A (en) | 1994-02-02 | 1994-02-02 | Method for forming a dielectric layer on a high temperature metal layer |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07230988A true JPH07230988A (ja) | 1995-08-29 |
Family
ID=22701150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7034704A Pending JPH07230988A (ja) | 1994-02-02 | 1995-02-01 | 高温金属層上に絶縁体層を形成する方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5407866A (ja) |
EP (1) | EP0666592A3 (ja) |
JP (1) | JPH07230988A (ja) |
KR (1) | KR950034585A (ja) |
CN (1) | CN1116363A (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100372995B1 (ko) * | 1994-05-24 | 2003-03-31 | 히다치 가세고교 가부시끼가이샤 | 반도체기판위에목적하는패턴의수지막을형성하는방법,반도체칩,반도체패키지,및레지스트상박리액 |
US6077781A (en) * | 1995-11-21 | 2000-06-20 | Applied Materials, Inc. | Single step process for blanket-selective CVD aluminum deposition |
US5578841A (en) * | 1995-12-18 | 1996-11-26 | Motorola, Inc. | Vertical MOSFET device having frontside and backside contacts |
GB9710514D0 (en) * | 1996-09-21 | 1997-07-16 | Philips Electronics Nv | Electronic devices and their manufacture |
US5851927A (en) * | 1997-08-29 | 1998-12-22 | Motorola, Inc. | Method of forming a semiconductor device by DUV resist patterning |
US6066578A (en) * | 1997-12-01 | 2000-05-23 | Advanced Micro Devices, Inc. | Method and system for providing inorganic vapor surface treatment for photoresist adhesion promotion |
JP3193335B2 (ja) * | 1997-12-12 | 2001-07-30 | 松下電器産業株式会社 | 半導体装置の製造方法 |
US6166439A (en) * | 1997-12-30 | 2000-12-26 | Advanced Micro Devices, Inc. | Low dielectric constant material and method of application to isolate conductive lines |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5162362A (en) * | 1980-08-30 | 1992-11-10 | Hoechst Aktiengesellschaft | Octahydroindole-2-carboxylic acids |
US4775550A (en) * | 1986-06-03 | 1988-10-04 | Intel Corporation | Surface planarization method for VLSI technology |
EP0301044A4 (en) * | 1987-02-05 | 1989-03-29 | Macdermid Inc | ETCHING COMPOSITION FOR PHOTORESERVE. |
US5229311A (en) * | 1989-03-22 | 1993-07-20 | Intel Corporation | Method of reducing hot-electron degradation in semiconductor devices |
US5093710A (en) * | 1989-07-07 | 1992-03-03 | Seiko Epson Corporation | Semiconductor device having a layer of titanium nitride on the side walls of contact holes and method of fabricating same |
US5043300A (en) * | 1990-04-16 | 1991-08-27 | Applied Materials, Inc. | Single anneal step process for forming titanium silicide on semiconductor wafer |
US5215933A (en) * | 1990-05-11 | 1993-06-01 | Kabushiki Kaisha Toshiba | Method of manufacturing nonvolatile semiconductor memory device |
US5175126A (en) * | 1990-12-27 | 1992-12-29 | Intel Corporation | Process of making titanium nitride barrier layer |
US5175124A (en) * | 1991-03-25 | 1992-12-29 | Motorola, Inc. | Process for fabricating a semiconductor device using re-ionized rinse water |
US5246887A (en) * | 1991-07-10 | 1993-09-21 | At&T Bell Laboratories | Dielectric deposition |
US5240880A (en) * | 1992-05-05 | 1993-08-31 | Zilog, Inc. | Ti/TiN/Ti contact metallization |
-
1994
- 1994-02-02 US US08/190,392 patent/US5407866A/en not_active Expired - Fee Related
-
1995
- 1995-01-18 KR KR1019950000715A patent/KR950034585A/ko active IP Right Grant
- 1995-01-20 CN CN95101413A patent/CN1116363A/zh active Pending
- 1995-01-26 EP EP95101036A patent/EP0666592A3/en not_active Withdrawn
- 1995-02-01 JP JP7034704A patent/JPH07230988A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
KR950034585A (ko) | 1995-12-28 |
EP0666592A3 (en) | 1997-07-09 |
EP0666592A2 (en) | 1995-08-09 |
US5407866A (en) | 1995-04-18 |
CN1116363A (zh) | 1996-02-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4470189A (en) | Process for making polycide structures | |
JP2978748B2 (ja) | 半導体装置の製造方法 | |
US20050130380A1 (en) | Semiconductor device structures including metal silicide interconnects and dielectric layers at substantially the same fabrication level | |
JP2003163264A (ja) | エアギャップの銅のインタコネクト | |
US5702869A (en) | Soft ashing method for removing fluorinated photoresists layers from semiconductor substrates | |
JP2003504693A (ja) | フォーミングガスプラズマを用いたフォトレジスト除去プロセス | |
US5792672A (en) | Photoresist strip method | |
US20040157462A1 (en) | Method of removing etch residues | |
US4708904A (en) | Semiconductor device and a method of manufacturing the same | |
US5328867A (en) | Peroxide clean before buried contact polysilicon deposition | |
US5801077A (en) | Method of making sidewall polymer on polycide gate for LDD structure | |
JPH07230988A (ja) | 高温金属層上に絶縁体層を形成する方法 | |
KR20080015931A (ko) | 구리 박리 방지된 반도체 장치 및 그 제조 방법 | |
US7125809B1 (en) | Method and material for removing etch residue from high aspect ratio contact surfaces | |
US6569784B1 (en) | Material of photoresist protect oxide | |
US7001842B2 (en) | Methods of fabricating semiconductor devices having salicide | |
JP3357782B2 (ja) | 半導体装置の製造方法 | |
JPH0799178A (ja) | 半導体装置の製造方法 | |
US6017828A (en) | Method for preventing backside polysilicon peeling in a 4T+2R SRAM process | |
KR100361572B1 (ko) | 반도체 소자의 접촉 구조 형성 방법 | |
KR0172263B1 (ko) | 반도체 소자의 제조방법 | |
KR100264237B1 (ko) | 홀 형성방법 | |
JP2003017436A (ja) | 半導体装置の製造方法 | |
JPS60110163A (ja) | Mos型トランジスタの製造方法 | |
JPH07142424A (ja) | 半導体装置の製造方法 |