JPH05275547A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05275547A JPH05275547A JP7182392A JP7182392A JPH05275547A JP H05275547 A JPH05275547 A JP H05275547A JP 7182392 A JP7182392 A JP 7182392A JP 7182392 A JP7182392 A JP 7182392A JP H05275547 A JPH05275547 A JP H05275547A
- Authority
- JP
- Japan
- Prior art keywords
- film
- bond
- gold wiring
- silicon
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Chemical Vapour Deposition (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【構成】金配線５上にプラズマＣＶＤにより、シリコン
リッチでＳｉ−Ｈ結合およびＮ−Ｈ結合を含む厚さ３０
ｎｍの窒化シリコン膜６および厚さ５００ｎｍの酸化シ
リコン膜２ａを形成する。 【効果】金配線上に直接層間絶縁膜を形成することが可
能になり、製造工程を簡略化することができた。従来金
配線直上に形成されていたチタンタングステンのような
導電膜が不要になり、パターン微細化が容易になった。
層間に酸化シリコン膜のような誘電率の小さい絶縁膜を
挟むことにより、高速動作が可能になった。
リッチでＳｉ−Ｈ結合およびＮ−Ｈ結合を含む厚さ３０
ｎｍの窒化シリコン膜６および厚さ５００ｎｍの酸化シ
リコン膜２ａを形成する。 【効果】金配線上に直接層間絶縁膜を形成することが可
能になり、製造工程を簡略化することができた。従来金
配線直上に形成されていたチタンタングステンのような
導電膜が不要になり、パターン微細化が容易になった。
層間に酸化シリコン膜のような誘電率の小さい絶縁膜を
挟むことにより、高速動作が可能になった。
Description
【０００１】
【産業上の利用分野】本発明は多層金配線を用いた半導
体装置に関し、特に金配線直上に形成する絶縁膜に関す
るものである。
体装置に関し、特に金配線直上に形成する絶縁膜に関す
るものである。
【０００２】
【従来の技術】従来の多層金配線を用いた半導体装置に
ついて、図３を参照して説明する。
ついて、図３を参照して説明する。
【０００３】はじめに半導体素子形成済みの半導体基板
１上にＣＶＤ（気相成長）法などにより酸化シリコン膜
２を形成する。つぎにチタンタングステン３および金４
を連続スパッタしたのち、厚いレジスト（図示せず）を
マスクとして金めっきすることにより下層金配線５を形
成する。つぎに厚いレジストを除去したのち、下層金配
線５をマスクとしてイオンミリングして、不要の金４お
よびチタンタングステン３をエッチングする。
１上にＣＶＤ（気相成長）法などにより酸化シリコン膜
２を形成する。つぎにチタンタングステン３および金４
を連続スパッタしたのち、厚いレジスト（図示せず）を
マスクとして金めっきすることにより下層金配線５を形
成する。つぎに厚いレジストを除去したのち、下層金配
線５をマスクとしてイオンミリングして、不要の金４お
よびチタンタングステン３をエッチングする。
【０００４】つぎにチタンタングステン３ｃをスパッタ
したのち、レジスト（図示せず）をマスクとして不要の
チタンタングステン３ｃをエッチングしてからレジスト
を除去する。つぎにプラズマＣＶＤ法により酸化シリコ
ン膜２ａを堆積してからＳＯＧ膜７を塗布したのち、Ｒ
ＩＥ（反応性イオンエッチング）法などによりエッチバ
ックして平坦化する。このチタンタングステン３ｃは金
配線５と酸化シリコン膜２ａとの密着性を向上させるた
めに形成した。
したのち、レジスト（図示せず）をマスクとして不要の
チタンタングステン３ｃをエッチングしてからレジスト
を除去する。つぎにプラズマＣＶＤ法により酸化シリコ
ン膜２ａを堆積してからＳＯＧ膜７を塗布したのち、Ｒ
ＩＥ（反応性イオンエッチング）法などによりエッチバ
ックして平坦化する。このチタンタングステン３ｃは金
配線５と酸化シリコン膜２ａとの密着性を向上させるた
めに形成した。
【０００５】つぎにプラズマＣＶＤ法により酸化シリコ
ン膜からなる層間絶縁膜８を堆積したのち、再びＳＯＧ
膜７ａを塗布してからＲＩＥ法によりエッチバックして
平坦化してスルーホール９を開口する。つぎに下層金配
線５形成と同様にしてチタンタングステン３ａおよび金
４ａを連続スパッタしたのち、中層金配線５ａを形成し
てから、チタンタングステン３ｄを形成する。つぎにプ
ラズマＣＶＤ法により酸化シリコン膜２ｂを堆積したの
ち、ＳＯＧ膜７ｂを塗布して平坦化してからプラズマＣ
ＶＤ法により酸化シリコン膜からなる層間絶縁膜８ｂを
形成する。つぎにチタンタングステン３ｂおよび金４ｂ
を連続スパッタしたのち、上層金配線５ｂを形成してか
らポリイミドからなる表面保護膜１０を塗布する。
ン膜からなる層間絶縁膜８を堆積したのち、再びＳＯＧ
膜７ａを塗布してからＲＩＥ法によりエッチバックして
平坦化してスルーホール９を開口する。つぎに下層金配
線５形成と同様にしてチタンタングステン３ａおよび金
４ａを連続スパッタしたのち、中層金配線５ａを形成し
てから、チタンタングステン３ｄを形成する。つぎにプ
ラズマＣＶＤ法により酸化シリコン膜２ｂを堆積したの
ち、ＳＯＧ膜７ｂを塗布して平坦化してからプラズマＣ
ＶＤ法により酸化シリコン膜からなる層間絶縁膜８ｂを
形成する。つぎにチタンタングステン３ｂおよび金４ｂ
を連続スパッタしたのち、上層金配線５ｂを形成してか
らポリイミドからなる表面保護膜１０を塗布する。
【０００６】
【発明が解決しようとする課題】多層金配線構造におい
ては、金配線と無機の層間絶縁膜との密着性が悪い。そ
こで従来はチタンタングステンのような、金配線にも層
間絶縁膜にも密着性の良い導電膜を形成している。
ては、金配線と無機の層間絶縁膜との密着性が悪い。そ
こで従来はチタンタングステンのような、金配線にも層
間絶縁膜にも密着性の良い導電膜を形成している。
【０００７】そのため、１層の金配線毎に、金めっきの
ためのレジスト工程と、導電膜をパターニングするため
のレジスト工程との、２つのレジスト工程が必要であ
る。また、配線パターンの微細化につれて、めっきによ
って形成された金配線の上に導電膜をパターニングする
とき、導電膜と金配線との目合わせ精度が厳しくなると
いう問題があった。
ためのレジスト工程と、導電膜をパターニングするため
のレジスト工程との、２つのレジスト工程が必要であ
る。また、配線パターンの微細化につれて、めっきによ
って形成された金配線の上に導電膜をパターニングする
とき、導電膜と金配線との目合わせ精度が厳しくなると
いう問題があった。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の一主面上に形成された金配線直上にＳｉ−
Ｈ結合またはＮ−Ｈ結合を含む窒化シリコン膜が形成さ
れたものである。
半導体基板の一主面上に形成された金配線直上にＳｉ−
Ｈ結合またはＮ−Ｈ結合を含む窒化シリコン膜が形成さ
れたものである。
【０００９】
【実施例】本発明の第１の実施例について、図１を参照
して説明する。
して説明する。
【００１０】はじめに半導体基板１上に形成された酸化
シリコン膜２上にチタンタングステン３および金４を連
続スパッタする。つぎに配線の反転パターンとなる厚い
レジスト（図示せず）をマスクとし、金４およびチタン
タングステン３を導電パスとして金めっきして下層金配
線５を形成する。つぎに下層金配線５の上にプラズマＣ
ＶＤ法により窒化シリコン膜６を堆積する。
シリコン膜２上にチタンタングステン３および金４を連
続スパッタする。つぎに配線の反転パターンとなる厚い
レジスト（図示せず）をマスクとし、金４およびチタン
タングステン３を導電パスとして金めっきして下層金配
線５を形成する。つぎに下層金配線５の上にプラズマＣ
ＶＤ法により窒化シリコン膜６を堆積する。
【００１１】この窒化シリコン膜６は、反応性ガスであ
るＳｉＨ4 とＮＨ3 との流量比をＳｉＨ4 ：ＮＨ3 ＝
１：１として成長して、窒化シリコン膜中のシリコンの
質量比が６０％以上になるシリコンリッチ（過剰）であ
る窒化シリコン膜とする。この窒化シリコン膜６にはＳ
ｉ−Ｈ結合およびＮ−Ｈ結合が存在しており、結合密度
はＳｉ−Ｈ結合が１×１０22ｃｍ-3以上、Ｎ−Ｈ結合が
１×１０21ｃｍ-3以上あるのが好ましい。
るＳｉＨ4 とＮＨ3 との流量比をＳｉＨ4 ：ＮＨ3 ＝
１：１として成長して、窒化シリコン膜中のシリコンの
質量比が６０％以上になるシリコンリッチ（過剰）であ
る窒化シリコン膜とする。この窒化シリコン膜６にはＳ
ｉ−Ｈ結合およびＮ−Ｈ結合が存在しており、結合密度
はＳｉ−Ｈ結合が１×１０22ｃｍ-3以上、Ｎ−Ｈ結合が
１×１０21ｃｍ-3以上あるのが好ましい。
【００１２】つぎにＳＯＧ膜７を塗布してからＲＩＥ法
によりエッチバックしたのち、プラズマＣＶＤ法により
酸化シリコン膜からなる層間絶縁膜８を堆積し、さらに
ＳＯＧ膜７ａを塗布してからエッチバックして平坦化す
る。つぎに層間絶縁膜８ａを堆積したのちスルーホール
９を開口する。つぎに下層金配線５と同様にしてチタン
タングステン３ａおよび金４ａを連続スパッタし、金め
っきにより中層金配線５ａを形成する。
によりエッチバックしたのち、プラズマＣＶＤ法により
酸化シリコン膜からなる層間絶縁膜８を堆積し、さらに
ＳＯＧ膜７ａを塗布してからエッチバックして平坦化す
る。つぎに層間絶縁膜８ａを堆積したのちスルーホール
９を開口する。つぎに下層金配線５と同様にしてチタン
タングステン３ａおよび金４ａを連続スパッタし、金め
っきにより中層金配線５ａを形成する。
【００１３】つぎに再びプラズマＣＶＤ法によりＳｉ−
Ｈ結合およびＮ−Ｈ結合を含む窒化シリコン膜６ａを堆
積したのち、ＳＯＧ膜７ａを塗布して平坦化し、プラズ
マＣＶＤ法により酸化シリコン膜からなる層間絶縁膜８
ｂを形成する。つぎに下層金配線５や中層金配線５ｂと
同様にして、チタンタングステン３ｂおよび金４ｂを連
続スパッタし、金めっきにより上層金配線５ｂを形成す
る。最後に有機系塗布膜であるポリイミドからなる表面
保護膜１０を形成して素子部が完成する。
Ｈ結合およびＮ−Ｈ結合を含む窒化シリコン膜６ａを堆
積したのち、ＳＯＧ膜７ａを塗布して平坦化し、プラズ
マＣＶＤ法により酸化シリコン膜からなる層間絶縁膜８
ｂを形成する。つぎに下層金配線５や中層金配線５ｂと
同様にして、チタンタングステン３ｂおよび金４ｂを連
続スパッタし、金めっきにより上層金配線５ｂを形成す
る。最後に有機系塗布膜であるポリイミドからなる表面
保護膜１０を形成して素子部が完成する。
【００１４】つぎに本発明の第２の実施例について、図
２を参照して説明する。
２を参照して説明する。
【００１５】下層金配線５を形成したあと、プラズマＣ
ＶＤ法により厚さ３０ｎｍの薄いＳｉ−Ｈ結合およびＮ
−Ｈ結合を含む窒化シリコン膜６および厚さ４００〜５
００ｎｍの酸化シリコン膜２ａを堆積する。
ＶＤ法により厚さ３０ｎｍの薄いＳｉ−Ｈ結合およびＮ
−Ｈ結合を含む窒化シリコン膜６および厚さ４００〜５
００ｎｍの酸化シリコン膜２ａを堆積する。
【００１６】また、同様にして中層金配線５ａを形成し
たあとも、プラズマＣＶＤ法により厚さ３０ｎｍの薄い
Ｓｉ−Ｈ結合およびＮ−Ｈ結合を含む窒化シリコン膜６
ａおよび厚さ４００〜５００ｎｍの酸化シリコン膜２ｂ
を堆積する。
たあとも、プラズマＣＶＤ法により厚さ３０ｎｍの薄い
Ｓｉ−Ｈ結合およびＮ−Ｈ結合を含む窒化シリコン膜６
ａおよび厚さ４００〜５００ｎｍの酸化シリコン膜２ｂ
を堆積する。
【００１７】本実施例においては、窒化シリコン膜の膜
厚を薄くして、残りの膜厚の酸化シリコン膜を形成する
ことにより、層間の誘電率を下げて半導体集積回路の高
速化を図ることができる。
厚を薄くして、残りの膜厚の酸化シリコン膜を形成する
ことにより、層間の誘電率を下げて半導体集積回路の高
速化を図ることができる。
【００１８】
【発明の効果】金配線直上にシリコンの質量比が６０％
以上のシリコンリッチで、Ｓｉ−Ｈ結合およびＮ−Ｈ結
合を含む窒化シリコン膜を形成した。その結果、金配線
と無機絶縁膜との間にチタンタングステンのような導電
膜を形成することなく、金配線と無機絶縁膜との密着性
を向上させることができた。
以上のシリコンリッチで、Ｓｉ−Ｈ結合およびＮ−Ｈ結
合を含む窒化シリコン膜を形成した。その結果、金配線
と無機絶縁膜との間にチタンタングステンのような導電
膜を形成することなく、金配線と無機絶縁膜との密着性
を向上させることができた。
【００１９】そのうえ、チタンタングステンのような導
電膜を選択エッチングするためのレジスト工程が不要に
なって、金配線の微細化が容易になった。
電膜を選択エッチングするためのレジスト工程が不要に
なって、金配線の微細化が容易になった。
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】従来の多層金配線を示す断面図である。
１ 半導体基板 ２，２ａ，２ｂ 酸化シリコン膜 ３，３ａ，３ｂ，３ｃ，３ｄ チタンタングステン ４，４ａ，４ｂ 金 ５ 下層金配線 ５ａ 中層金配線 ５ｂ 上層金配線 ６，６ａ 窒化シリコン膜 ７，７ａ，７ｂ ＳＯＧ膜 ８，８ａ，８ｂ 層間絶縁膜 ９ スルーホール １０ 表面保護膜
Claims (1)
- 【請求項１】 半導体基板の一主面上に形成された金配
線直上にＳｉ−Ｈ結合またはＮ−Ｈ結合を含む窒化シリ
コン膜が形成された半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7182392A JPH05275547A (ja) | 1992-03-30 | 1992-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7182392A JPH05275547A (ja) | 1992-03-30 | 1992-03-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275547A true JPH05275547A (ja) | 1993-10-22 |
Family
ID=13471665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7182392A Withdrawn JPH05275547A (ja) | 1992-03-30 | 1992-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275547A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08227886A (ja) * | 1995-02-21 | 1996-09-03 | Nec Corp | 半導体装置の製造方法 |
| JP2012182232A (ja) * | 2011-02-28 | 2012-09-20 | Sumitomo Electric Device Innovations Inc | 半導体装置の製造方法 |
| WO2020194432A1 (ja) * | 2019-03-25 | 2020-10-01 | 三菱電機株式会社 | 半導体装置の製造方法および半導体装置 |
-
1992
- 1992-03-30 JP JP7182392A patent/JPH05275547A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08227886A (ja) * | 1995-02-21 | 1996-09-03 | Nec Corp | 半導体装置の製造方法 |
| JP2012182232A (ja) * | 2011-02-28 | 2012-09-20 | Sumitomo Electric Device Innovations Inc | 半導体装置の製造方法 |
| WO2020194432A1 (ja) * | 2019-03-25 | 2020-10-01 | 三菱電機株式会社 | 半導体装置の製造方法および半導体装置 |
| JPWO2020194432A1 (ja) * | 2019-03-25 | 2021-09-13 | 三菱電機株式会社 | 半導体装置の製造方法および半導体装置 |
| CN113574636A (zh) * | 2019-03-25 | 2021-10-29 | 三菱电机株式会社 | 半导体装置的制造方法及半导体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2773530B2 (ja) | 半導体装置の製造方法 | |
| JPS60138940A (ja) | 半導体装置の製造方法 | |
| JPH05275547A (ja) | 半導体装置 | |
| JP3102382B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0456254A (ja) | 半導体装置の製造方法 | |
| JP4193335B2 (ja) | 半導体装置 | |
| JP2850341B2 (ja) | 半導体装置の製造方法 | |
| JP3099381B2 (ja) | 半導体装置及びその製造方法 | |
| JP2702010B2 (ja) | 半導体装置の製造方法 | |
| JPH0611045B2 (ja) | 多層配線の製造方法 | |
| JP2671369B2 (ja) | 半導体装置の製造方法 | |
| JP2637726B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2770653B2 (ja) | 半導体集積回路装置の製造方法 | |
| KR100324020B1 (ko) | 반도체소자의금속배선형성방법 | |
| JPH0590203A (ja) | 半導体装置の製造方法 | |
| JP3279737B2 (ja) | 半導体素子の製造方法 | |
| JPH0342834A (ja) | 半導体装置 | |
| EP0812007A2 (en) | Planarization of insulating film in formation of semiconductor device | |
| JPH05243219A (ja) | 半導体装置の製造方法 | |
| JP2646897B2 (ja) | 多層配線の形成方法 | |
| JPH056938A (ja) | 多層配線の形成方法 | |
| JPH0536842A (ja) | 多層配線形成法 | |
| JPH11307629A (ja) | 半導体装置の製造方法 | |
| JPH06196570A (ja) | 半導体装置の製造方法 | |
| JPH07273195A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |