DE112018003670T5

DE112018003670T5 - Rückseitiges speicherelement mit lokalem speicherauswahltransistor

Info

Publication number: DE112018003670T5
Application number: DE112018003670.7T
Authority: DE
Inventors: Joshua Rubin; Arvind Kumar
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2017-07-19
Filing date: 2018-07-18
Publication date: 2020-05-14
Also published as: JP2020528666A; CN110892531B; GB202001670D0; US11101318B2; CN110892531A; US20210313391A1; GB2579729A; US20190259807A1; US20190027535A1; US10446606B2; JP7106626B2; WO2019016728A1; GB2579729B

Abstract

Eine Speichereinheit, die eine Halbleitereinheit auf einem Wafer aufweist. Die Halbleitereinheit weist eine Gate-Struktur, einen ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich auf. Die Gate-Struktur ist auf der ersten Seite des Wafers angeordnet. Der erste Source/Drain-Bereich ist ebenfalls auf der ersten Seite des Wafers angeordnet und steht mit einem ersten Ende der Gate-Struktur in Kontakt. Der zweite Source/Drain-Bereich ist auf der zweiten Seite des Wafers angeordnet und erstreckt sich in die erste Seite, um mit einem zweiten Ende der Gate-Struktur in Kontakt zu stehen. Die Speichereinheit weist ferner ein Speicherelement auf der zweiten Seite des Wafers auf. Das Speicherelement steht mit dem zweiten Source/Drain-Bereich in Kontakt.

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung betrifft allgemein Herstellungsverfahren und damit erhaltene Strukturen für Halbleiterspeicher und Speichereinheiten, insbesondere nichtflüchtige Speichereinheiten.
HINTERGRUND
Im Gegensatz zu herkömmlichen Arbeitsspeicher(RAM)-Chiptechnologien werden Daten in magnetischen RAM (MRAM) nicht als elektrische Ladung oder Stromflüsse gespeichert, sondern durch magnetische Speicherelemente. Die magnetischen Speicherelemente werden aus zwei ferromagnetischen Platten gebildet, die jeweils eine Magnetisierung halten können. Die beiden ferromagnetischen Platten sind durch eine dünne isolierende Schicht voneinander getrennt, um einen magnetischen Tunnelübergang („magnetic tunnel junction“, MTJ) zu definieren. Eine der beiden ferromagnetischen Platten ist ein Permanentmagnet, der mit einer bestimmten Magnetisierungsrichtung eingerichtet ist, während die andere ferromagnetische Platte eine Magnetisierungsrichtung aufweist, die geändert werden kann, um jener eines externen Felds zu entsprechen, oder die unter Verwendung eines angelegten Stroms geändert werden kann, um Daten zu speichern.
Da MRAM-Einheiten einen MTJ einsetzen, um magnetische Datenspeicherung zu erzielen, benötigen MRAM-Einheiten im Gegensatz zu der Technologie der dynamischen Arbeitsspeicher (DRAM) keine ständige Ladungsauffrischung. Demgemäß bewahren MRAM-Einheiten den Speicherinhalt bei abgeschaltetem Strom, ohne ständig Strom verbrauchen zu müssen, und bieten damit erhebliche Verbesserungen der Gesamtenergieeffizienz. Allerdings können für die Herstellung der MTJ exotische Materialien benötigt werden, wie z.B. Nicht-CMOS-kompatible Materialien, magnetische Ferritmaterialien und so weiter. Ferner zeigen durch herkömmliche Back-End-of-Line(BEOL)-Verfahren hergestellte MRAM-Einheiten den Nachteil von Abmessungsbeschränkungen, die Versuche zum Verringern der Gesamt-MRAM-Grundfläche behindern.
Somit besteht auf dem Fachgebiet Bedarf an der Lösung des genannten Problems.
KURZDARSTELLUNG
Unter einem ersten Gesichtspunkt stellt die vorliegende Erfindung ein Verfahren zur Herstellung einer Speichereinheit bereit, wobei das Verfahren aufweist: Bilden einer Halbleitereinheit, die wenigstens eine Gate-Struktur und einen ersten Source/Drain-Bereich aufweist, auf einer ersten Seite eines Halbleiterwafers; und Bilden eines Speicherelements auf einer zweiten Seite des Halbleiterwafers gegenüber der ersten Seite; wobei das Speicherelement in elektrischer Verbindung mit einem zweiten Source/Drain-Bereich der Halbleitereinheit steht, der von dem ersten Source/Drain-Bereich verschieden ist.
Unter einem weiteren Gesichtspunkt stellt die vorliegende Erfindung eine Verfahrensspeichereinheit bereit, die aufweist: einen Wafer, der sich entlang einer waagrechten Achse erstreckt, um eine erste Seite und eine zweite Seite gegenüber der ersten Seite zu definieren, und der sich entlang einer senkrechten Achse erstreckt, um eine Höhe des Wafers zu definieren; eine Halbleitereinheit auf dem Wafer, wobei die Halbleitereinheit aufweist: wenigstens eine Gate-Struktur auf der ersten Seite des Wafers; einen ersten Source/Drain-Bereich auf der ersten Seite des Wafers, der mit einem ersten Ende der wenigstens einen Gate-Struktur in Kontakt steht; einen zweiten Source/Drain-Bereich auf der zweiten Seite des Wafers, der sich in die erste Seite erstreckt, um mit einem zweiten Ende der wenigstens einen Gate-Struktur, das gegenüber dem ersten Ende angeordnet ist, in Kontakt zu stehen; und ein Speicherelement auf der zweiten Seite des Wafers, wobei das Speicherelement mit dem zweiten Source/Drain-Bereich in Kontakt steht.
Unter einem weiteren Gesichtspunkt stellt die vorliegende Erfindung ein Verfahren zur Herstellung einer Speichereinheit bereit, wobei das Verfahren aufweist: Bilden einer Halbleitereinheit, die wenigstens eine Gate-Struktur, einen ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich aufweist, auf einer ersten Seite eines Halbleiterwafers, wobei der erste Source/Drain-Bereich eine größere Länge als der zweite Source/Drain-Bereich aufweist, um einen verlängerten Teil zu definieren, der über den zweiten Source/Drain-Bereich hinausragt; Bilden einer vergrabenen Isolatorschicht auf einer oberen Oberfläche des ersten Source/Drain-Bereichs auf der ersten Seite des Halbleiterwafers; Bilden einer elektrisch leitfähigen Durchkontaktierung, die durch die vergrabene Isolatorschicht verläuft und mit dem verlängerten Teil in Kontakt steht, so dass die Durchkontaktierung bezogen auf die Gate-Struktur versetzt ist; und Bilden eines versetzten Speicherelements auf einer zweiten Seite des Halbleiterwafers gegenüber der ersten Seite, wobei das versetzte Speicherelement mit einer Oberfläche der Durchkontaktierung in Kontakt steht und bezogen auf die Gate-Struktur versetzt ist.
Unter einem weiteren Gesichtspunkt stellt die vorliegende Erfindung ein Verfahren zur Herstellung einer Speichereinheit bereit, wobei das Verfahren aufweist: Bilden einer Halbleitereinheit, die wenigstens eine Gate-Struktur und einen ersten Source/Drain-Bereich aufweist, auf einer ersten Seite eines Halbleiterwafers; Bilden einer vergrabenen Isolatorschicht auf einer oberen Oberfläche des ersten Source/Drain-Bereichs auf der ersten Seite des Halbleiterwafers; Bilden einer/eines elektrisch leitfähigen Durchkontaktierung/Kontakts, die/der durch die vergrabene Isolatorschicht verläuft und mit dem ersten S/D-Bereich in Kontakt steht, auf einer zweiten Seite des Halbleiterwafers gegenüber der ersten Seite; und Bilden eines Speicherelements auf der zweiten Seite des Halbleiterwafers, wobei das Speicherelement und die Durchkontaktierung/der Kontakt jeweils in elektrischer Verbindung mit einem zweiten Source/Drain-Bereich der Halbleitereinheit stehen, der von dem ersten Source/Drain-Bereich verschieden ist.
Ausführungsformen der vorliegenden Erfindung betreffen ein Verfahren zur Herstellung einer Speichereinheit. Ein nichtbeschränkendes Beispiel weist ein Bilden einer Halbleitereinheit, die wenigstens eine Gate-Struktur und einen ersten Source/Drain-Bereich aufweist, auf einer ersten Seite eines Halbleiterwafers auf. Ferner weist das Verfahren ein Bilden eines Speicherelements auf einer zweiten Seite des Halbleiterwafers gegenüber der ersten Seite auf, wobei das Speicherelement in elektrischer Verbindung mit einem zweiten Source/Drain-Bereich der Halbleitereinheit steht, der von dem ersten Source/Drain-Bereich verschieden ist.
Ausführungsformen der vorliegenden Erfindung betreffen eine Speichereinheit, die eine Halbleitereinheit auf einem Wafer aufweist. Die Halbleitereinheit weist eine Gate-Struktur, einen ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich auf. Die Gate-Struktur ist auf der ersten Seite des Wafers angeordnet. Der erste Source/Drain-Bereich ist ebenfalls auf der ersten Seite des Wafers angeordnet und steht mit einem ersten Ende der Gate-Struktur in Kontakt. Der zweite Source/Drain-Bereich ist auf der zweiten Seite des Wafers angeordnet und erstreckt sich in die erste Seite, um mit einem zweiten Ende der Gate-Struktur in Kontakt zu stehen. Ferner weist die Speichereinheit ein Speicherelement auf der zweiten Seite des Wafers auf. Das Speicherelement steht mit dem zweiten Source/Drain-Bereich in Kontakt.
Ausführungsformen der vorliegenden Erfindung betreffen ein Verfahren zur Herstellung einer Speichereinheit. Ein nichtbeschränkendes Beispiel des Verfahrens weist ein Bilden einer Halbleitereinheit, die wenigstens eine Gate-Struktur, einen ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich aufweist, auf einer ersten Seite eines Halbleiterwafers auf, wobei der erste Source/Drain-Bereich eine größere Länge als der zweite Source/Drain-Bereich aufweist, um einen verlängerten Teil zu definieren, der über den zweiten Source/Drain-Bereich hinausragt. Ferner weist das Verfahren ein Bilden einer vergrabenen Isolatorschicht auf einer oberen Oberfläche des ersten Source/Drain-Bereichs auf der ersten Seite des Halbleiterwafers auf. Ferner weist das Verfahren ein Bilden einer elektrisch leitfähigen Durchkontaktierung auf, die durch die vergrabene Isolatorschicht verläuft und mit dem verlängerten Teil in Kontakt steht, so dass die Durchkontaktierung bezogen auf die Gate-Struktur versetzt ist. Ferner weist das Verfahren ein Bilden eines versetzten Speicherelements auf einer zweiten Seite des Halbleiterwafers gegenüber der ersten Seite auf, wobei das versetzte Speicherelement mit einer Oberfläche der Durchkontaktierung in Kontakt steht und bezogen auf die Gate-Struktur versetzt ist.
Ausführungsformen der vorliegenden Erfindung betreffen ein Verfahren zur Herstellung einer Speichereinheit. Ein nichtbeschränkendes Beispiel weist ein Bilden einer Halbleitereinheit, die wenigstens eine Gate-Struktur und einen ersten Source/Drain-Bereich aufweist, auf einer ersten Seite eines Halbleiterwafers auf. Ferner weist das Verfahren ein Bilden einer vergrabenen Isolatorschicht auf einer oberen Oberfläche des ersten Source/Drain-Bereichs auf der ersten Seite des Halbleiterwafers auf. Ferner weist das Verfahren ein Bilden einer/eines elektrisch leitfähigen Durchkontaktierung/Kontakts, die/der durch die vergrabene Isolatorschicht verläuft und mit dem ersten S/D-Bereich in Kontakt steht, auf einer zweiten Seite des Halbleiterwafers gegenüber der ersten Seite auf. Ferner weist das Verfahren ein Bilden eines Speicherelements auf der zweiten Seite des Halbleiterwafers auf, wobei das Speicherelement und die Durchkontaktierung/der Kontakt jeweils in elektrischer Verbindung mit einem zweiten Source/Drain-Bereich der Halbleitereinheit stehen, der von dem ersten Source/Drain-Bereich verschieden ist.
Weitere Vorteile werden durch die Verfahren gemäß der vorliegenden Erfindung erzielt. Ausführungsformen und Erscheinungsformen der Erfindung werden hierin ausführlich beschrieben und werden als Teil des beanspruchten Gegenstands angesehen. Zum besseren Verständnis können die ausführliche Beschreibung und die Zeichnungen herangezogen werden.
Figurenliste
Die Einzelheiten der hierin beschriebenen ausschließlichen Rechte werden in den Ansprüchen am Ende der Beschreibung besonders dargelegt und ausdrücklich beansprucht. Die obengenannten und weitere Vorteile der Ausführungsformen der Erfindung werden aus der nachstehenden ausführlichen Beschreibung in Verbindung mit den begleitenden Zeichnungen deutlich, wobei:

1 eine Querschnittsansicht eines auf einem Wafer gebildeten Feldeffekttransistors vom vertikalen Typ (VTFET) gemäß Ausführungsformen der Erfindung ist;
2 den VTFET nach Bilden einer Wortleitung und einer Source-Leitung auf der Vorderseite des Wafers gemäß Ausführungsformen der Erfindung darstellt;
3 eine umgedrehte Orientierung des VTFET gemäß Ausführungsformen der Erfindung darstellt;
4 den VTFET nach Aussparen der Rückseite des Wafers gemäß Ausführungsformen der Erfindung darstellt;
5 den VTFET nach Freilegen eines vergrabenen Source/Drain-Bereichs gemäß Ausführungsformen der Erfindung darstellt;
6 den VTFET nach Bilden eines rückseitigen Source/Drain-Kontakts gemäß Ausführungsformen der Erfindung darstellt;
7 den VTFET nach Bilden eines Speicherkontakts auf dem rückseitigen Source/Drain-Kontakt gemäß Ausführungsformen der Erfindung darstellt;
8 den VTFET nach Stapeln einer Mehrzahl von MTJ-Schichten auf dem Speicherkontakt zum Bilden einer MRAM-Einheit gemäß Ausführungsformen der Erfindung darstellt;
9 die MRAM-Einheit nach Strukturieren der MTJ-Schicht zum Bilden eines magnetischen Speicherelements gemäß Ausführungsformen der Erfindung darstellt; und
10 die MRAM-Einheit nach Bilden einer Bitleitung auf dem magnetischen Speicherelement gemäß Ausführungsformen der Erfindung darstellt.
11 eine Querschnittsansicht einer fertigen MRAM-Einheit ist, die ein rückseitiges Speicherelement und einen vorderseitigen Speicherzugangs-VTFET aufweist, gemäß Ausführungsformen der Erfindung.
12 eine schematische Darstellung ist, die ein MRAM-Feld gemäß Ausführungsformen der Erfindung darstellt.
13 eine Vorderansicht eines Wafers ist, der einen planaren Speicherzugangs-FET gemäß Ausführungsformen der Erfindung aufweist;
14 eine Querschnittsansicht ist, die entlang der Linie A-A des in 13 gezeigten Wafers gemäß Ausführungsformen der Erfindung genommen ist;
15 ein Speicherfeld nach Bilden einer Wortleitung und einer Source-Leitung auf der Vorderseite des Wafers gemäß Ausführungsformen der Erfindung darstellt;
16 eine umgedrehte Orientierung des Wafers nach Stapeln eines Bindefilms und eines massiven Handhabungswafers auf die Wortleitung gemäß Ausführungsformen der Erfindung darstellt;
17 den Wafer nach Aussparen der Rückseite gemäß Ausführungsformen der Erfindung darstellt; und
18 das Speicherfeld nach Bilden eines Speicherelements und einer Bitleitung gemäß Ausführungsformen der Erfindung darstellt.
19 eine Querschnittsansicht eines Wafers ist, der eine versetzte Durchkontaktierung aufweist, die mit einem Source/Drain-Bereich eines VTFET gemäß Ausführungsformen der Erfindung in Kontakt steht; und
20 eine Mehrzahl von MTJ-Schichten darstellt, die auf die versetzte Durchkontaktierung gestapelt sind, um ein versetztes Speicherelement gemäß Ausführungsformen der Erfindung zu bilden.
21 eine Querschnittsansicht eines VTFET ist, der auf einem Wafer gemäß Ausführungsformen der Erfindung gebildet ist; und
22 den Wafer nach Bilden einer MRAM-Einheit darstellt, die eine(n) rückseitige(n) Durchkontaktierung/Kontakt aufweist, die/der auf einem Source/Drain-Bereich des VTFET gebildet ist.

Die hierin gezeigten Schaubilder sind veranschaulichend. Es kann zahlreiche Variationen der hierin beschriebenen Schaubilder oder Verfahren geben, ohne von dem Umfang der Erfindung abzuweichen. Beispielsweise können die Arbeitsschritte in anderer Reihenfolge durchgeführt werden oder Arbeitsschritte können hinzugefügt, weggelassen oder modifiziert werden. Ferner beschreiben der Begriff „gekoppelt“ und Varianten davon, dass ein Verbindungsweg zwischen zwei Elementen vorliegt, und setzen keine direkte Verbindung zwischen den Elementen ohne dazwischenliegende Elemente/Verbindungen voraus. Alle diese Variationen werden als Teil der Beschreibung angesehen.
In den begleitenden Figuren und der nachstehenden ausführlichen Beschreibung der beschriebenen Ausführungsformen sind die verschiedenen in den Figuren dargestellten Elemente mit zwei- oder dreistelligen Bezugszahlen versehen. Mit wenigen Ausnahmen entspricht/entsprechen die am weitesten links stehende Ziffer(n) jeder Bezugszahl der Figur, in der das Element zum ersten Mal dargestellt wird.
AUSFÜHRLICHE BESCHREIBUNG
Aus Gründen der Kürze können herkömmliche Verfahren, die mit der Herstellung von Halbleitereinheiten und ICs verbunden sind, hierin ausführlich beschrieben werden oder auch nicht. Ferner können die verschiedenen Aufgaben und Verfahrensschritte, die hierin beschrieben werden, in ein umfangreicheres Verfahren oder in ein Verfahren mit zusätzlichen Schritten oder Funktionalitäten, die hierin nicht ausführlich beschrieben sind, aufgenommen werden. Insbesondere sind verschiedene Schritte bei der Herstellung von Halbleitereinheiten und ICs auf Halbleiterbasis gut bekannt, so dass im Interesse der Kürze zahlreiche herkömmliche Schritte hierin nur kurz erwähnt oder ganz weggelassen werden, ohne die gut bekannten Einzelheiten der Verfahren zu beschreiben.
Der Begriff „RAM“ und Variationen davon werden in der vorliegenden ausführlichen Beschreibung verwendet, um eine Datenspeichereinheit zu beschreiben, die ein oder mehr Datenbits (z.B. eine „0“ oder „1“) speichern kann. Der Begriff „Halbleitereinheit-Zwischenstufe“ und Varianten davon bezeichnen eine Halbleitereinheit in einem Herstellungsstadium vor dem Endzustand.
Als Überblick über Technologien, die für Erscheinungsformen der Erfindung spezifisch von Bedeutung sind, werden Technologien nichtflüchtiger Speicher (NVM) genannt, die das Ziel haben, eine NVM-Einheit mit verbesserten Verarbeitungsgeschwindigkeiten und hoher Dichte bereitzustellen und dabei einen niedrigen Leckstrom bei verringerter Grundfläche der Einheit zu bieten. Zu diesen neu entstehenden NVM-Technologien gehören Phasenwechsel-Arbeitsspeicher (PCRAM), resistive Arbeitsspeicher (ReRAM), ferroelektrische Arbeitsspeicher (FeRAM) und magnetoresistive Arbeitsspeicher (MRAM). Beispielsweise bieten MRAM-Einheiten Vorteile gegenüber herkömmlichen elektrisch geladenen Halbleiter-Speichereinheiten und solchen auf Strombasis, zu denen beispielsweise dynamische Arbeitsspeicher (DRAM) und Flash-Speicher gehören. Beispielsweise ist das Speicherelement einer DRAM-Einheit ein Kondensator, der seine Ladung mit der Zeit verliert. Als Folge müssen Speicherbaugruppen, die DRAM einsetzen, die Zellen in ihren Chips etwa 20-mal pro Sekunde auffrischen, wobei jeweils ihr Inhalt ausgelesen und neu geschrieben wird. Mit abnehmender Größe von DRAM-Zellen müssen die Zellen immer häufiger aufgefrischt werden, mit der Folge eines höheren Stromverbrauchs.
Da MRAM-Einheiten einen MTJ einsetzen, um magnetische Datenspeicherung zu erzielen, benötigen MRAM-Einheiten keine ständige Ladungsauffrischung. Somit bewahren MRAM-Einheiten den Speicherinhalt bei abgeschaltetem Strom ohne die Notwendigkeit von ständigem Stromverbrauch und bieten damit eine wesentliche Verbesserung der Gesamtenergieeffizienz. Allerdings können für die Herstellung der MTJ exotische Materialien benötigt werden, wie z.B. Nicht-CMOS-kompatible Materialien, magnetische Ferritmaterialien und so weiter. Ferner zeigen MRAM-Einheiten, die durch herkömmliche Back-End-of-Line(BEOL)-Verfahren hergestellt sind, den Nachteil von Abmessungsbeschränkungen, die Versuche zum Verringern der Gesamt-MRAM-Grundfläche behindern.
Als Überblick über Erscheinungsformen einer oder mehrerer Ausführungsformen der Erfindung wird eine rückseitige Speicherarchitektur beschrieben, die eine Speichereinheit bereitstellt (z.B. PCRAM-Einheit, ReRAM-Einheit, FeRAM-Einheit, MRAM-Einheit usw.). Zu der rückseitigen Speicherarchitektur gehört ein Zugangstransistor an einer ersten Oberfläche (z.B. Vorderseite) eines Halbleiterwafers und ein Speicherelement an der gegenüberliegenden zweiten Oberfläche (z.B. Rückseite) des Wafers. Der Zugangstransistor kann als Feldeffekttransistor vom vertikalen Typ (VTFET) gestaltet sein, der einen eingebetteten Speicherkontakt aufweist, der mit einem magnetischen Speicherelement in Kontakt steht, das an der Rückseite des Wafers gebildet ist. Der Zugangstransistor kann auch als FET vom planaren Typ oder finFET gestaltet sein, der eine Durchkontaktierung einsetzt, um eine elektrische Verbindung mit einem magnetischen Speicherelement zu erhalten, das an der Rückseite des Wafers gebildet ist. In jedem Fall kann eine MRAM-Einheit mit einer verringerten Grundfläche hergestellt werden.
Erscheinungsformen einer oder mehrerer Ausführungsformen der Erfindung sprechen die oben beschriebenen Nachteile des Stands der Technik an, da die hierin beschriebene rückseitige Speicherarchitektur MTJ-Höhenbeschränkungen überwindet, die herkömmliche BEOL-Herstellungsverfahren behindern. Ferner ermöglicht die rückseitige Speicherarchitektur das Führen einer rückseitigen Bitleitung entlang des Rands des Speicherfelds zu der Vorderseite, um so die Gesamtgrundfläche der MRAM-Einheit weiter zu verringern.
Für eine ausführlichere Beschreibung von Erscheinungsformen der Erfindung zeigt 1 eine Halbleitereinheit-Zwischenstufe 100 gemäß einer oder mehreren nichtbeschränkenden Ausführungsformen. Die Halbleitereinheit-Zwischenstufe 100 weist einen Wafer 101 auf, der sich entlang einer ersten Achse (z.B. X-Achse) zum Definieren einer Länge, einer zweiten Achse (z.B. Y-Achse) zum Definieren einer Breite und einer dritten Achse (z.B. Z-Achse) zum Definieren einer Höhe erstreckt. Der Wafer 101 weist eine erste Seite und eine zweite Seite, die gegenüber der ersten Seite angeordnet ist, auf. Die erste Seite wird beispielsweise als vordere Seite (Vorderseite genannt) bezeichnet, während die zweite Seite beispielsweise als hintere Seite (Rückseite genannt) bezeichnet wird.
Bei einer oder mehreren Ausführungsformen weist die Halbleitereinheit-Zwischenstufe 100 ferner eine Transistoreinheit auf, wie z.B. einen VTFET. Der VTFET weist einen oder mehrere Kanalbereiche 110 auf, die senkrecht zwischen einem ersten Source/Drain(S/D)-Bereich 116 und einem zweiten S/D-Bereich 106 angeordnet sind. Der erste S/D-Bereich 116 wird als oberer S/D-Bereich 116 bezeichnet und der zweite S/D-Bereich 106 wird als unterer S/D-Bereich 106 bezeichnet. Der obere S/D-Bereich 116 und der untere S/D-Bereich 106 bestehen aus einem Halbleitermaterial, wie z.B. Silicium (Si) oder Silicium-Germanium (SiGe), und können durch ein oder mehrere Epitaxieverfahren erzeugt werden. Das Epitaxieverfahren kann unter Verwendung verschiedener gut bekannter Verfahren durchgeführt werden, einschließlich, aber nicht darauf beschränkt, Gasphasenepitaxie (VPE), Molekularstrahlepitaxie (MBE) und Flüssigphasenepitaxie (LPE) mit einem gasförmigen oder flüssigen Vorläuferstoff, beispielsweise Siliciumtetrachlorid.
Ferner weist der VTFET eine oder mehrere Gate-Strukturen 113 auf. Jede Gate-Struktur 113 enthält eine Gate-Dielektrikumschicht 114, die den Kanalbereich 110 verkapselt, und einen elektrisch leitfähigen Kontakt 112, der alle Teile der Gate-Dielektrikumschicht 114 umgibt. Demgemäß ermöglicht die senkrechte Ausrichtung des Kanalbereichs 110, dass die Gate-Struktur 113 alle Wände des Kanalbereichs 110 verkapselt oder umgibt, um dadurch die elektrostatische Gatesteuerung zu verbessern und dabei die Möglichkeit zum Verringern der Gatespannungen zu bieten. Zwischen der Gate-Dielektrikumschicht 114 und den S/D-Bereichen 106 bzw. 116 sind S/D-Spacer 108 gebildet, um die elektrische Isolation der S/D-Bereiche von der Gate-Struktur 113 zu verbessern. Während des Betriebs fließt durch den Kanalbereich 110 Strom in einer senkrechten Richtung zwischen dem oberen S/D-Bereich 116 und dem unteren S/D-Bereich 106, fließt also vorwiegend senkrecht zu der oberen Oberfläche der Einheit.
An der Vorderseite des Wafers 101 ist ein erstes Zwischenschicht-Dielektrikum (ILD) 120 gebildet und verkapselt die Gate-Struktur 113 und den oberen S/D-Bereich 116. In dem ersten ILD 120 ist eine erste Durchkontaktierung 118 gebildet, um elektrischen Zugang zu dem oberen S/D-Bereich 116 bereitzustellen. Beispielsweise können ein oder mehrere Maskierungs- und Strukturierungsvorgänge durchgeführt werden, um einen Hohlraum in der ersten ILD-Schicht 120 zu bilden, der eine obere Oberfläche des oberen S/D-Bereichs 116 freilegt. Anschließend kann der Hohlraum mit einem elektrisch leitfähigen Material, wie z.B. einem Metallmaterial, gefüllt werden, um die erste 118 zu bilden. Es kann ein chemischmechanisches Planarisierungsverfahren (CMP) durchgeführt werden, um überschüssiges Metallmaterial von der oberen Oberfläche des ILD 120 zu entfernen. Somit fluchten die oberen Oberflächen des ILD 120 und der ersten Durchkontaktierung 118 (d.h. sie sind koplanar).
Ferner zeigt 1, dass der untere S/D-Bereich 106 als vergrabener S/D-Bereich gestaltet ist und mit einer Halbleiterschicht 102 in Kontakt steht. Die Halbleiterschicht 102 kann aus verschiedenen Halbleitermaterialien bestehen, einschließlich, aber nicht darauf beschränkt, Si, und kann als Keimschicht für das epitaktische Wachstum des unteren S/D-Bereichs 106 verwendet werden.
Die Rückseite des Wafers 101 kann ferner flache Grabenisolationsbereiche (STI) 104 aufweisen, die dazu dienen, den unteren S/D-Bereich 106 elektrisch von benachbarten Halbleitereinheiten (nicht gezeigt) zu isolieren. Die STI-Bereiche 104 können mit einer gewünschten Höhe erzeugt werden, die dazu dient, die Höhe eines Speichereinheit-Kontakts (in 1 nicht gezeigt) zu steuern, der bei nachfolgenden Herstellungsschritten, die nachstehend ausführlicher beschrieben werden, an der Rückseite des Wafers 101 gebildet werden soll. Bei einer oder mehreren nichtbeschränkenden Ausführungsformen weisen die STI-Bereiche 104 eine Gesamthöhe von beispielsweise etwa 100 Nanometer (nm) auf. Der Unterschied (z.B. 70 nm) zwischen der Gesamthöhe der STI-Bereiche 104 (z.B. 100 nm) und der Gesamthöhe des unteren S/D-Bereichs 106 (z.B. 30 nm) wird die Höhe des nachstehend ausführlicher beschriebenen Speichereinheit-Kontakts definieren.
2 zeigt die Halbleitereinheit-Zwischenstufe von 1 nach dem Bilden eines Speicherleitungsfelds 150 an der Vorderseite des Wafers 101. Das Speicherleitungsfeld enthält eine Source-Leitung 152 und eine Wortleitung 154. Für die Herstellung der Source-Leitung 152 und der Wortleitung 154 können ein oder mehrere Back-End-of-Line(BEOL)-Herstellungsverfahren durchgeführt werden. Beispielsweise wird zuerst die Source-Leitung 152, die aus einem elektrisch leitfähigen Material besteht, auf der oberen Oberfläche des ersten ILD 120 gebildet. Die Source-Leitung 152 verläuft entlang der ersten Achse (z.B. der X-Achse), so dass ein Teil der Source-Leitung 152 mit einer oberen Oberfläche der ersten Durchkontaktierung 118 in Kontakt steht. Ein zweites ILD 121 wird auf einer oberen Oberfläche der Source-Leitung 152 abgeschieden und dann strukturiert, um einen Hohlraum zu bilden, der die Abmessungen der Wortleitung 154 definiert. Anschließend wird der Hohlraum mit einem elektrisch leitfähigen Material gefüllt, um die Wortleitung 154 zu bilden, die durch ein zweites ILD 120 von der Source-Leitung 152 getrennt wird und in einer Richtung entgegen jener der Source-Leitung 152 verläuft (z.B. entlang der Y-Achse).
3 bis 10 zeigen die Halbleitereinheit 100, nachdem der Wafer 101 umgedreht worden ist. Somit können verschiedene Herstellungsverfahren an der Rückseite des Wafers 101 ausgeführt werden, um ein rückseitiges Speicherelement zu bilden (in 3 nicht gezeigt). Es ist zu beachten, dass der Wafer 101 nach dem Aufbringen eines Bindefilms 202 und eines massiven Handhabungswafers 204 auf die Oberseite der Wortleitung 154 umgedreht werden kann. Ferner können, abhängig von der Anwendung der Einheit, neben der Wortleitung zusätzliche Metallleitungen und/oder Durchkontaktierungen an der Vorderseite gebildet werden. Beispielsweise kann ein erster Teil der Wortleitung 154 an der Vorderseite des Wafers 101 gebildet werden, während ein zweiter Teil der Wortleitung 154 auf die Rückseite des Wafers 101 geführt wird.
Der Handhabungswafer 204 wird auf dem Bindefilm 202 gebildet. Der Bindefilm 202 besteht aus einem Klebstoffmaterial oder Polyimid mit einem Si-Klebstoff. Alternativ dazu kann der Bindefilm 202 aus einem Material auf Oxidbasis oder Nitridbasis bestehen, um Binden an Dielektrikummaterialien zu ermöglichen. Der Bindefilm 202 kann als Einzelschicht gestaltet sein oder er kann mehrere Schichten aufweisen. Der massive Handhabungswafer 204 kann aus verschiedenen Materialien bestehen, wie z.B. Si, und kann bei der Durchführung eines oder mehrerer nachfolgender Herstellungsverfahren eine zusätzliche Stütze bereitstellen.
4 zeigt die Halbleitereinheit 100 nach dem Aussparen der Halbleiterschicht 102. Die Halbleiterschicht 102 kann unter Verwendung verschiedener Verfahren ausgespart werden, einschließlich, aber nicht darauf beschränkt, Waferschleifen, eines reaktiven lonenätzverfahrens (RIE) und eines CMP-Verfahrens. Bei der Anwendung beispielsweise eines CMP-Verfahrens kann die Halbleiterschicht 102 ausgespart werden, bis die STI-Bereiche 104 erreicht sind (d.h. Stoppen an den STI-Bereichen 104). Demgemäß fluchten freiliegende Oberflächen der STI-Bereiche 104 und der verbleibenden Halbleiterschicht 102 (d.h. sie sind koplanar).
5 zeigt die Halbleitereinheit 100 nach dem Entfernen der verbliebenen Halbleiterschicht 102, um den darunter liegenden unteren S/D-Bereich 106 freizulegen. Es kann ein selektives Ätzverfahren durchgeführt werden, das die verbliebene Halbleiterschicht 102 selektiv wegätzt, während die STI-Bereiche 104 und der untere S/D-Bereich 106 bewahrt bleiben. Somit wird ein Hohlraum 208 gebildet, der den darunter liegenden unteren S/D-Bereich 106 freilegt.
Das selektive Ätzverfahren schließt beispielsweise ein Nassätzverfahren ein, das eine Ammoniumhydroxid(NH₄OH)-Chemie einsetzt. Wenn die Halbleiterschicht 102 aus Si gebildet ist und der untere S/D-Bereich 106 aus SiGe gebildet ist, kann ein Nassätzverfahren verwendet werden, das eine NH₄OH-Chemie einsetzt, die das Si-Material der Halbleiterschicht 102 aggressiver angreift als das SiGe-Material des unteren S/D-Bereichs 106. Beispielsweise kann die NH₄OH-Chemie ein Ätzverhältnis von 4:1 erzielen, d.h. sie kann das Si-Material viermal aggressiver ätzen als das SiGe-Material. SiGe wird im Allgemeinen in dem S/D-Bereich von pFETs verwendet. Alternativ dazu kann der Zugangstransistor (z.B. VTFET) als nFET erzeugt werden, der SiC-S/D-Bereiche 106 aufweisen kann. In diesem Fall kann das Entfernen von Si unter Verwendung einer Chemie durchgeführt werden, die das Si-Material der Halbleiterschicht 102 aggressiv angreift, während das SiC-Material des S/D-Bereichs 106 erhalten bleibt. Ferner kann Kohlenstoffdotierung eingesetzt werden, um das Ätzverhältnis zwischen den Materialien zu variieren.
6 zeigt die Halbleitereinheit 100 nach dem Abscheiden eines elektrisch leitfähigen Materials in dem Hohlraum 208, um einen S/D-Kontakt 210 auf dem unteren S/D-Bereich 106 zu bilden. Das elektrisch leitfähige Material kann ein Metallmaterial sein, einschließlich, aber nicht darauf beschränkt, Titan (Ti), Titannitrid (TiN) und Wolfram (W). Überschüssiges leitfähiges Material kann von der Rückseite des Wafers 101 entfernt werden, indem ein CMP-Verfahren durchgeführt wird, das an den STI-Bereichen 104 stoppt. Somit fluchtet die freiliegende Oberfläche des S/D-Kontakts 210 mit der freiliegenden Oberfläche der STI-Bereiche 104. Obwohl die Höhe des S/D-Kontakts 210 als 70 nm veranschaulicht wird, sind die Abmessungen des S/D-Kontakts 210 nicht darauf beschränkt.
Wie in 7 gezeigt, kann der S/D-Kontakt 210 teilweise unter die Oberflächen der STI-Bereiche 104 ausgespart werden. Zum Aussparen eines S/D-Kontakts 210 aus Wolfram (W) kann beispielsweise ein RIE-Verfahren verwendet werden, das Chemie auf Fluorbasis einsetzt. Obwohl dies nicht dargestellt wird, kann der S/D-Kontakt 210 eine oder mehrere Kontaktverkleidungen aufweisen. Beispielsweise kann eine erste Verkleidung (nicht gezeigt) aus Titan (Ti) auf dem S/D-Kontakt 210 abgeschieden werden. Anschließend kann eine zweite Verkleidung (nicht gezeigt) aus Titannitrid (TiN) auf der ersten Verkleidung (z.B. Ti-Verkleidung) abgeschieden werden.
Der erhaltene Hohlraum kann mit einem zweiten leitfähigen Material, wie z.B. TaN, gefüllt werden, um einen Speicherkontakt 212 zu bilden. Der Speicherkontakt 212 ist optional und kann bei einer oder mehreren der Ausführungsformen der Erfindung weggelassen werden. Das zweite leitfähige Material 212 kann unter Verwendung verschiedener Verfahren abgeschieden werden, wie z.B. physikalischer Gasphasenabscheidung (PVD) oder anderer Sputterverfahren. Somit kann der S/D-Kontakt 210 durch die Durchführung verschiedener Herstellungsverfahren an der Rückseite des Wafers 101 fertiggestellt werden. Ferner führt die rückseitige Erzeugung des S/D-Kontakts 210 und des Speicherkontakts 212 zu einer Selbstausrichtung des unteren S/D-Bereichs 106, der rückseitigen Erzeugung des S/D-Kontakts 210 und des Speicherkontakts 212. Mit anderen Worten kann der vergrabene untere S/D-Bereich 116 verwendet werden, um einen selbstausgerichteten Kontakt für ein Speicherelement zu bilden, das nachstehend ausführlicher beschrieben wird. Der Kontakt (auch als Anschlusselement beschrieben) kann ätzbeständig sein und als Schutz von darunter liegenden Elementen und Strukturen während der Strukturierung des rückseitigen Speicherelements dienen.
Wie in 8 gezeigt, wird das Speicherelement 214 auf freiliegenden Oberflächen des Speicherkontakts 212 und der STI-Bereiche 104 gebildet. Das Speicherelement 214 wird im Folgenden als MRAM-Speicherelement beschrieben. Es ist aber zu beachten, dass die Erfindung nicht darauf beschränkt ist und dass verschiedene andere Typen von Speicherelementen eingesetzt werden können, ohne von dem Umfang der Erfindung abzuweichen.
Bei einer oder mehreren nichtbeschränkenden Ausführungsformen ist das MRAM-Speicherelement 214 als Speicherstapel 214 gestaltet, der eine Mehrzahl von einzelnen magnetischen Tunnelübergang(MTJ)-Schichten 215a bis 215c aufweist, die senkrecht aufeinander angeordnet sind. Die MTJ-Schichten enthalten beispielsweise eine fest magnetisierte magnetische Schicht 215a, eine dielektrische Tunnelbarriereschicht 215b und eine frei magnetisierbare magnetische Schicht 215c. Die fest magnetisierte magnetische Schicht 215a ist auf dem Speicherkontakt 212 gebildet. Die frei magnetisierbare magnetische Schicht 215c ist über der fest magnetisierten magnetischen Schicht 215a angeordnet. Die dielektrische Tunnelbarriereschicht 215b ist zwischen der fest magnetisierten magnetischen Schicht 215a und der frei magnetisierbaren magnetischen Schicht 215c eingefügt. Die fest magnetisierte magnetische Schicht 215a und die frei magnetisierbare magnetische Schicht 215c bestehen aus einem ferromagnetischen Material. Die dielektrische Tunnelbarriereschicht 215b besteht aus einem Oxid- oder Metalloxidmaterial, wie z.B. Aluminiumoxid (AlO₂). Demgemäß definiert der Stapel von MTJ-Schichten 215a bis 215c einen MTJ, der magnetische Speicherung ermöglicht, um ein(e) MRAM-Bit/Zelle zu bilden.
Die MTJ-Schichten 215a bis 215c können beispielsweise unter Verwendung eines PVD-Verfahrens abgeschieden werden. Jede MTJ-Schicht 215a bis 215c kann eine senkrechte Dicke (die sich z.B. entlang der Z-Achse erstreckt) in dem Bereich von etwa 10 nm oder weniger aufweisen. Obwohl hierin drei MTJ-Schichten 215a bis 215c beschrieben werden, ist die Zahl von MTJ-Schichten nicht darauf beschränkt.
Ferner zeigt 8, dass eine Photoresistmaske 216 auf dem Speicherstapel 214 gebildet ist. Die Photoresistmaske 216 kann gebildet werden, indem zuerst eine Photoresistschicht auf dem Speicherstapel abgeschieden und dann ein lithographisches Strukturierungsverfahren durchgeführt wird.
9 zeigt die Halbleitereinheit 100 nach der Durchführung eines Ionenstrahl-Ätzverfahrens (IBE), das die von der Photoresistmaske 216 definierte Struktur in den Speicherstapel 214 überträgt. Demgemäß wird ein magnetisches Speicherelement 217 (z.B. MRAM-Element 217) auf dem Speicherkontakt 212 gebildet. Im Gegensatz zu herkömmlichen MRAM-Einheiten, die ein MRAM-Element und einen Zugangstransistor auf einer einzigen Seite (z.B. der Vorderseite) eines Wafers gebildet aufweisen, stellen eine oder mehrere nichtbeschränkende Ausführungsformen der hierin beschriebenen Erfindung ein MRAM-Element 217 auf einer ersten Seite (z.B. der Rückseite) des Wafers 101 bereit, während der Zugangstransistor (z.B. VTFET) an der gegenüberliegenden Seite (z.B. der Vorderseite) des Wafers 101 angeordnet ist.
Ferner wird, wie in 9 gezeigt, ein Speicherstapel-Isolationsfilm 218 abgeschieden, der das MRAM-Element 217 verkapselt. Der Speicherstapel-Isolationsfilm 218 besteht aus einem Nitridmaterial, wie z.B. Siliciumnitrid (SiN), und wird beispielsweise durch ein chemisches Gasphasenabscheidungsverfahren (CVD) abgeschieden. Der Isolationsfilm 218 unterstützt die Filmhaftung und hemmt zugleich die Diffusion von Metallatomen von Oberflächen des MRAM-Elements 217. Ferner kann der Isolationsfilm 218 den thermischen Abbau des MRAM-Elements 217 während der weiteren Verarbeitung beschränken.
Wie in 10 gezeigt, wird eine dritte ILD-Schicht 219 auf dem Isolationsfilm 218 abgeschieden, um das MRAM-Element 217 zu umgeben. Anschließend wird die dritte ILD-Schicht 219 ausgespart, um eine obere Oberfläche des Isolationsfilms 218 freizulegen. Zum Aussparen der ILD-Schicht 219 kann ein RIE-Verfahren durchgeführt werden und kann fortgesetzt werden, bis die obere Oberfläche des Isolationsfilms 218 entfernt ist und das darunter liegende MRAM-Element 217 freigelegt ist. Alternativ dazu kann ein erstes Ätzverfahren durchgeführt werden, um die ILD-Schicht 219 abzusenken, bis die obere Oberfläche des Isolationsfilms 218 freigelegt ist. Anschließend kann ein anderes Ätzverfahren (z.B. ein Ätzverfahren unter Verwendung einer anderen Chemie) verwendet werden, um die obere Oberfläche des Isolationsfilms 218 zu entfernen, um das darunter liegende MRAM-Element 217 freizulegen.
Ferner wird, wie in 10 gezeigt, eine Bitleitung 220, die aus einem elektrisch leitfähigen Material besteht, auf dem dritten ILD 219 gebildet. Die Bitleitung 220 verläuft entlang der ersten Achse (z.B. der X-Achse), so dass ein Teil der Bitleitung 220 mit der freiliegenden Oberfläche des MRAM-Elements 217 in Kontakt steht. Obwohl nicht gezeigt, kann der Wafer 101 nach der Herstellung der Bitleitung 220 erneut umgedreht werden und die Bearbeitung der vorderseitigen Komponenten kann, wenn nötig, fortgesetzt werden.
11 zeigt eine fertige MRAM-Einheit 600, die ein rückseitiges Speicherelement 217 und einen vorderseitigen VTFET 608 aufweist. Das rückseitige Speicherelement 217 kann beispielsweise als ein MTJ gestaltet sein. Der MRAM-Einheit 600 ist ein Schaltungsschema überlagert, um die Identifizierung einiger der Komponenten zu erleichtern. Beispielsweise veranschaulicht das Schaltungsschema, dass der VTFET 608 zwischen einer Source-Leitung 152 und dem Speicherelement 217 angeschlossen ist. Demgemäß kann der VTFET 608 als Zugangstransistor eines/einer Speicherbits/Zelle dienen, das/die durch das rückseitige Speicherelement 217 definiert ist. Die fertige MRAM-Einheit 600 kann auch eine zusätzliche Durchkontaktierung 604 an dem Rand des Felds zum Zugang zu der Bitleitung 220 von der Vorderseite des Wafers 101 aufweisen.
12 zeigt ein schematisches Schaubild, das ein MRAM-Feld 700 darstellt. Das MRAM-Feld 700 ist auf einem Wafer gebildet, der eine Vorderseite 704 und eine Rückseite 702 aufweist. Die Vorderseite 704 weist eine Mehrzahl von Zugangstransistoren 710A, 710B und 710C auf. Jeder Transistor 710A bis 710C weist einen ersten Source/Drain-Anschluss, einen Gate-Anschluss und einen zweiten Source/Drain-Anschluss auf. Jeder erste Source/Drain-Anschluss ist mit einer gemeinsamen Source-Leitung 708 verbunden, die an der Vorderseite 704 gebildet ist. Jeder Gate-Anschluss ist mit einer entsprechenden Wortleitung 714A, 714B und 714C verbunden, die an der Vorderseite 704 gebildet ist.
Die Rückseite 702 weist eine Mehrzahl von MTJs 712A, 712B und 712C auf. Jeder MTJ 712a bis 712c kann eine dielektrische Tunnelbarriereschicht 713b aufweisen, die zwischen einer fest magnetisierten magnetischen Schicht 713a und einer frei magnetisierbaren magnetischen Schicht 713c eingefügt ist. Der zweite S/D-Anschluss jedes Zugangstransistors 710A, 710B und 710C erstreckt sich in die Rückseite 702 und ist mit einem ersten Anschluss eines entsprechenden MTJ 712A, 712B und 712C verbunden. Der gegenüberliegende Anschluss der MTJs 712A, 712B und 712C ist mit einer auf der Rückseite 702 gebildeten Bitleitung 706 verbunden.
Ferner weist das MRAM-Feld 700 einen an der Vorderseite 704 gebildeten Leseverstärker 716 auf. Der Leseverstärker 716 weist einen Bitleitung-Eingabeanschluss 717, ein Referenz-Eingabeanschluss 718 und ein Ausgabeanschluss 720 auf. Der Bitleitung-Eingabeanschluss 717 ist mit der Bitleitung 706 verbunden. Der Referenz-Eingabeanschluss 718 ist mit einer Referenzspannungsquelle verbunden. Der Auslesevorgang eines Bits wird durch Stromleseverstärker durchgeführt, die das gewünschte Bit mit einer Referenzzelle vergleichen. Für das Bit kann bestimmt werden, ob es sich in einem hohen oder niedrigen Zustand befindet, indem unter Verwendung des Leseverstärkers der Widerstand der Zelle gegenüber einer Referenzzelle ausgewertet wird.
13 zeigt eine Ansicht einer ersten Seite (z.B. eine Vorderansicht) eines Wafers 302, der, wie 13 gezeigt, ein Transistorfeld 300 aufweist, gemäß einer oder mehreren Ausführungsformen. Die Vorderseite 401 des erhaltenen Transistorfelds 300 weist einen oder mehrere Transistoren 308 auf, die mit der Wortleitung 310 und der Source-Leitung 304 verbunden sind. Die Transistoren 308 können als FET vom planaren Typ oder FET vom Fin-Typ (finFET) gestaltet sein. Das Gate jedes Transistors 308 steht mit der Wortleitung 310 in Kontakt, und ein erster Source/Drain-Anschluss des Transistors 308 steht über eine Durchkontaktierung 416 mit der Source-Leitung 304 in Kontakt. Der zweite Source/Drain-Anschluss des Transistors 308 steht mit einer Seite eines MRAM-Elements (in 13 nicht gezeigt) in Kontakt, das an der gegenüberliegenden Seite (d.h. der Rückseite) des Wafers 302 gebildet ist. Ferner ist eine Bitleitung 306 an der Rückseite des Wafers 302 gebildet und steht mit der zweiten Seite des Speicherelements in Kontakt. Das Transistorfeld 300 kann durch eine Reihe von Herstellungsschritten hergestellt werden, die, wie nachstehend ausführlicher beschrieben, in 14 bis 18 veranschaulicht werden.
14 zeigt eine Transistorfeld-Zwischenstufe 300 entlang der Linie A-A nach dem Abschluss eines Middle-of-Line(MOL)-Herstellungsverfahrens. Die Transistorfeld-Zwischenstufe 300 weist einen Wafer 302 auf, der eine Vorderseite 401 und eine Rückseite 403 aufweist. Die Vorderseite 401 weist eine vergrabene Oxidschicht (BOX) 404 und eine Zwischenschicht 406 auf. Die BOX-Schicht 404 besteht aus verschiedenen dielektrischen Materialien, wie z.B. SiO₂, und weist eine Dicke in dem Bereich von beispielsweise etwa 5 nm bis etwa 50 nm auf. Die Zwischenschicht 406 ist auf einer ersten Oberfläche der BOX-Schicht 404 gebildet und besteht aus einem Halbleitermaterial, einschließlich, aber nicht darauf beschränkt, Si. Die Dicke der Zwischenschicht 406 liegt beispielsweise in dem Bereich von etwa 2 nm bis etwa 10 nm.
Auf einer oberen Oberfläche der Zwischenschicht 406 sind ein oder mehrere Transistoren 308 gebildet. Jeder Transistor 308 weist eine Gate-Struktur 412, einen ersten Source/Drain-Bereich 411 und einen zweiten Source/Drain-Bereich 413 auf. Die Gate-Struktur 412 weist ein Gate 408 auf, das zwischen einem Paar von gegenüberliegenden Spacern 410 angeordnet ist. Das Gate 408 kann aus einem elektrisch leitfähigen Material gebildet sein, einschließlich beispielsweise Wolfram (W), und die Spacer können aus einem Nitridmaterial, wie z.B. SiN, gebildet sein.
Der erste S/D-Bereich 411 und der zweite S/D-Bereich 413 sind an gegenüberliegenden Seiten der Gate-Struktur 412 gebildet. Der erste und der zweite S/D-Bereich 411 bzw. 413 können beispielsweise aus Si, Germanium (Ge), SiGe, Siliciumcarbid (SiC), Indiumphosphid (InP), Galliumarsenid (GaAs), dergleichen oder einer Kombination davon bestehen. Es können verschiedene Epitaxieverfahren durchgeführt werden, um den S/D-Bereich zu bilden, einschließlich, aber nicht darauf beschränkt, metallorganische-CVD(MOCVD)-Epitaxie, Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Gasphasenepitaxie (VPE), selektives epitaktisches Wachstum (SEG), dergleichen oder eine Kombination davon. Ferner können die epitaktischen Source/Drain-Bereiche durch in-situ-Dotierung während des Wachstums und/oder nachfolgende Implantation auf eine Konzentration von höher als oder gleich 5×10¹⁹ cm^-3 dotiert werden. Die Dotierstoffe können beispielsweise Bor, Indium oder dergleichen für einen p-Typ-Transistor aufweisen und können beispielsweise Phosphor, Arsen und dergleichen für einen n-Typ-Transistor aufweisen. Der erste S/D-Bereich 411 und der zweite S/D-Bereich 413 können durch verschiedene Epitaxieverfahren erzeugt werden, einschließlich, aber nicht darauf beschränkt, Gasphasenepitaxie (VPE), Molekularstrahlepitaxie (MBE) und Flüssigphasenepitaxie (LPE) mit einem gasförmigen oder flüssigen Vorläuferstoff, beispielsweise Siliciumtetrachlorid.
Die Vorderseite 401 weist ferner eine erste ILD-Schicht 414 und eine elektrisch leitfähige Durchkontaktierung 416 auf. Die ILD-Schicht 414 ist auf der oberen Oberfläche der Zwischenschicht 406 gebildet und verkapselt die Transistoren 308. Die ILD-Schicht 414 besteht aus einem dielektrischen Material, wie z.B. SiO₂, und dient zur elektrischen Isolation der Transistoren 308 voneinander. Die Durchkontaktierung 416 verläuft durch die ILD-Schicht 414 und steht mit der oberen Oberfläche des ersten S/D-Bereichs 411 in Kontakt. Demgemäß kann die Source-Leitung (in 14 nicht gezeigt) eine elektrische Verbindung mit dem ersten S/D-Bereich 411 bilden.
Die Rückseite 403 weist ein zweites ILD 402 auf, das auf einer gegenüberliegenden Seite der BOX-Schicht 404 gebildet ist. Eine Durchkontaktierung 418 tritt durch die Zwischenschicht 406 und die BOX-Schicht 404, um Zugang zu der Rückseite 403 zu ermöglichen. Die Durchkontaktierung 418 weist ein erstes Ende auf, das mit dem zweiten S/D-Bereich 413 eines gegebenen Transistors 308 in Kontakt steht, und ein zweites Ende, das sich in das zweite ILD 402 erstreckt.
15 zeigt das Transistorfeld 300 nach verschiedenen BEOL-Verarbeitungsverfahren zum Erzeugen der Wortleitung 310 und der Source-Leitung 304 an der Vorderseite des Wafers 302. Die Source-Leitung 304 wird durch Abscheiden einer dritten ILD-Schicht 420, die beispielsweise aus SiO₂ besteht, auf einer oberen Oberfläche des ersten ILD 414 hergestellt. Die dritte ILD-Schicht 420 wird strukturiert, um einen Hohlraum zu bilden, der die darunter liegende Durchkontaktierung 416 freilegt. Der Hohlraum wird mit einem elektrisch leitfähigen Material gefüllt, um die Source-Leitung 304 zu bilden, die mit der Durchkontaktierung 416 in Kontakt steht.
Wie 15 ferner zeigt, wird eine vierte ILD-Schicht 422, die beispielsweise aus SiO₂ besteht, auf eine obere Oberfläche der dritten ILD-Schicht 420 abgeschieden und bedeckt die Source-Leitung 304. Die Wortleitung 310 wird auf der oberen Oberfläche der vierten ILD-Schicht 422 gebildet und besteht aus einem elektrisch leitfähigen Material. Die vierte ILD-Schicht 422 dient zur elektrischen Isolation der Wortleitung 310 von der Source-Leitung 304. Obwohl eine einzige Wortleitung 310 gezeigt wird, können, abhängig von der Anwendung, zusätzliche Metallleitungen und Durchkontaktierungen gebildet werden.
In 16 ist das Transistorfeld 300 nach dem Aufbringen eines Bindefilms 452 und eines massiven Handhabungswafers 454 auf die Oberseite der Wortleitung 310 umgedreht. Vor dem Umdrehen des Transistorfelds 300 (d.h. von der Vorderseite 401 auf die Rückseite 403) wird auf der oberen Oberfläche der Wortleitung 310 der Bindefilm 452 gebildet, der aus einem Klebstoffmaterial oder Polyimid mit einem Si-Klebstoff besteht. Alternativ dazu kann das Bindematerial auch ein Film auf Oxidbasis oder Nitridbasis zum Dielektrikum-Binden sein. Der massive Handhabungswafer 454 wird auf der oberen Oberfläche des Bindefilms 452 gebildet. Der Bindefilm 452 wird auf der oberen Oberfläche des Handhabungswafers 454 gebildet und dann an dem Wafer 101 befestigt. Der massive Handhabungswafer 454 kann aus verschiedenen Materialien bestehen, wie z.B. Si, und kann bei der Durchführung eines oder mehrerer nachfolgender Herstellungsverfahren eine zusätzliche Stütze bieten.
17 zeigt das Transistorfeld 300 nach dem Entfernen des zweiten ILD 402. Das zweite ILD 402 kann beispielsweise durch die Durchführung eines chemisch-mechanischen Planarisierungsverfahrens (CMP) entfernt werden, das an einer oberen Oberfläche der BOX-Schicht 404 stoppt. Demgemäß ist ein Teil der Durchkontaktierung 418 an der Oberfläche der BOX-Schicht 404 zugänglich.
18 zeigt das Transistorfeld 300 als MRAM-Feld nach dem Erzeugen eines MRAM-Elements 504 und der Bitleitung 306. Obwohl ein einziges MRAM-Element 504 und eine Bitleitung 306 gezeigt werden, ist zu beachten, dass zusätzliche MRAM-Elemente und Bitleitungen gebildet werden können, die zusätzlichen Transistoren 308n entsprechen, die auf dem Wafer 302 gebildet werden.
Das MRAM-Element 504 definiert einen MTJ, der fähig ist, magnetische Speicherung zu ermöglichen, um ein(e) MRAM-Bit/Zelle zu bilden. Das MRAM-Element 504 wird an der Oberseite eines Speicherkontakts, der beispielsweise aus TaN besteht, gebildet dargestellt. Das MRAM-Element 504 kann durch Abscheiden eines Stapels von MTJ-Schichten 505a, 505b und 505c auf die obere Oberfläche der BOX-Schicht 404 und dann Strukturieren des MRAM-Stapels hergestellt werden, so dass ein Teil des MRAM-Stapels, der auf der Oberseite des Speicherkontakts 505 zurückbleibt, das MRAM-Element 504 definiert. Die MTJ-Schichten 505a bis 505c weisen eine fest magnetisierte magnetische Schicht 505a, eine dielektrische Tunnelbarriereschicht 505b und eine frei magnetisierbare magnetische Schicht 505c auf. Die fest magnetisierte magnetische Schicht 505a und die frei magnetisierbare magnetische Schicht 505c bestehen aus einem ferromagnetischen Material. Die dielektrische Tunnelbarriereschicht 505b besteht aus einem Oxid- oder Metalloxidmaterial, wie z.B. Aluminiumoxid (AlO₂). Die dielektrische Tunnelbarriereschicht 505b weist eine Dicke auf, die ermöglicht, dass Elektronen von der frei magnetisierbaren magnetischen Schicht 505c zu der fest magnetisierten magnetischen Schicht 505a tunneln. Obwohl drei MTJ-Schichten beschrieben werden, ist zu beachten, dass das MRAM-Element 504 nicht darauf beschränkt ist und zusätzliche MTJ-Schichten aufweisen kann.
Ein Speicherstapel-Isolationsfilm 506 wird auf einer oberen Oberfläche der BOX-Schicht 404 abgeschieden und entspricht den Außenoberflächen des MRAM-Elements 504. Der Speicherstapel-Isolationsfilm 506 besteht aus einem Nitridmaterial, wie z.B. Siliciumnitrid (SiN), und wird beispielsweise durch ein chemisches Gasphasenabscheidungsverfahren (CVD) abgeschieden. Ein Ätzverfahren wird durchgeführt, um einen oberen Teil des Speicherstapel-Isolationsfilms 506 abzusenken und das darunter liegende MRAM-Element 504 freizulegen.
Wie 18 ferner zeigt, wird eine fünfte ILD-Schicht 508, die beispielsweise aus SiO₂ besteht, auf dem Speicherstapel-Isolationsfilm 506 abgeschieden, um das MRAM-Element 504 zu verkapseln. Anschließend wird die fünfte ILD-Schicht 508 ausgespart, um eine obere Oberfläche des Speicherstapel-Isolationsfilms 506 freizulegen. Zum Aussparen der fünften ILD-Schicht 508 kann ein RIE-Verfahren durchgeführt werden und kann fortgesetzt werden, bis die obere Oberfläche des Speicherstapel-Isolationsfilms 506 entfernt ist und das darunter liegende MRAM-Element 504 freigelegt ist. Alternativ dazu kann ein erstes Ätzverfahren durchgeführt werden, um die fünfte ILD-Schicht 508 abzusenken, bis die obere Oberfläche des Speicherstapel-Isolationsfilms 506 freigelegt ist. Anschließend kann ein anderes Ätzverfahren (z.B. ein Ätzverfahren unter Verwendung einer anderen Chemie) verwendet werden, um die obere Oberfläche des Speicherstapel-Isolationsfilms 506 zu entfernen und das darunter liegende MRAM-Element 504 freizulegen.
19 und 20 zeigen eine Querschnittsansicht einer Halbleitereinheit-Zwischenstufe 100 gemäß einer oder mehreren Ausführungsformen der Erfindung. 19 zeigt die Halbleitereinheit-Zwischenstufe 100 nach dem Umdrehen des Wafers 101 zum Freilegen der Rückseite. Die Halbleitereinheit 100 weist einen VTFET mit einer Gate-Struktur 113 auf, die zwischen einem ersten S/D-Bereich 106 und einem zweiten S/D-Bereich 116 eingefügt ist.
Die Halbleitereinheit-Zwischenstufe 100 weist ferner eine vergrabene Isolatorschicht 450 auf einer oberen Oberfläche des ersten S/D-Bereichs 106 und eine versetzte Durchkontaktierung 455 auf, die durch den vergrabenen Isolator 450 verläuft, um Kontakt mit dem ersten S/D-Bereich 106 zu bilden. Bei einer oder mehreren Ausführungsformen der Erfindung werden der vergrabene Isolator 450 und die versetzte Durchkontaktierung 455 an der Vorderseite des Wafers gebildet, d.h. vor dem Umdrehen des Wafers 101 zum Freilegen der Rückseite. Die Länge des ersten S/D-Kontakts 106 ist größer als die Länge des zweiten S/D-Kontakts 116. Auf diese Weise stellt der erste S/D-Kontakt einen verlängerten Teil 107 bereit, der über den zweiten S/D-Kontakt 116 hinausragt und einen Teil eines Endes der versetzten Durchkontaktierung 455 trägt. Die vergrabene Isolatorschicht 450 kann eine Schicht aufweisen, die aus einem Oxidmaterial, wie z.B. SiO₂, besteht. Die versetzte Durchkontaktierung 455 kann aus einem elektrisch leitfähigen Material, wie z.B. einem Metallmaterial, bestehen.
Wie in 20 gezeigt, ist ein versetztes Speicherelement 217 auf einer oberen Oberfläche der versetzten Durchkontaktierung 455 gebildet. Das versetzte Speicherelement 217 kann einen Speicherkontakt 212, der auf einer oberen Oberfläche der versetzten Durchkontaktierung 455 gebildet ist, und eine Mehrzahl von MTJ-Schichten, die auf dem Speicherkontakt 212 gestapelt sind, aufweisen. Die Herstellung des versetzten Speicherelements 217 kann durch die Durchführung ähnlicher Herstellungsverfahren, wie sie zum Herstellen der in 9 und 10 gezeigten 217 verwendet werden, durchgeführt werden. Auf einer oberen Oberfläche der ILD-Schicht 219 wird eine Bitleitung 220 gebildet, die mit einer oberen Oberfläche des versetzten Speicherelements 217 in Kontakt steht, um eine fertige MRAM-Halbleitereinheit 100 zu bilden.
21 und 22 zeigen eine Querschnittsansicht einer Halbleitereinheit-Zwischenstufe 100 gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie 21 zeigt, weist die Halbleitereinheit-Zwischenstufe 100 einen VTFET mit einem oder mehreren Kanalbereichen 110 auf, die zwischen einem ersten S/D-Bereich 106 und einem zweiten S/D-Bereich 116 verlaufen. Eine Gate-Struktur 113 umgibt die außenliegenden Teile der Kanalbereiche 110.
Die Halbleitereinheit-Zwischenstufe 100 weist ferner eine vergrabene Isolatorschicht 500 auf. Die vergrabene Isolatorschicht 500 ist auf einer oberen Oberfläche des ersten S/D-Bereichs 106 gebildet. Die vergrabene Isolatorschicht 500 kann aus einem Oxidmaterial bestehen, einschließlich, aber nicht darauf beschränkt, SiO₂.
22 zeigt eine fertige MRAM-Halbleitereinheit nach dem Herstellen einer/eines rückseitigen Durchkontaktierung/Kontakts 502, die/der auf einer oberen Oberfläche des ersten S/D-Bereichs 106 gebildet ist. Die/der rückseitige Durchkontaktierung/Kontakt 502 kann durch Entfernen eines Teils der vergrabenen Isolatorschicht 500, um einen Hohlraum (nicht gezeigt) zu bilden, der die obere Oberfläche des ersten S/D-Bereichs 106 freilegt, gebildet werden. Der Hohlraum wird dann mit einem elektrisch leitfähigen Material, wie z.B. einem Metallmaterial, gefüllt, um die/den rückseitige(n) Durchkontaktierung/Kontakt 502 zu bilden.
Wie 22 ferner zeigt, ist ein Speicherelement 217 auf einer oberen Oberfläche der/des rückseitigen Durchkontaktierung/Kontakts 502 gebildet. Das Speicherelement 217 kann einen Speicherkontakt 212, der auf einer oberen Oberfläche der/des rückseitigen Durchkontaktierung/Kontakts 502 gebildet ist, und eine Mehrzahl von MTJ, die auf dem Speicherkontakt 212 gestapelt sind, aufweisen. Die Herstellung des Speicherelements 217 kann durch die Durchführung ähnlicher Herstellungsverfahren erzielt werden, wie sie zum Bilden der in 9 und 10 dargestellten 217 verwendet werden. Auf einer oberen Oberfläche der ILD-Schicht 219 wird eine Bitleitung 220 gebildet, die mit einer oberen Oberfläche des Speicherelements 217 in Kontakt steht, um die MRAM-Halbleitereinheit 100 zu bilden.
Wie hierin beschrieben, sprechen verschiedene nichtbeschränkende Ausführungsformen der Erfindung Nachteile des Stands der Technik an, indem sie eine MRAM-Einheit mit einer rückseitigen Speicherarchitektur bereitstellen, die MTJ-Höhenbeschränkungen überwindet, die herkömmliche BEOL-Herstellungsverfahren behindern. Ferner ermöglicht diese rückseitige Speicherarchitektur das Führen einer rückseitigen Bitleitung entlang des Rands des Speicherfelds zu der Vorderseite, um dadurch die Gesamtgrundfläche der MRAM-Einheit weiter zu verringern.
Hierin werden eine oder mehrere Ausführungsformen der vorliegenden Erfindung mit Bezug auf entsprechende Zeichnungen beschrieben. Es können alternative Ausführungsformen entwickelt werden, ohne von dem Umfang abzuweichen. Obwohl in der nachstehenden Beschreibung und in den Zeichnungen verschiedene Verbindungen und Positionsbeziehungen (z.B. über, unter, benachbart usw.) zwischen Elementen beschrieben werden, wird der Fachmann erkennen, dass viele der hierin beschriebenen Positionsbeziehungen orientierungsunabhängig sind, wobei die beschriebene Funktionalität erhalten bleibt, auch wenn die Orientierung verändert wird. Diese Verbindungen und/oder Positionsbeziehungen können, wenn nicht anders angegeben, direkt oder indirekt sein, und die vorliegende Erfindung soll in dieser Hinsicht nicht beschränkend sein. Demgemäß kann eine Kopplung zwischen Einheiten eine direkte oder eine indirekte Kopplung bezeichnen und eine Positionsbeziehung zwischen Einheiten kann eine direkte oder eine indirekte Positionsbeziehung sein. Als Beispiel einer indirekten Positionsbeziehung schließt die Beschreibung des Bildens einer Schicht „A“ über einer Schicht „B“ in der vorliegenden Beschreibung Situationen ein, bei denen eine oder mehrere Zwischenschichten (z.B. Schicht „C“) zwischen der Schicht „A“ und der Schicht „B“ angeordnet sind, solange die maßgeblichen Merkmale und Funktionalitäten der Schicht „A“ und der Schicht „B“ durch die Zwischenschicht(en) nicht wesentlich verändert werden.
Die nachstehenden Definitionen und Abkürzungen sind für die Interpretation der Ansprüche und der Beschreibung zu verwenden. Wie hierin verwendet, sollen die Begriffe „weist auf“, „aufweisend“, „schließt ein“, „einschließlich“, „hat“, „haben“, „enthält“ und „enthaltend“ und beliebige andere Variationen davon nicht-ausschließendes Einschließen bezeichnen. Beispielsweise ist eine Zusammensetzung, ein Gemisch, ein Verfahren, eine Methode, ein Gegenstand oder eine Vorrichtung, die/das/der eine Liste von Elementen einschließt, nicht notwendigerweise auf nur diese Elemente beschränkt, sondern kann auch andere Elemente enthalten, die nicht ausdrücklich aufgeführt sind oder einer/einem derartigen Zusammensetzung, Gemisch, Verfahren, Methode, Gegenstand oder Vorrichtung inhärent sind.
Ferner wird der Begriff „beispielhaft“ hierin in der Bedeutung von „dient als Beispiel, Fall oder Veranschaulichung“ verwendet. Eine Ausführungsform oder Gestaltung, die hierin als „beispielhaft“ beschrieben wird, ist nicht notwendigerweise als gegenüber anderen Ausführungsformen oder Gestaltungen bevorzugt oder vorteilhaft auszulegen. Die Begriffe „wenigstens ein“ und „ein oder mehrere“ sollen jede ganze Zahl größer als oder gleich eins einschließen, d.h. eins, zwei, drei, vier und so weiter. Der Begriff „eine Mehrzahl“ soll jede ganze Zahl größer als oder gleich zwei einschließen, d.h. zwei, drei, vier, fünf und so weiter. Der Begriff „Verbindung“ kann eine indirekte „Verbindung“ und eine direkte „Verbindung“ einschließen.
Die Verwendung von „eine Ausführungsform“, „Ausführungsform“, „ein Ausführungsbeispiel“ usw. in der Beschreibung bedeutet, dass die beschriebene Ausführungsform eine bestimmte Eigenschaft, Struktur oder ein bestimmtes Merkmal aufweisen kann, aber jede Ausführungsform die/das bestimmte Eigenschaft, Struktur oder Merkmal aufweisen kann oder auch nicht. Ferner beziehen sich derartige Wortlaute nicht notwendigerweise auf die gleiche Ausführungsform. Wenn eine bestimmte Eigenschaft, Struktur oder ein bestimmtes Merkmal in Verbindung mit einer Ausführungsform beschrieben wird, wird ferner davon ausgegangen, dass es zum Können des Fachmanns gehört, die Eigenschaft, Struktur oder das Merkmal in Verbindung mit anderen Ausführungsformen zu beeinflussen, ob dies nun ausdrücklich beschrieben wird oder nicht.
Für die Zwecke der nachstehenden Beschreibung sollen sich die Begriffe „obere“, „untere“, „rechts“, „links“, „senkrecht“, „waagrecht“, „oben“, „unten“ und Ableitungen davon auf die beschriebenen Strukturen und Verfahren beziehen, wie sie in den Zeichnungen orientiert sind. Die Begriffe „darüber liegend“, „auf“, „darauf“, „angeordnet auf“ und „oben angeordnet“ bedeuten, dass ein erstes Element, wie z.B. eine erste Struktur, auf einem zweiten Element, wie z.B. einer zweiten Struktur, angeordnet ist, wobei zwischen dem ersten Element und dem zweiten Element dazwischenliegende Elemente, wie z.B. eine Grenzflächenstruktur, vorhanden sein können. Der Begriff „direkter Kontakt“ bedeutet, dass ein erstes Element, wie z.B. eine erste Struktur, und ein zweites Element, wie z.B. eine zweite Struktur, ohne dazwischenliegende leitfähige, isolierende oder halbleitende Schichten an der Grenzfläche der beiden Elemente verbunden sind.
Der Begriff „selektiv für“, wie z.B. „ein erstes Element, das für ein zweites Element selektiv ist“, bedeutet, dass das erste Element geätzt werden kann und das zweite Element als Ätzstopp wirken kann.
Die Begriffe „etwa“, „im Wesentlichen“, „ungefähr“ und Variationen davon sollen den Fehlergrad, der mit der Messung der bestimmten Größe verbunden ist, wenigstens teilweise auf der Grundlage der zum Zeitpunkt der Einreichung der Anmeldung verfügbaren Ausrüstung berücksichtigen. Beispielsweise kann „etwa“ einen Bereich von ± 8 % oder 5 % oder 2 % eines gegebenen Werts einschließen.
Wie hierin bereits angemerkt, können herkömmliche Verfahren in Verbindung mit der Herstellung von Halbleitereinheiten und integrierten Schaltungen (IC) der Kürze halber hierin ausführlich beschrieben werden oder auch nicht. Als Hintergrund wird nun aber eine allgemeinere Darstellung der Halbleitereinheit-Herstellungsverfahren gegeben, die bei der Ausführung einer oder mehrerer Ausführungsformen der vorliegenden Erfindung eingesetzt werden können. Obwohl spezifische Herstellungsschritte, die bei der Ausführung einer oder mehrerer Ausführungsformen der vorliegenden Erfindung eingesetzt werden, einzeln bekannt sein können, sind die beschriebene Kombination von Schritten und/oder die erhaltenen Strukturen gemäß der vorliegenden Erfindung besonders. Die besondere Kombination der Schritte, die in Verbindung mit der Herstellung einer Halbleitereinheit gemäß der vorliegenden Erfindung beschrieben wird, setzt also verschiedene, jeweils einzeln bekannte physikalische und chemische Verfahren ein, die an einem Halbleiter(z.B. Silicium)-Substrat durchgeführt werden, von denen manche in den unmittelbar folgenden Absätzen beschrieben werden.
Im Allgemeinen fallen die verschiedenen Verfahren, die für die Herstellung eines Mikrochips verwendet werden, der in einen IC verpackt werden wird, in vier allgemeine Kategorien, nämlich Filmabscheidung, Entfernen/Ätzen, Halbleiterdotierung und Strukturierung/Lithographie. Abscheidung ist jedes Verfahren, das ein Material auf den Wafer aufwachsen lässt, aufschichtet oder auf andere Weise überführt. Verfügbare Technologien schließen unter anderem physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD), elektrochemische Abscheidung (ECD), Molekularstrahlepitaxie (MBE) und, aktueller, Atomschichtabscheidung (ALD) ein.
Ein Aussparverfahren schließt jedes Verfahren ein, wie z.B. Ätzen, Schleifen usw., das Material von dem Wafer entfernt. Beispiele schließen Ätzverfahren (nass oder trocken), chemisch-mechanische Planarisierung (CMP) und dergleichen ein. Halbleiterdotierung ist das Modifizieren elektrischer Eigenschaften durch Dotierung, beispielsweise von Transistor-Sources und -Drains, im Allgemeinen durch Diffusion und/oder Ionenimplantation. Diese Dotierungsverfahren werden von Ofentempern oder schnellem thermischem Tempern (RTA) gefolgt. Tempern dient zum Aktivieren der implantierten Dotierstoffe. Filme sowohl von Leitern (z.B. Polysilicium, Aluminium, Kupfer usw.) als auch von Isolatoren (z.B. verschiedene Formen von Siliciumdioxid, Siliciumnitrid usw.) werden zum Verbinden und Isolieren von Transistoren und ihren Komponenten verwendet. Selektive Dotierung verschiedener Bereiche des Halbleitersubstrats ermöglicht die Veränderung der Leitfähigkeit des Substrats durch Anlegen einer Spannung.
Durch die Erzeugung von Strukturen dieser verschiedenen Komponenten können Millionen Transistoren hergestellt und miteinander verdrahtet werden, um die komplexe Schaltung einer modernen mikroelektronischen Einheit zu bilden. Halbleiterlithographie ist die Erzeugung dreidimensionaler Reliefbilder oder -strukturen auf dem Halbleitersubstrat für die nachfolgende Übertragung der Struktur auf das Substrat. Bei der Halbleiterlithographie werden die Strukturen durch ein lichtempfindliches Polymer, das Photoresist genannt wird, gebildet. Für die Herstellung der komplexen Strukturen, die einen Transistor bilden, und der zahlreichen Drähte, die die Millionen Transistoren einer Schaltung verbinden, werden Lithographie- und Ätzstrukturübertragungsschritte mehrmals wiederholt. Jede Struktur, die auf den Wafer gedruckt wird, wird gegenüber den zuvor gebildeten Strukturen ausgerichtet, so dass die Leiter, Isolatoren und selektiv dotierten Bereiche langsam aufgebaut werden, um die fertige Einheit zu bilden.
Das Flussdiagramm und die Blockdiagramme der Figuren veranschaulichen mögliche Ausführungen der Herstellung und/oder Arbeitsverfahren gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung. In dem Flussdiagramm werden verschiedene Funktionen/Arbeitsschritte des Verfahrens durch Blöcke dargestellt. Bei manchen alternativen Ausführungen können die in den Blöcken dargestellten Funktionen in anderer Reihenfolge als in den Figuren gezeigt auftreten. Beispielsweise können zwei aufeinanderfolgend gezeigte Blöcke abhängig von der beteiligten Funktionalität tatsächlich im Wesentlichen gleichzeitig ausgeführt werden oder die Blöcke können manchmal in der umgekehrten Reihenfolge ausgeführt werden.
Die Beschreibung einer oder mehrerer Ausführungsformen der vorliegenden Erfindung ist zum Zweck der Veranschaulichung gegeben worden und ist nicht als umfassend oder auf die beschriebenen Ausführungsformen beschränkt vorgesehen. Dem Fachmann werden zahlreiche Modifikationen und Variationen nahe liegen, ohne von dem Umfang der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Grundgedanken der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber Technologien, die auf dem Markt gefunden werden, am besten zu erklären oder um dem Fachmann das Verständnis der hierin beschriebenen Ausführungsformen zu ermöglichen.

Claims

Verfahren zur Herstellung einer Speichereinheit, wobei das Verfahren aufweist: Bilden einer Halbleitereinheit, die wenigstens eine Gate-Struktur und einen ersten Source/Drain-Bereich aufweist, auf einer ersten Seite eines Halbleiterwafers; und Bilden eines Speicherelements auf einer zweiten Seite des Halbleiterwafers gegenüber der ersten Seite; wobei das Speicherelement in elektrischer Verbindung mit einem zweiten Source/Drain-Bereich der Halbleitereinheit steht, der von dem ersten Source/Drain-Bereich verschieden ist.
Verfahren nach Anspruch 1, ferner aufweisend: Bilden eines ersten elektrisch leitfähigen Elements, das mit der wenigstens einen Gate-Struktur in Kontakt steht, auf der ersten Seite des Halbleiterwafers, um eine Source-Leitung zu definieren; Bilden eines zweiten elektrisch leitfähigen Elements, das von der Source-Leitung elektrisch isoliert ist, auf der ersten Seite des Halbleiterwafers, wobei das zweite elektrisch leitfähige Element eine Wortleitung definiert; und Bilden eines dritten elektrisch leitfähigen Elements, das mit dem Speicherelement in Kontakt steht, auf der zweiten Seite des Halbleiterwafers, wobei das dritte elektrisch leitfähige Element eine Bitleitung definiert.
Verfahren nach Anspruch 2, wobei das Bilden der Halbleitereinheit ferner aufweist: Bilden des ersten Source/Drain-Bereichs an einem ersten Ende der wenigstens einen Gate-Struktur, die auf der ersten Seite des Halbleiterwafers angeordnet ist; auf der zweiten Seite des Halbleiterwafers gegenüber der ersten Seite Bilden des zweiten Source/Drain-Bereichs, der eine erste Oberfläche aufweist, die sich zu der ersten Seite des Halbleiterwafers erstreckt und mit einem zweiten Ende der wenigstens einen Gate-Struktur gegenüber dem ersten Ende in Kontakt steht; und Bilden des Speicherelements auf einer oberen Oberfläche des zweiten Source/Drain-Bereichs.
Verfahren nach Anspruch 3, wobei das Bilden des Speicherelements aufweist: Aussparen der zweiten Seite des Halbleiterwafers, um eine zweite Oberfläche des zweiten Source/Drain-Bereichs, die der ersten Oberfläche gegenüberliegt, freizulegen; Bilden eines elektrisch leitfähigen Speicherkontakts auf der zweiten Oberfläche des zweiten Source/Drain-Bereichs, so dass der elektrisch leitfähige Speicherkontakt und der zweite Source/Drain-Bereich senkrecht miteinander ausgerichtet sind; und Bilden des Speicherelements auf dem elektrisch leitfähigen Speicherkontakt.
Verfahren nach Anspruch 4, wobei das Bilden des Speicherelements ferner aufweist: Stapeln einer Mehrzahl einzelner Magnetischer-Tunnelübergang(MTJ)-Schichten auf den elektrisch leitfähigen Speicherkontakt; und Strukturieren der MTJ-Schichten, um ein MTJ-Speicherelement zu bilden.
Verfahren nach Anspruch 5, wobei das Stapeln der Mehrzahl einzelner MTJ-Schichten aufweist: Abscheiden einer fest magnetisierten magnetischen Schicht auf einer Oberfläche des Speicherkontakts; Abscheiden einer dielektrischen Tunnelbarriereschicht auf der fest magnetisierten magnetischen Schicht; und Abscheiden einer frei magnetisierbaren magnetischen Schicht auf der dielektrischen Tunnelbarriereschicht.
Verfahren nach Anspruch 6, wobei die fest magnetisierte magnetische Schicht und die frei magnetisierbare magnetische Schicht aus einem ferromagnetischen Material bestehen und die dielektrische Tunnelbarriereschicht ein Oxidmaterial aufweist.
Verfahren nach Anspruch 7, wobei der erste Source/Drain-Bereich, die wenigstens eine Gate-Struktur und der zweite Source/Drain-Bereich entlang einer senkrechten Achse ausgerichtet sind, die die Halbleitereinheit als einen Feldeffekttransistor vom vertikalen Typ (VTFET) definiert.
Verfahren nach Anspruch 2, wobei das Bilden der Halbleitereinheit ferner aufweist: Bilden des zweiten Source/Drain-Bereichs auf der ersten Seite des Halbleitersubstrats.
Verfahren nach Anspruch 9, ferner aufweisend ein Bilden eines Durchkontaktierungskontakts in dem Halbleiterwafer, wobei der Durchkontaktierungskontakt ein erstes Durchkontaktierungsende, das mit dem zweiten Source/Drain-Bereich in Kontakt steht, der auf der ersten Seite des Halbleiterwafers angeordnet ist, und ein zweites Durchkontaktierungsende, das mit dem Speicherelement in Kontakt steht, das auf der zweiten Seite des Halbleiterwafers angeordnet ist, aufweist.
Verfahren nach Anspruch 10, wobei das Bilden des Speicherelements ferner aufweist: Stapeln einer Mehrzahl einzelner Magnetischer-Tunnelübergang(MTJ)-Schichten auf den elektrisch leitfähigen Speicherkontakt; und Strukturieren der MTJ-Schichten, um ein MTJ-Speicherelement zu bilden.
Verfahren nach Anspruch 11, wobei das Bilden des MTJ-Speicherelements ferner aufweist: vor dem Stapeln der Mehrzahl einzelner MTJ-Schichten, Aussparen der Rückseite des Halbleiterwafers, um das zweite Durchkontaktierungsende freizulegen; Abscheiden eines Speicherkontakts auf dem zweiten Durchkontaktierungsende; Abscheiden einer fest magnetisierten magnetischen Schicht auf einer Oberfläche des Speicherkontakts; Abscheiden einer dielektrischen Tunnelbarriereschicht auf der fest magnetisierten magnetischen Schicht; und Abscheiden einer frei magnetisierbaren magnetischen Schicht auf der dielektrischen Tunnelbarriereschicht.
Speichereinheit aufweisend: einen Wafer, der sich entlang einer waagrechten Achse erstreckt, um eine erste Seite und eine zweite Seite gegenüber der ersten Seite zu definieren, und sich entlang einer senkrechten Achse erstreckt, um eine Höhe des Wafers zu definieren; eine Halbleitereinheit auf dem Wafer, wobei die Halbleitereinheit aufweist: wenigstens eine Gate-Struktur auf der ersten Seite des Wafers; einen ersten Source/Drain-Bereich auf der ersten Seite des Wafers, der mit einem ersten Ende der wenigstens einen Gate-Struktur in Kontakt steht; einen zweiten Source/Drain-Bereich auf der zweiten Seite des Wafers, der sich in die erste Seite erstreckt und mit einem zweiten Ende der wenigstens einen Gate-Struktur, das gegenüber dem ersten Ende angeordnet ist, in Kontakt steht; und ein Speicherelement auf der zweiten Seite des Wafers, wobei das Speicherelement mit dem zweiten Source/Drain-Bereich in Kontakt steht.
Speichereinheit nach Anspruch 13, ferner aufweisend: ein erstes elektrisch leitfähiges Element auf der ersten Seite des Wafers, wobei das erste elektrisch leitfähige Element mit der wenigstens einen Gate-Struktur in Kontakt steht, um eine Source-Leitung zu definieren; ein zweites elektrisch leitfähiges Element auf der ersten Seite des Wafers, wobei das zweite elektrisch leitfähige Element von der Source-Leitung elektrisch isoliert ist, um eine Wortleitung zu definieren; und ein drittes elektrisch leitfähiges Element auf der zweiten Seite des Wafers, wobei das dritte elektrisch leitfähige Element mit dem Speicherelement in Kontakt steht, um eine Bitleitung zu definieren.
Speichereinheit nach Anspruch 14, wobei das Speicherelement eine Mehrzahl einzelner Magnetischer-Tunnelübergang(MTJ)-Schichten aufweist, die entlang der senkrechten Achse gestapelt sind, um ein magnetisches Speicherelement zu definieren.
Speichereinheit nach Anspruch 15, ferner aufweisend einen elektrisch leitfähigen Speicherkontakt, der zwischen dem zweiten Source/Drain-Bereich und dem magnetischen Speicherelement eingefügt ist.
Speichereinheit nach Anspruch 16, wobei die Mehrzahl einzelner MTJ-Schichten aufweist: eine fest magnetisierte magnetische Schicht auf einer Oberfläche des Speicherkontakts; eine dielektrische Tunnelbarriereschicht auf der fest magnetisierten magnetischen Schicht; und eine frei magnetisierbare magnetische Schicht auf der dielektrischen Tunnelbarriereschicht.
Speichereinheit nach Anspruch 17, wobei die fest magnetisierte magnetische Schicht und die frei magnetisierbare magnetische Schicht aus einem ferromagnetischen Material bestehen und die dielektrische Tunnelbarriereschicht ein Oxidmaterial aufweist.
Speichereinheit nach Anspruch 18, wobei das Oxidmaterial Aluminiumoxid (AlO₂) ist.
Speichereinheit nach einem der Ansprüche 13 bis 19, wobei die wenigstens eine Gate-Struktur eine Mehrzahl von Gate-Strukturen aufweist, die zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich eingefügt sind.
Verfahren zur Herstellung einer Speichereinheit, wobei das Verfahren aufweist: Bilden einer Halbleitereinheit, die wenigstens eine Gate-Struktur, einen ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich aufweist, auf einer ersten Seite eines Halbleiterwafers, wobei der erste Source/Drain-Bereich eine größere Länge als der zweite Source/Drain-Bereich aufweist, um einen verlängerten Teil zu definieren, der über den zweiten Source/Drain-Bereich hinausragt; Bilden einer vergrabenen Isolatorschicht auf einer oberen Oberfläche des ersten Source/Drain-Bereichs auf der ersten Seite des Halbleiterwafers; Bilden einer elektrisch leitfähigen Durchkontaktierung, die durch die vergrabene Isolatorschicht verläuft und mit dem verlängerten Teil in Kontakt steht, so dass die Durchkontaktierung bezogen auf die Gate-Struktur versetzt ist; und Bilden eines versetzten Speicherelements auf einer zweiten Seite des Halbleiterwafers gegenüber der ersten Seite, wobei das versetzte Speicherelement mit einer Oberfläche der Durchkontaktierung in Kontakt steht und bezogen auf die Gate-Struktur versetzt ist.
Verfahren nach Anspruch 21, wobei das Bilden der elektrisch leitfähigen Durchkontaktierung aufweist: Bilden der Durchkontaktierung auf der ersten Seite des Halbleiterwafers; Umdrehen des Halbleiterwafers, um die zweite Seite freizulegen; und Entfernen eines Teils der zweiten Seite, um die Oberfläche der Durchkontaktierung freizulegen.
Verfahren nach Anspruch 22, ferner aufweisend Bilden einer Bitleitung auf einer oberen Oberfläche des versetzten Speicherelements.
Verfahren zur Herstellung einer Speichereinheit, wobei das Verfahren aufweist: Bilden einer Halbleitereinheit, die wenigstens eine Gate-Struktur und einen ersten Source/Drain-Bereich aufweist, auf einer ersten Seite eines Halbleiterwafers; Bilden einer vergrabenen Isolatorschicht auf einer oberen Oberfläche des ersten Source/Drain-Bereichs auf der ersten Seite des Halbleiterwafers; Bilden einer/eines elektrisch leitfähigen Durchkontaktierung/Kontakts, die/der durch die vergrabene Isolatorschicht verläuft und mit dem ersten S/D-Bereich in Kontakt steht, auf einer zweiten Seite des Halbleiterwafers gegenüber der ersten Seite; und Bilden eines Speicherelements auf der zweiten Seite des Halbleiterwafers, wobei das Speicherelement und die Durchkontaktierung/der Kontakt jeweils in elektrischer Verbindung mit einem zweiten Source/Drain-Bereich der Halbleitereinheit stehen, der von dem ersten Source/Drain-Bereich verschieden ist.
Verfahren nach Anspruch 24, wobei die Durchkontaktierung/der Kontakt zwischen dem ersten Source/Drain-Bereich und dem Speicherelement eingefügt ist.