DE102018218518A1 - Epitaktische Strukturen in komplementären Feldeffekttransistoren - Google Patents

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Abstract

Verfahren bilden integrierte Schaltungsstrukturen, die Isolationselemente, die sich in ein Substrat erstrecken, und Source/Drain-Bereiche eines ersten Transistors umfassen, die die Isolationselemente kontaktieren. Die Isolationselemente erstrecken sich von dem Substrat zu den Source/Drain-Bereichen des ersten Transistors. Isolationsschichten kontaktieren die Source/Drain-Bereiche des ersten Transistors und Source/Drain-Bereiche eines zweiten Transistors kontaktieren auch die Isolationsschichten. Demzufolge befinden sich die Isolationsschichten zwischen den Source/Drain-Bereichen des ersten Transistors und den Source/Drain-Bereichen des zweiten Transistors. Kanalgebiete des ersten Transistors kontaktieren die Source/Drain-Bereiche des ersten Transistors und erstrecken sich dazwischen. Kanalgebiete des zweiten Transistors kontaktieren die Source/Drain-Bereiche des zweiten Transistors und erstrecken sich dazwischen. Ein Gateleiter umgibt Seiten des Kanalgebiets des ersten Transistors und des Kanalgebiets des zweiten Transistors.

Description

  • HINTERGRUND
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft integrierte Schaltungsstrukturen und insbesondere epitaktische Strukturen in monolithischen dreidimensionalen komplementären Feldeffekttransistoren (CFETs).
  • Beschreibung des Stands der Technik
  • Integrierte Schaltungsvorrichtungen verwenden Transistoren für viele verschiedene Funktionen. Diese Transistoren können viele verschiedene Formen annehmen, von ebenen Transistoren bis zu Transistoren, die eine „Finnen“-artige Struktur verwenden. Eine Finne eines Transistors vom Finnentyp stellt ein dünnes, langes, sechsseitiges Rechteck dar, welches sich von einem Substrat weg erstreckt, wobei die Seiten länger sind, als breit, eine Oberseite und eine Unterseite die gleiche Länge aufweisen, wie die Seiten (jedoch eine Breite aufweisen, die viel kleiner ist), und Enden aufweisen, die von dem Substrat so lang sind, wie die Seiten breit sind, jedoch lediglich so breit sind, wie die Oberseite und der Boden.
  • In einem Beispiel weisen mehrere horizontale Gate-all-around-Feldeffekftransistoren (h-GAAFETs) typischerweise eine Reihe von GAAFETs vom N-Typ an einer Seite, eine entsprechende Reihe von GAAFETs vom P-Typ an der gegenüberliegenden Seite und geteilte Gates, die sich lateral über Kanalgebieten von Paaren aus GAAFETs vom N-Typ und vom P-Typ Seite an Seite erstrecken und darum wickeln. Im Gegensatz dazu weisen ein Complementary-FET (CFET)-Layout mit mehreren vertikal gestapelten Paaren von GAAFETs GAAFETs vom P-Typ in einer Ebene und GAAFETs vom N-Typ in einer benachbarten Ebene (insbesondere darüber und darunter) und geteilte Gates auf, wobei sich jedes geteilte Gate vertikal über die Kanalgebiete eines gestapelten Paares von GAAFETs vom N-Typ und P-Typ erstreckt und darum wickelt. In solchen Strukturen sind die Source/Drain-Bereiche des unteren GAAFET sind von den Source/Drain-Bereichen des oberen GAAFET durch dielektrischen Schichten elektrisch isoliert.
  • ZUSAMMENFASSUNG
  • Gemäß den Strukturausführungsformen hierin können sich Isolationselemente (die Isolations-Plugs oder einen vergrabenen Oxidabschnitt des Substrats darstellen) in die Oberfläche eines Substrats erstrecken. Source/Drain-Bereiche eines ersten Transistors kontaktieren die Isolationselemente und die Isolationselemente erstrecken sich von dem Substrat zu den Source/Drain-Bereichen des ersten Transistors. Isolationsschichten kontaktieren die Source/Drain-Bereiche des ersten Transistors. Source/Drain-Bereiche eines zweiten Transistors kontaktieren auch die Isolationsschichten. Demzufolge wird der erste Transistor zwischen dem zweiten Transistor und dem Substrat angeordnet. Die Isolationsschichten sind zwischen den Source/Drain-Bereichen des ersten Transistors und den Source/Drain-Bereichen des zweiten Transistors angeordnet.
  • Auch kontaktiert ein Kanalgebiet des ersten Transistors die Source/Drain-Bereiche des ersten Transistors und erstreckt sich dazwischen. In ähnlicher Weise kontaktiert ein Kanalgebiet des zweiten Transistors die Source/Drain-Bereiche des zweiten Transistors und erstreckt sich dazwischen. Das Kanalgebiet des ersten Transistors und das Kanalgebiet des zweiten Transistors erstrecken sich parallel zu der Oberfläche des Substrats.
  • Ein Gateleiter umgibt darüber hinaus Seiten des Kanalgebiets des ersten Transistors und des Kanalgebiets des zweiten Transistors. Seitlich neben dem Gateleiter befindet sich eine dielektrische Beschichtung. Die dielektrische Beschichtung unterscheidet sich von den Isolationsschichten und den Isolationselementen.
  • Verfahrensausführungsformen hierin bilden eine Mehrschichtstruktur auf einem Substrat, um Halbleiterschichten zu umfassen, die durch Abstandshalter getrennt sind, und die Mehrschichtstruktur zur Bildung von Vertiefungen durch die Mehrschichtstruktur zu strukturieren, die sich zu dem Substrat erstrecken, wodurch Finnen festgelegt werden. Diese Verfahren bilden Isolationselemente, die sich in der Oberfläche des Substrats zwischen den Finnen erstrecken, und bilden Source/Drain-Bereiche eines ersten Transistors in den Vertiefungen, um die Isolationselemente zu kontaktieren. Die Isolationselemente werden gebildet, sodass sie sich von dem Substrat zu den Source/Drain-Bereichen des ersten Transistors erstrecken. Die Isolationselemente können gebildet werden, sodass sie Isolator-Plugs oder einen vergrabenen Oxidbereich in dem Substrat darstellen.
  • Ferner bilden diese Verfahren Isolationsschichten in den Vertiefungen zwischen den Finnen, um die Source/Drain-Bereiche des ersten Transistors zu kontaktieren, und bilden Source/Drain-Bereiche eines zweiten Transistors in den Vertiefungen, um die Isolationsschicht zu kontaktieren. Der erste Transistor wird gebildet, sodass er sich zwischen dem zweiten Transistor und dem Substrat befindet.
  • Die Isolationsschichten werden gebildet, sodass sie sich zwischen den Source/Drain-Bereichen des ersten Transistors und den Source/Drain-Bereichen des zweiten Transistors befinden. Die Isolationsschichten können gebildet werden, sodass sie eine Breite aufweisen, die kleiner oder gleich der Breite der Source/Drain-Bereiche des ersten Transistors ist (wobei die Breite der Richtung parallel zu der Oberfläche des Substrats gemessen wird). Auch können die Source/Drain-Bereiche des ersten Transistors gebildet werden, sodass sie eine vergrabene Oxidschicht kontaktieren, die mit dem Substrat verbunden ist. Zusätzlich wird die Höhe (die senkrecht ist zu der oben genannten Breite) der Isolationsschichten gebildet, sodass sie kleiner ist als die Höhe der Source/Drain-Bereiche.
  • Eine der Halbleiterschichten stellt einen Kanalbereich des ersten Transistors dar, der die Source/Drain-Bereiche des ersten Transistors kontaktiert und sich dazwischen erstreckt, während eine andere der Halbleiterschichten einen Kanalbereich des zweiten Transistors darstellt, der die Source/Drain-Bereiche des zweiten Transistors kontaktiert und sich dazwischen erstreckt.
  • Diese Verfahren bilden auch eine dielektrische Beschichtung seitlich benachbart zu den Finnen. Die dielektrische Beschichtung unterscheidet sich von den Isolationsschichten und den Isolationselementen. Die dielektrische Beschichtung kann gebildet werden, sodass sie zwischen den Isolationselementen und dem Substrat angeordnet ist. Diese Verfahren ersetzen Abschnitte der Abstandshalterschichten durch einen Gateleiter, der die Seiten des Kanalgebiets des ersten Transistors und des Kanalgebiets des zweiten Transistors umgibt.
  • Figurenliste
  • Die Ausführungsformen hierin gehen klarer aus der folgenden detaillierten Beschreibung mit Bezug auf die Figuren hervor, die nicht unbedingt maßstabsgetreu sind und in denen:
    • 1-6 schematische Darstellungen zeigen, die verschiedene Strukturen gemäß Ausführungsformen hierin darstellen;
    • 7-23 schematische Darstellungen zeigen, die verschiedene beispielhafte Bearbeitungsschritte zeigen, die zur Erzeugung der Struktur verwendet werden können, die in 1 dargestellt ist;
    • 24-31 schematische Darstellungen zeigen, die verschiedene beispielhafte Bearbeitungsschritte veranschaulichen, die zur Erzeugung der Struktur verwendet werden können, die in 2 dargestellt ist;
    • 32-36 schematische Darstellungen zeigen, die verschiedene beispielhafte Bearbeitungsschritte zeigen, die verwendet werden können, um die Struktur zu erzeugen, die in 3 dargestellt ist;
    • 37-50 schematische Darstellungen zeigen, die verschiedene beispielhafte Bearbeitungsschritte veranschaulichen, die verwendet werden können, um die Struktur zu erzeugen, die in 4 dargestellt ist;
    • 51-62 schematische Darstellungen zeigen, die verschiedene beispielhafte Bearbeitungsschritte veranschaulichen, die verwendet werden können, um die Struktur zu erzeugen, die in 5 gezeigt ist; und
    • 63-72 schematische Darstellungen zeigen, die verschiedene beispielhafte Bearbeitungsschritte veranschaulichen, die verwendet werden können, um die Struktur zu erzeugen, die in 6 dargestellt ist.
  • DETAILLIERTE BESCHREIBUNG
  • Gemäß den obigen Anmerkungen verwenden verschiedene Arten von komplementären Transistorstrukturen Transistoren entgegengesetzter Polaritäten (z. B. Feldeffekttransistoren vom n-Typ (nFETs) und Feldeffekttransistoren vom p-Typ (pFETs)). Diese nFETs und pFETs weisen leitfähig dotierte Source/Drain (S/D)-Bereiche auf, die epitaktisch gewachsen sind. Diese epitaktischen Source/Drain-Bereiche werden unabhängig gewachsen, dort wo sie die halbleitenden Kanalgebiete kontaktieren (z. B. innerhalb eines Nanosheet-Stapels). Die epitaktischen Source/Drain-Bereiche für einen nFET und einen pFET sollten in komplementären Feldeffekttransistoren (CFETs) vertikal integriert werden; jedoch kann Source/Drain für einen nFET und einen pFET voneinander elektrisch isoliert sein.
  • Bei der Bildung von Transistoren unter Verwendung von Nanosheet-artigen Architekturen (z. B. CFETs) auf Bulk-Substraten werden die epitaktischen Source/Drain-Bereiche im Allgemeinen von (i) der Seite der Silizium-Nanosheets und (ii) dem Silizium-Bodensubstrat gewachsen. Dies kann zu einer parasitären Source/Drain-Leckage durch das Substrat führen, was das Leistungsvermögen der Vorrichtung beeinträchtigt. Eine dielektrische Isolierung der epitaktischen Source/Drain-Bereiche (und des Bereichs unter dem Nanosheet-Stapel) bezüglich dem Substrat ist für ein optimales elektrisches Leistungsvermögen nützlich. Angesichts davon verwenden die Vorrichtungen und die Bearbeitung, die hierin beschrieben sind, einen selektiven Schutz von pFET mit einer Beschichtung während einer epitaktischen Bearbeitung von nFET. Auch können einige Ausführungsformen eine Bodenisolierung unter Verwendung von Oxid-Plugs oder einen epitaktischen Abstandshalter zum epitaktischen Trennen von Source/Drain bilden. Andere Ausführungsformen hierin tragen diese Problematiken dahingehend Rechnung, dass eine elektrische Isolierung der Source/Drain-Bereiche unter Verwendung einer selektiven Oxidation des pFET-Blindgates (z. B. epitaktischen Bor, dotiert mit Siliziumgermanium (SiGe:B)) bereitgestellt wird, um selbstausgerichtete epitaktische Abstandshalter zwischen den epitaktischen Source/Drain-Bereichen von nFET und pFET zu bilden.
  • Mit Bezug nun auf die Zeichnungen stellen die 1-6 schematisch Darstellungen dar, die verschiedene Strukturen gemäß Ausführungsformen hierin veranschaulichen. 1 stellt anschaulich eine beispielhafte Struktur hierin dar, und die 7-23 (nachstehend diskutiert) stellen verschiedene beispielhafte Prozessschritte dar, die verwendet werden können, um die Struktur zu bilden, die in 1 dargestellt ist.
  • Genauer stellt 1 ein Siliziumsubstrat 102 und Isolationselemente (die in diesem Fall Isolations-Plugs 103 sind, die aus einem Isolationsisolator 104 gebildet sind) dar, die sich in die Oberfläche des Substrats 102 erstrecken. In einigen Beispielen kann der Isolator ein Oxid sein, z. B. Siliziumoxid. Die Isolationselemente erstrecken sich von dem Substrat 102 zu einem nFET-Source/Drain-Bereich 146. Dies erlaubt, dass die Isolations-Plugs 103 eine zusätzliche elektrische Isolierung der nFET-Source/Drain-Bereiche 146 bezüglich dem Substrat 102 bereitstellen (dadurch wird eine Verhinderung eines Stromflusses zwischen seitlich benachbarten Source/Drain-Bereichen von benachbarten Finnen durch das Substrat 102 verhindert).
  • Source/Drain-Bereiche 146 eines ersten Transistors (z. B. nFET 166) kontaktieren die Isolations-Plugs 103 und die Isolations-Plugs 103 erstrecken sich von dem Substrat 102 zu den Source/Drain-Bereichen 146 des ersten Transistors 166. Die Isolationsschichten 144 kontaktieren die Source/Drain-Bereiche 146 des ersten Transistors 166. Auch die Source/Drain-Bereiche 142 eines zweiten Transistors (z. B. pFET 162) kontaktieren die Isolationsschichten 144. Demzufolge ist der erste Transistor 166 zwischen dem zweiten Transistor 162 und dem Substrat 102 angeordnet und die Isolationsschichten 144 sind zwischen den Source/Drain-Bereichen 146 des ersten Transistors 166 und den Source/Drain-Bereichen 142 des zweiten Transistors 162 angeordnet.
  • Gemäß der ausführlicheren Beschreibung unten kann die Isolationsschicht 144 eine konforme Abscheidung eines hochqualitativen Isolators (z. B. SiO2, SiBCN, SiOC, SiOCN, usw.) sein und die Isolationsschicht 144 ist zu dem nFET-Source/Drain-Bereich 146 und dem pFET-Source/Drain-Bereich 142 selbstausgerichtet, sodass sie konsistent zwischen dem nFET-Source/Drain-Bereich 146 und dem pFET-Source/Drain-Bereich 142 gebildet wird, und sodass ein hochqualitativer elektrischer Isolator konsistent zwischen dem nFET-Source/Drain-Bereich 146 und einem pFET-Source/Drain-Bereich 142 bereitgestellt wird.
  • Auch kontaktiert ein Kanalgebiet 114 des ersten Transistors 166 die Source/Drain-Bereiche 146 des ersten Transistors 166 und erstreckt sich dazwischen. In ähnlicher Weise kontaktiert ein Kanalgebiet 114 des zweiten Transistors 162 die Source/Drain-Bereiche 142 des zweiten Transistors 162 und erstreckt sich dazwischen. Das Kanalgebiet 114 des ersten Transistors 166 und das Kanalgebiet 118 des zweiten Transistors 162 erstrecken sich parallel zu der oberseitigen Oberfläche des Substrats 102, in das sich die Isolations-Plugs 103 erstrecken. In anderen Worten ist die oberseitige Oberfläche des Substrats 102 die Oberfläche am nächsten zu den Transistoren 162, 166.
  • In 1 umgibt ein potenziell einzelner durchgehender Gateleiter 150 die Seiten der länglichen Kanalgebiete 114 von beiden Transistoren 162, 166. Die Gatestruktur für gestapelte GAAFETs könnte einen einzelnen Gateleiter oder eine Schicht aus einem ersten Austrittsarbeitsmetall neben dem unteren Kanal (z. B. optimal für das Leistungsvermögen eines NFET), eine zweite Austrittsarbeitsmetallschicht neben dem oberen Kanal (z. B. optimal für ein PFET-Leistungsvermögen) und optional ein Füllmaterial umfassen, sodass es als eine geteilte Gatestruktur bezeichnet werden kann. Gateisolatoren 152 isolieren die Gateleiter 150 elektrisch von den Kanalgebieten 114.
  • Weiterhin isoliert eine dielektrische Beschichtung 110 elektrische Komponenten von benachbarten Fins gegeneinander (z. B. isoliert den Gateleiter 150 von seitlich benachbarten Gateleitern 150 in anderen Finnen). Neben den oberen Abschnitten (obere Seitenwände) der Gateleiter 150 befinden sich Gate (Seitenwand) -Abstandshalter 136. Verschiedene Kontakte 154 erstrecken sich durch die dielektrische Beschichtung 110, um verschiedene Source/Drain-Bereiche (nicht alle davon sind in den vorliegenden Ansichten dargestellt) zu kontaktieren. Zusätzlich können Gatekappen 132 an der Oberseite der Gateleiter 150 angeordnet sein (die „Oberseite“ stellt den Abschnitt des Gateleiters 150 dar, der von dem Substrat 102 entfernt ist). Die dielektrische Beschichtung 110 ist von den Isolationsschichten 144 und den Isolationselementen (die die Isolations-Plugs 103 in diesem Beispiel darstellen) verschieden (z. B. unterschiedliche Materialien, unterschiedlich gebildet, unterschiedliche Strukturen usw.).
  • 2 stellt hierin eine alternative Struktur dar, die zu 1 ähnlich ist (und demzufolge werden die gleichen Bezugszeichen verwendet, um ähnliche Merkmale zu bezeichnen, ohne dass eine redundante Beschreibung erfolgt); jedoch stellt das Isolationselement in 2 statt einer vergrabenen Oxidschicht (BOX) oder einem anderen ähnlichen dielektrischen Substratelement 160 mit niedriger Leitfähigkeit (größerer elektrischer Isolierung (higher k)) relativ zu dem Rest des Substrats 102 dar. Dieses Isolationselement (BOX 160) wird wiederum verwendet, um eine zusätzliche elektrische Isolation der nFET-Source/Drain-Bereiche 146 bezüglich dem Substrat 102 bereitzustellen, um einen unerwünschten Stromfluss durch das Substrat 102 zwischen benachbarten Finnen zu verhindern. In der in 2 dargestellten Struktur sind die Isolationsschichten 144 zusätzlich zwischen dem BOX 160 und den Source/Drain-Bereichen 146 des ersten Transistors 166 angeordnet, um die Source/Drain-Bereiche 146 weiterhin von dem Substrat 102 zu isolieren. Die 24-31 (nachfolgend diskutiert) sind schematische Ansichten, die verschiedene beispielhafte Prozessschritte darstellen, die verwendet werden können, um die Struktur zu erzeugen, die in 2 dargestellt ist.
  • 3 stellt hierin auch eine alternative Struktur dar, die zu den oben diskutierten Figuren ähnlich ist (und demzufolge werden gleiche Bezugszeichen verwendet, um ähnliche Merkmale zu bezeichnen, wiederum ohne redundante Beschreibung); jedoch sind die Isolationsschichten 144 in 3 von der gleichen Breite wie die Source/Drain-Bereiche 142, 146. In der in 1 dargestellten Struktur hatten die Isolationsschichten 144 eine kleinere Breite als die Source/Drain-Bereiche 142, 146. In diesem Beispiel wird „Breite“ in der Richtung parallel zu der oberseitigen Oberfläche des Substrats 102 und zu den Kanalgebieten 114 gemessen. Die 32-36 (nachfolgend diskutiert) sind schematische Darstellungen, die verschiedene beispielhafte Prozessschritte zeigen, die verwendet werden können, um die Struktur zu erzeugen, die in Flg. 3 gezeigt ist.
  • 4 stellt hierin ferner eine alternative Struktur dar, die ähnlich der oben diskutierten Figuren ist (und wiederum werden gleiche Bezugszeichen ohne eine redundante Beschreibung verwendet, um ähnliche Merkmale zu bezeichnen); jedoch ist die dielektrische Beschichtung 110 in 4 zwischen den Isolationselementen (Isolations-Plugs 103 in diesem Beispiel) und dem Substrat 102 angeordnet, um die Source/Drain-Bereiche 146 von dem Substrat 102 ferner zu isolieren. Weiterhin umfasst 4 die engeren (weniger breiten) Isolationsschichten 144. Die 37-50 (nachfolgend erläutert) zeigen schematische Darstellungen, die verschiedene beispielhafte Prozessschritte zeigen, die verwendet werden können, um die Struktur zu erzeugen, die in 4 gezeigt ist.
  • 5 stellt zusätzlich eine alternative Struktur hierin dar, die ähnlich der oben diskutierten Figuren ist (wiederum werden gleiche Bezugszeichen verwendet, um ähnliche Merkmale zu bezeichnen); jedoch kontaktieren die Source/Drain-Bereiche 146 des ersten Transistors 166 in 5 die vergrabene Oxidschicht 160. Dies vergrößert die Höhe der Source/Drain-Bereiche 146 relativ zu der Höhe der Source/Drain-Bereiche 146 in den anderen Strukturen, die hierin diskutiert werden, wobei die Höhe der Source/Drain-Bereiche 142, 146 der Transistoren 162, 166 gleich sind (und wobei die „Höhen“-Richtung zu der oben genannten „Breiten“-richtung senkrecht ist (z. B. senkrecht zu der Oberseite des Substrats 102)). In den Strukturen, die hierin dargestellt sind, ist die Höhe der Isolationsschichten 144 kleiner als die Höhe der Source/Drain-Bereiche 142, 146. In der Struktur, die in 5 dargestellt ist, ist der Abstand zwischen den Kanalgebieten 114 auch größer als der Abstand zwischen dem Kanalgebiet 114 des ersten Transistors 166 und des Substrats 102. Die Gateleiter 150 umfassen Erweiterungen 156 seitlich neben Stellen, an denen die Isolationsschichten 144 die Source/Drain-Bereiche 142, 146 voneinander elektrisch isolieren. Diese Erweiterungen 156 sind Artefakte aus einer Schicht (116, unten beschrieben) in dem Nanosheet-Stapel, der verwendet wird, um den Kanalabstand zu erhöhen. 51-62 (nachstehend beschrieben) sind schematische Darstellungen, die verschiedene beispielhafte Prozessschritte zeigen, die verwendet werden können, um die Struktur zu erzeugen, die in 5 gezeigt Ist.
  • 6 stellt hierin auch eine alternative Struktur dar, die ähnlich der ist, die in 5 gezeigt ist (und wiederum werden gleiche Bezugszeichen verwendet, um ähnliche Merkmale zu bezeichnen, ohne eine redundante Beschreibung); jedoch werden die Positionen des ersten Transistors 166 und des zweiten Transistors 162 in 6 vertauscht, sodass sich der zweite Transistor 162 zwischen dem ersten Transistor 166 und dem Substrat 102 befindet. Die 63-72 (nachfolgend beschrieben) sind schematische Darstellungen, die verschiedene beispielhafte Prozessschritte darstellen, die verwendet werden können, um die Struktur zu erzeugen, die in 6 dargestellt ist.
  • Gemäß den Erläuterungen oben stellen die 7-23 verschiedene beispielhafte Prozessschritte dar, die verwendet werden können, um die Struktur zu erzeugen, die in 1 dargestellt ist. Gemäß der Darstellung in 7 bildet die Bearbeitung hierin eine Mehrschichtstruktur 112, 114 auf einem Substrat 102, um Halbleiterschichten 114 (z. B. halbleitend dotiertes Silizium) zu bilden, die durch Abstandshalterschichten 112 getrennt sind, welche z. B. SiGe usw. darstellen können (z. B. bilden sie einen Nanosheet-Stapel) unter Verwendung mehrerer epitaktischer Aufwachsprozesse.
  • Gemäß der Darstellung in 8 bilden diese Verfahren eine Isolatorschicht 120 (z. B. ein Oxid) und bilden zusätzliche Schichten (z. B. amorphes Silizium 122, ein Oxid 130, SiN 132, SiO 134), die als Finnen strukturiert sind. In 8 scheidet eine solche Bearbeitung eine konforme Schutzschicht 136 (z. B. SiBCN) über den Finnen ab. In 9 strukturiert eine solche Bearbeitung die Mehrschichtstruktur, sodass Vertiefungen durch die Mehrschichtstruktur gebildet werden, die sich in das Substrat 102 erstrecken, unter Verwendung von z. B. einem reaktiven lonenätzen (RIE). Diese Bearbeitung formt die Schutzschicht 136 in Seitenwandabstandshalter 136. In 10 werden die Abstandshalterschichten 112 in der Breite unter Verwendung einer Bearbeitung verringert, die das Abstandshalterschichtmaterial (z. B. SiGe usw.) selektiv entfernt, ohne im Wesentlichen die anderen freiliegenden Materialien zu beeinflussen, sodass die Abstandshalterschichten 112 relativ zu den anderen Materialien ausgespart werden.
  • In 11 wird eine dielektrische Beschichtung 110 über den Finnen unter Verwendung von z. B. einer konformen Abscheidung von SiN, usw. gebildet (unter Verwendung einer Bearbeitung, z. B. einer in situ durchgeführten radical assisted deposition (iRAD) eines Oxids, um z. B. eine Schicht von 60 A usw. zu bilden). In 12 ist die dielektrische Beschichtung 110 zu der Gestalt der konformen Schutzschicht 136 in einem Materialentfernungsprozess selbstausgerichtet (z. B. ein Ätzprozess, z. B. mit Phosphorsäure bei 165 °C usw.). Als Nächstes bildet diese Bearbeitung, wie in 13 dargestellt ist, einen Isolationsisolator 104 über der Struktur durch z. B. ein Abscheiden eines dicken konformen Oxid-Liners (z. B. SiO usw.) in der Bearbeitung, z. B. einer flowable chemical vapor deposition (FCVD), anisotropen Hochdicht-Plasma (HDP)-Bearbeitung usw. Dieser Schritt kann zu einer Geometrie führen, die sich von der dargestellten unterscheidet, oder kann zwischen den Gates nicht unbedingt vollständig auffüllen. In 14 wird der Isolator 104 auf eine Ebene herab vertieft, die sich über der unteren Halbleiterschicht 114 befindet (letztlich in diesem Beispiel 3in nFET wird), unter Verwendung einer Bearbeitung, wie z. B. einer anisotropen Oxidvertiefung (z. B. einer Hybrid-Nass (BHF)/Trocken-Pulsierungs-Ätzungs-Abscheidung (C4F6 + O2/CO/Ar) usw.) eines vollständig isotropen Ätzens oder von Kombinationen davon.
  • Die obere Halbleiterschicht 118 (die in diesem Beispiel letztlich zu einem pFET wird) wird durch ein konformes Bilden einer zusätzlichen Menge der dielektrischen Beschichtung 110 eingekapselt, wie In 15 dargestellt ist. Wiederum kann die dielektrische Beschichtung 110, wie mit Bezug auf 11 beschrieben ist, unter Verwendung von iRAD eines Oxids (z. B. zur Bildung von z. B. einer Schicht mit 4 nm usw.) gebildet werden. Nachfolgend, wie in 16 dargestellt ist, wird die dielektrische Beschichtung 110 geätzt, um von den Oberseiten des Isolators 104 entfernt zu werden (z. B. in einem anisotropen Zurückätzen, z. B. einem reaktiven lonenätzen (RIE)-Ge-Implantation mit selektiver Vertiefung usw.). In 17 wird bei freiliegendem Isolator 104 ein Materialentfernungsprozess (z. B. isotroper Oxidvertiefung (BHS)) durchgeführt, um den Isolator 104 auf eine Ebene herab zwischen der unteren Halbleiterschicht 114 und dem Substrat 102 zu entfernen, wodurch die Seiten der unteren Halbleiterschicht 114 freigelegt werden. Die obere Halbleiterschicht 118 wird in dieser Stufe durch die dielektrische Beschichtung gemäß der Darstellung in 17 weiterhin geschützt. Durch die freiliegenden Seiten der unteren Halbleiterschicht 114 und durch die weiterhin geschützte obere Halbleiterschicht 118, wie in 18 dargestellt ist, werden die Source/Drain-Bereiche 146 des unteren Transistors auf einer freiliegenden Oberfläche der unteren Halbleiterschicht 114 epitaktisch gewachsen, um einen Dotierstoff für Source/Drain vom nFET-Typ zu umfassen (z. B. Si:P).
  • Gemäß der Darstellung in 19 wird ein Isolationsschichtmaterial 144 über der Struktur unter Verwendung einer Bearbeitung gebildet, z. B. einer konformen Abscheidung von SiO2, SiBCN, SiOC, SiOCN, usw. Es wird angemerkt, dass mehrere Schichten verwendet werden können, die zueinander nicht ähnlich sind. Hier stellt die Abstandshalterbildung eine Einkapselung des Source/Drain 146 des unteren Transistors bereit und verhindert, dass eine Keimung an dem oberen Source/Drain 142 nachfolgend an dem Source/Drain 146 des unteren Transistors auftritt. In einigen Ausführungsformen, wie in 19 dargestellt ist, wird der Saum im Bereich 148 durch Überfüllen an der Oberseite minimiert und das Isolationsschichtmaterial 144 wird zwischen den Finnen dick genug, um ein Abschnüren der nachfolgend gebildeten Gates zu erzwingen. Die Höhe des Isolationsschichtmaterials 144 wird gemäß der Darstellung in 20 unter Verwendung einer Bearbeitung reduziert, z. B eines isotropen oder anisotropen Vertiefens usw. Als Nächstes wird, wie in 21 dargestellt ist, die dielektrische Beschichtung 110 zu der Gestalt der konformen Schutzschicht 136 in einem Materialentfernungsprozess selbstausgerichtet (z. B. ein Zurückätzprozess aus H3PO4 bei 165 °C usw.), um die obere Halbleiterschicht 118 freizulegen.
  • Durch die freiliegenden Seiten der oberen Halbleiterschicht 118 und durch den weiteren Schutz der unteren Halbleiterschicht 114, wie in 22 dargestellt ist, werden die Source/Drain-Bereiche 142 des oberen Transistors auf freiliegenden Oberflächen der oberen Halbleiterschicht 118 epitaktisch gewachsen, um einen Dotierstoff für Source/Drain von einem pFET-Typ zu umfassen (z. B. SiGe:B). 23 stellt die gleiche Struktur dar, wie in 22 dargestellt ist; jedoch ist in 23 eine beispielhafte Materialidentifizierung zu der Zeichnung hinzugefügt, um ein Beispiel einer chemischen Zusammensetzung zu veranschaulichen, die für die unterschiedlichen Komponenten der Struktur verwendet werden kann (und der Fachmann wird verstehen, dass andere Materialien anstelle der dargestellten Materialien in diesem Beispiel substituiert werden können, ohne von der Struktur abzuweichen, die in den Ansprüchen unten identifiziert wird). Zusätzlich stellt 23 den Abschnitt des Isolators 104 dar, der sich in das Substrat 102 erstreckt und die Isolations-Plugs 103 bildet. Die Struktur, die in 22 und 23 dargestellt ist, wird dann zusätzlich bearbeitet, um die Materialien über und um die Halbleiterschichten 114, 118 herum (Materialien 112, 120, 122, 130, 132, 134, die oben beschrieben sind) zu entfernen und diese Komponenten durch den Gateleiter 150 (nachfolgend beschrieben) und verschiedene Gateisolatoren 152 (z. B. Oxide) und andere leitfähige Kontakte 154 auszutauschen, die in der Struktur resultieren, die in 1 dargestellt ist.
  • Gemäß den Erläuterungen oben sind die 24-31 schematische Darstellungen, die verschiedene beispielhafte Prozessschritte zeigen, die verwendet werden können, um die Struktur zu erzeugen, die in 2 dargestellt ist. Die Strukturen, die in den 2 und 24-31 dargestellt sind, verwenden nicht die Isolations-Plugs 103; stattdessen umfasst das Substrat in dieser Ausführungsform eine vergrabene Isolatorschicht 160 (oder ist daran angebracht) (die von einer beliebigen Art von Dielektrikum sein kann, welches relativ zu dem Substrat 102 alleine eine größere elektrische Isolierung bereitstellt, und sie wird einfachheitshalber als eine vergrabene Oxidschicht bezeichnet (BOX)). Demzufolge stellt das Isolationselement in dem Beispiel, das in den 2 und 24-31 dargestellt ist, die BOX 160 anstelle der Isolations-Plugs 103 dar.
  • 24 stellt die Struktur dar, nachdem eine Bearbeitung ähnlich der durchgeführt wurde, die in den 7-16 dargestellt ist (jedoch wiederum mit dem Einschluss der BOX 160 anstelle der Isolations-Plugs 103) und es wird keine redundante Erläuterung/Darstellung dieser Bearbeitung vorgesehen, um den Fokus auf den wichtigen Aspekten der Ausführungsform zu halten. In 25 wird der Isolator 104 vollständig auf die BOX 160 herab unter Verwendung einer Bearbeitung vertieft, z. B. eines anisotropen Oxidvertiefens (z. B. Hybrid-Nass (BHF)/Trocken-Puls-Ätz-Abscheidung (C4F6 + O2/CO/Ar) usw.). Hier kann der Isolator 104 vollständig entfernt werden, da die BOX 160 schon eine Isolation gegenüber dem Substrat 102 bereitstellt. Die obere Halbleiterschicht 118 wird weiterhin durch die dielektrische Beschichtung 110 hier geschützt, wie in 25 dargestellt ist. Durch die freiliegenden Seiten der unteren Halbleiterschicht 114 und den weiteren Schutz der oberen Halbleiterschicht 118, wie in 26 dargestellt ist, werden die Source/Drain-Bereiche 146 des unteren Transistors auf der freiliegenden Oberfläche der unteren Halbleiterschicht 114 epitaktisch gewachsen, um einen Dotierstoff für Source/Drain vom nFET-Typ zu umfassen (z. B. Si:P).
  • Als Nächstes wird in 27 ein Isolationsschichtmaterial 144 über der Struktur unter Verwendung einer Bearbeitung gebildet, z. B. einer konformen Abscheidung von SiO2, SIBCN, SiOC, SiOCN usw. Hier stellt die konforme Abscheidung eine Einkapselung des Source/Drain 146 des unteren Transistors bereit und verhindert eine nachfolgende Keimung am oberen Source/Drain 142 auf dem Source/Drain 146 des unteren Transistors. Gemäß der Darstellung in 27 wird der Saum im Bereich 148 durch ein Überfüllen an der Oberseite minimiert und das Isolationsschichtmaterial 144 ist zwischen den Finnen dick genug, um ein Abschnüren zwischen nachfolgend gebildeten Gates zu erzwingen. Die Höhe des Isolationsschichtmaterials 144 wird gemäß der Darstellung in 28 unter Verwendung einer Bearbeitung reduziert, z. B. einer anisotropen Vertiefung usw. Als Nächstes, wie in 29 dargestellt ist, wird die dielektrische Beschichtung 110 bezüglich der Gestalt der konformen Schutzschicht 136 in einem Materialentfernungsprozess (z. B. einem Zurückätzprozess aus H3PO4 bei 165 °C usw.) selbstausgerichtet, um die obere Halbleiterschicht 118 freizulegen.
  • Durch die freiliegenden Seiten der oberen Halbleiterschicht 118 und durch den weiteren Schutz der unteren Halbleiterschicht 114, wie in 30 dargestellt ist, werden die Source/Drain-Bereiche 142 des oberen Transistors auf freiliegenden Oberflächen der oberen Halbleiterschicht 118 epitaktisch gewachsen, um einen Dotierstoff für Source/Drain vom pFET-Typ zu umfassen (z. B. SiGe:B). 31 stellt die gleiche Struktur dar, wie in 30 dargestellt ist; jedoch werden beispielhafte Materialidentifizierungen in 31 zu der Zeichnung hinzugefügt, um ein Beispiel von einigen chemischen Zusammensetzungen darzustellen, die zur Verwendung für die unterschiedlichen Komponenten der Strukturen vorgesehen sein können (und der Fachmann würde verstehen, dass andere Materialien anstelle dieser gezeigten Materialien substituiert werden können gemäß diesem Beispiel, ohne von den Strukturen abzuweichen, die durch die nachfolgend bereitgestellten Ansprüche identifiziert werden). Die in den 30 und 31 gezeigte Struktur wird dann zusätzlich bearbeitet, um die Materialien über und um die Halbleiterschichten 114, 118 herum zu entfernen (Materialien 112, 120, 122, 130, 132, 134, die oben beschrieben sind) und diese Komponenten durch den Gateleiter 150 (oben beschrieben) und verschiedenen Gateisolatoren 152 (z. B. Oxide) und andere leitfähiger Kontakte 154 auszutauschen, wobei sich die Struktur ergibt, die in 2 dargestellt ist.
  • Gemäß den Erläuterungen oben stellen die 32-36 schematische Darstellungen dar, die verschiedene beispielhafte Prozessschritte veranschaulichen, die verwendet werden können, um die Struktur zu erzeugen, die in 3 dargestellt ist. Die in 3 und 32-36 dargestellten Strukturen verwenden wiederum die Isolations-Plugs 103 anstelle der vergrabenen Isolatorschicht 160. Demzufolge sind die Isolationselemente in dem Beispiel, das in 3 und 32-36 dargestellt ist, die Isolations-Plugs 103 anstelle der BOX 160.
  • 32 stellt die Struktur nach einer Bearbeitung ähnlich der in den 7-18 dargestellten Bearbeitung dar, abgesehen davon, dass der Abschnitt der Beschichtung 110 außerhalb der Ausrichtung der Abstandshalter 136 zurückgeätzt wurde, wobei die dielektrische Beschichtung 110 zu der Gestalt der konformen Schutzschicht 136 in einem Materialentfernungsprozess selbstausgerichtet wird (z. B. ein Ätzprozess mit H3PO4 bei 165 °C usw.). Wiederum wird eine redundante Beschreibung/Darstellung dieser Strukturen vermieden. Dann wird das Isolationsschichtmaterial 144 in 33 über der Struktur unter Verwendung einer Bearbeitung, z. B. einer konformen Abscheidung von SiO2, SiBCN, SiOC, SiOCN usw. gebildet. Hier stellt die konforme Abscheidung eine Einkapselung des Source/Drain 146 des unteren Transistors bereit und verhindert eine Keimung des oberen Source/Drain 142 an dem Source/Drain 146 am unteren Transistor im Anschluss daran. Gemäß der Darstellung in 33 wird der Saum im Bereich 148 dann durch Überfüllen an der Oberseite minimiert und das Isolationsschichtmaterial 144 ist zwischen den Finnen dick genug, um ein Abschnüren zwischen nachfolgend gebildeten Gates zu erzwingen. Die Höhe des Isolationsschichtmaterials 144 wird gemäß der Darstellung in 34 unter Verwendung einer Bearbeitung reduziert, z. B. einer anisotropen Vertiefung usw., um die Seiten der oberen Halbleiterschicht 118 freizulegen. Durch die freiliegenden Seiten der oberen Halbleiterschicht 118 und durch einen weiteren Schutz der unteren Halbleiterschicht 114, wie in 35 dargestellt ist, werden die Source/Drain-Bereiche 142 des oberen Transistors auf freiliegenden Oberflächen der oberen Halbleiterschicht 118 epitaktisch aufgewachsen, um einen Dotierstoff für Source/Drain vom pFET-Typ zu umfassen (z. B. SiGe:B).
  • 36 stellt die gleiche Struktur dar, die in 35 gezeigt ist; jedoch sind in 36 beispielhafte Materialidentifizierungen zu der Zeichnung hinzugefügt, um ein Beispiel von einigen chemischen Zusammensetzungen zu veranschaulichen, die für die unterschiedlichen Komponenten der Struktur verwendet werden könnten (und der Fachmann würde verstehen, dass andere Materialien anstelle dieser in diesem Beispiel gezeigten Materialien substituiert werden könnten, ohne von der Struktur abzuweichen, die durch die Ansprüche unten identifiziert werden). Zusätzlich stellt die 36 den Abschnitt des Isolators 104 dar, der sich in das Substrat 102 erstreckt und die Isolations-Plugs 103 bildet. Die in den 35 und 36 gezeigte Struktur wird dann zusätzlich bearbeitet, um die Materialien über und um die Halbleiterschichten 114, 118 herum (Materialien 112, 120, 122, 130, 132, 134, die oben beschrieben sind) zu entfernen und diese Komponenten mit dem Gateleiter 150 (oben beschrieben) und verschiedene Gateisolatoren 152 (z. B. Oxide) und andere leitfähige Kontakte 154 zu ersetzen, wobei sich die Struktur ergibt, die in 3 dargestellt ist.
  • Gemäß den Erläuterungen oben sind die 37-50 schematische Darstellungen, die verschiedene beispielhafte Bearbeitungsschritte veranschaulichen, die verwendet werden können, um die Strukturen zu erzeugen, die in 4 gezeigt sind. Die in den 3 und 37-50 gezeigten Strukturen verwenden wiederum die Isolations-Plugs 103 anstelle der vergrabenen Isolatorschicht 160. Demzufolge stellen die Isolationselemente, die in dem Beispiel gemäß der Darstellung in den 3 und 37-50 gezeigt sind, die Isolations-Plugs 103 anstelle des BOX 160 dar.
  • 37 stellt die Struktur dar, nachdem eine Bearbeitung ähnlich der durchgeführt wurde, die in den 7-13 gezeigt ist, abgesehen davon, dass der in 12 gezeigte Entfernungsprozess der dielektrischen Beschichtung 110 nicht durchgeführt wird. Eine redundante Diskussion/Veranschaulichung dieser Bearbeitung wird vermieden, um den Fokus auf wichtige Aspekte dieser Ausführungsform zu richten. Dies ist die Struktur verbleibend, die in 37 dargestellt ist, in der die dielektrische Beschichtung 110 an der Finne angeordnet und zwischen dem Isolator 104 und dem Substrat 102 angeordnet ist. Dies bewirkt, dass die Isolations-Plugs 103 gebildet werden, sodass sie eine dielektrische Beschichtung 110 in Kontakt zu dem Substrat umfassen, wobei die dielektrische Beschichtung 110 sich zwischen dem nachfolgend gebildeten Abstandshaltermaterial 144 und dem Substrat 102 befindet.
  • 38 stellt eine Bearbeitung dar, gemäß der der Isolator 104 auf eine Ebene unter die untere Halbleiterschicht 114 herab vertieft wird (auf eine Ebene zwischen der unteren Halbleiterschicht 114 und dem Substrat 102) unter Verwendung einer Bearbeitung z. B. einer anisotropen Oxidvertiefung (z. B. Hybrid-Nass (BHF)/Trocken-Puls-Ätz-Abscheidung (C4F6 + O2/CO/Ar) usw.). In 39 ist die dielektrische Beschichtung 110 zu der Gestalt der konformen Schutzschicht 136 in einem Materialentfernungsprozess (z. B. einem Zurückätzen von H3PO4 bei 165 °C usw.) herab auf die Oberseite des vertieften Isolators 104 selbstausgerichtet. Als Nächstes, wie in 40 dargestellt ist, bildet dieser Prozess den Isolator 104 erneut über der Struktur durch z. B. ein Abscheiden einer dicken konformen Oxid-Beschichtung (z. B. SiO usw.) in der Bearbeitung, wie z. B. einer flowable chemical vapor deposition (FCVD), anisotrop hochdichten Plasma (HDP)-Bearbeitung usw.
  • In 41 wird der Isolator 104 auf eine Ebene über der unteren Halbleiterschicht 114 (auf einer Ebene zwischen der unteren Halbleiterschicht 114 und der oberen Halbleiterschicht 118) unter Verwendung einer Bearbeitung, z. B. einer anisotropen Oxid-Vertiefung (z. B. Hybrid-Nass (BHF)/Trocken-Puls-Ätz-Abscheidung (C4F6 + O2/CO/Ar) usw.) vertieft. Die Finnen werden dann durch ein konformes Bilden einer zusätzlichen Menge der dielektrischen Beschichtung 110 eingekapselt, wie in 42 dargestellt ist. Die dielektrische Beschichtung 110 kann wiederum, wie mit Bezug auf 11 beschrieben ist, unter Verwendung eines iRAD aus Oxid gebildet werden. Nachfolgend, wie in 43 dargestellt ist, wird die dielektrische Beschichtung 110 geätzt, sodass sie von den Oberseiten des Isolators 104 (z. B. in einem anisotropen Zurückätzen, z. B. einem reaktiven lonenätzen (RIE) mit Ge-Implantation mit selektiver Vertiefung usw.) entfernt zu werden.
  • In 44 wird der Isolator 104 unter Verwendung einer Bearbeitung, z. B. einer anisotropen Oxidvertiefung (z. B. Hybrid-Nass (BHF)/Trocken-Puls-Ätz-Abscheidung (C4F6 + O2/CO/Ar) usw.) vollständig vertieft. Die obere Halbleiterschicht 118 wird wiederum hier durch die dielektrische Beschichtung 110 geschützt, wie in 44 dargestellt ist. Wird den freiliegenden Seiten der unteren Halbleiterschicht 114 und mit dem weiteren Schutz der oberen Halbleiterschicht 118, wie in 45 dargestellt ist, werden die Source/Drain-Bereiche 146 des unteren Transistors auf einer freiliegenden Oberfläche der unteren Halbleiterschicht 114 epitaktisch gewachsen, sodass sie einen Dotierstoff für ein Source/Drain vom nFET-Typ umfassen (z. B. Si:P).
  • Gemäß der Darstellung in 46 wird die Isolationsschichtmaterial 144 über der Struktur unter Verwendung einer Bearbeitung, z. B. einer konformen Abscheidung von SiO2, SiBCN, SiOC, SiOCN usw., gebildet. Gemäß der Darstellung in 46 wird der Saum in 48 durch Überfüllen an der Oberseite minimiert und das Isolationsschichtmaterial 144 ist zwischen den Finnen dick genug, um ein Abschnüren zwischen den Gates zu erzwingen. Die Höhe des Isolationsschichtmaterials 144 wird auf eine Ebene zwischen der unteren Halbleiterschicht 114 und der oberen Halbleiterschicht 118, wie in 47 dargestellt, unter Verwendung einer Bearbeitung, z. B. einer anisotropen Vertiefung usw. reduziert. Als Nächstes, wie In 48 dargestellt ist, ist die dielektrische Beschichtung 110 bezüglich der Gestalt der konformen Schutzschicht 136 in einem Materialentfernungsprozess (z. B. einem Zurückätzprozess von H3PO4 bei 165 °C usw.) selbstausgerichtet, um die obere Halbleiterschicht 118 freizulegen. Bei den freiliegenden Seiten der oberen Halbleiterschicht 118 und bei einem weiteren Schutz der unteren Halbleiterschicht 114, wie in 49 dargestellt Ist, werden die Source/Drain-Bereiche 142 des oberen Transistors auf freiliegenden Oberflächen der oberen Halbleiterschicht 118 epitaktisch gewachsen, sodass sie einen Dotierstoff für ein Source/Drain vom pFET-Typ umfassen (z. B. SIGe:B).
  • 50 stellt die gleiche Struktur dar, die in 49 dargestellt ist; in 50 sind jedoch beispielhafte Materialidentifizierungen zu jeder Zeichnung hinzugefügt, um ein Beispiel von einigen chemischen Zusammensetzungen darzustellen, die für unterschiedliche Komponenten der Struktur verwendet könnten (und der Fachmann würde verstehen, dass andere Materialien anstelle der in diesem Beispiel gezeigten Materialien substituiert werden könnten, ohne von den Strukturen abzuweichen, die in den Ansprüchen unten identifiziert werden). Zusätzlich stellt 50 den Abschnitt des Abstandhaltermaterials 144 dar, die mit der dielektrischen Beschichtung 110 beschichtet ist, die sich in das Substrat 102 erstreckt und die Isolations-Plugs 103 bildet. Die in den 49 und 50 dargestellte Struktur wird dann zusätzlich bearbeitet, um die Materialien über und um die Halbleiterschichten 114, 118 zu entfernen (Materialien 112, 120, 122, 130, 132, 134, die oben beschrieben sind) und diese Komponenten mit dem Gateleiter 150 (oben beschrieben) und verschiedene Gateisolatoren 152 (z. B. Oxide) und andere leitfähige Kontakte 154 zu entfernen, wobei sich die Struktur ergibt, die in 4 dargestellt ist.
  • Gemäß der Beschreibung oben sind die 51-62 schematische Darstellungen, die verschiedene anschauliche beispielhafte Bearbeitungsschritte darstellen, die verwendet werden können, um die Struktur zu erzeugen, die in 5 gezeigt ist. Die Strukturen, die in den 5 und 51-62 gezeigt sind, verwenden nicht die Isolations-Plugs 103; stattdessen umfasst das Substrat in dieser Ausführungsform eine vergrabene Isolatorschicht 160 (oder ist daran befestigt) (die eine beliebige Art von Dielektrikum darstellen kann, im einfachen Fall wird hierin darauf als eine vergrabene Oxidschicht (BOX) Bezug genommen). Demzufolge ist das Isolationselement in dem in den 5 und 51-62 dargestellten Beispiel das BOX 160 anstelle der Isolations-Plugs 103. Die in den 5 und 51-62 dargestellten Strukturen bilden den Nanosheet-Stapel, sodass er eine zusätzliche Siliziumschicht 116 umfasst, die nicht durchgehend und dünner als die oberen und unteren Halbleiterschichten 114, 118 sind. Dieser Nanosheet-Stapel stellt ferner mehr Raum zwischen den unteren und oberen Halbleiterschichten 114, 118 relativ zu dem Abstand zwischen der BOX-Schicht 160 und der unteren Halbleiterschicht 114 aufgrund der doppelten Abstandshalterschichten 112 zwischen den unteren und oberen Halbleiterschichten 114, 118 dar. Demzufolge stellt 51 die Struktur dar, nachdem diese ähnlich der in den 7-9 dargestellten Bearbeitung bearbeitet wurde und eine Finnenbildung beendet wurde (wiederum jedoch mit der Inklusion der BOX 160 und dem verschiedenen Nanosheet-Stapel). Es wird eine redundante Beschreibung/Darstellung dieser Bearbeitung vermieden, um den Fokus auf den wichtigen Aspekten dieser Ausführungsform zu belassen.
  • In 52 werden die Abstandshalterschichten 112 in der Breite unter Verwendung einer Bearbeitung reduziert, die das Abstandshalterschichtmaterial (z. B. SiGe usw.) ohne eine im Wesentlichen Beeinflussung der anderen freiliegenden Materialien entfernt, um die Abstandshalterschichten 112 relativ zu den anderen Materialien zu vertiefen. In 53 wird die dielektrische Beschichtung 110 über den Finnen unter Verwendung von z. B. einer konformen Abscheidung von SiN usw. gebildet (unter Verwendung einer Bearbeitung, wie z. B. einer insitu durch radikale unterstützten Abscheidung (iRAD) eines Oxids, um eine Schicht 60A zu bilden, usw.). Als Nächstes, wie in 54 dargestellt ist, bildet diese Bearbeitung einen Isolator 104 über der Struktur durch z. B. ein Abscheiden einer dicken konformen Oxidschicht (z. B. SiO usw.) in der Bearbeitung, z. B. einer flowable chemical vapor deposition (FCVD), einer anisotropen hochdichten Plasma (HDP)-Bearbeitung usw.; der Isolator 104 wird auf eine Ebene über der unteren Halbleiterschicht 114 unter Verwendung einer Verarbeitung, z. B. einer anisotropen Oxidvertiefung (z. B. Hybrid-Nass (BHF)/Trocken-Puls-Ätz-Abscheidung (C4F6 + O2/CO/Ar) usw.) vertieft.
  • In 55 ist die dielektrische Beschichtung 110 zu der Gestalt der konformen Schutzschicht 136 in einem Materialentfernungsprozess (z. B. einem Zurückätzprozess aus H3PO4 bei 165°C usw.) selbstausgerichtet, wobei die Seiten der oberen Halbleiterschicht 118 als freiliegend verbleiben. Da die Seiten der oberen Halbleiterschicht 118 freiliegen und die untere Halbleiterschicht 114 weiterhin geschützt ist, wie in 56 dargestellt ist, werden die Source/Drain-Bereiche 142 des oberen Transistors auf freiliegenden Oberflächen der oberen Halbleiterschicht 118 epitaktisch gewachsen, sodass sie einen Dotierstoff für ein Source/Drain vom pFET-Typ umfassen (z. B. SiGe:B). In 57 wird der Isolator 104 vollständig auf die BOX 160 herab unter Verwendung einer Bearbeitung vertieft, z. B. einer isotropen Oxidvertiefung, wobei Abschnitte der Source/Drain-Bereiche 142 des oberen Transistors als freiliegend verbleiben.
  • Dann werden in 58 die freiliegenden Abschnitte der Source/Drain-Bereiche 142 des oberen Transistors oxidiert, um ein Isolationsschichtoxid 140 in einer Bearbeitung zu bilden, die z. B. eine SiO2-Einkapselung des SiGe:B des pFET durch eine selektive Oxidation bei hohem Druck und niedriger Temperatur bereitstellen. Die in 58 gezeigte Bearbeitung verbraucht Abschnitte der Source/Drain-Bereiche 142 des oberen Transistors und verringert dadurch die Höhe der Source/Drain-Bereiche 142 des oberen Transistors.
  • Gemäß der Darstellung in 59 ist die dielektrische Beschichtung 110 zu der Gestalt der konformen Schutzschicht 136 in einem Materialentfernungsprozess (z. B. einem Zurückätzprozess von H3PO4 bei 165°C usw.) selbstausgerichtet, um die untere Halbleiterschicht 114 freizulegen. Zusätzlich, wie in 60 dargestellt ist, wird die Größe des Isolationsschichtoxids 140 teilweise in einen Vorreinigungsprozess vertieft. Als Nächstes werden Source/Drain-Bereiche 146 in 61 des unteren Transistors auf der freiliegenden Oberfläche der unteren Halbleiterschicht 114 epitaktisch gewachsen, um einen Dotierstoff für Source/Drain vom nFET-Typ zu umfassen (z. B. Si:P). In der in 61 dargestellten Bearbeitung können die Source/Drain-Bereiche 146 des unteren Transistors gebildet werden, sodass sie mit der BOX-Schicht 160 in Kontakt sind; dies ergibt jedoch nicht im Ergebnis einen unerwünschten Stromfluss durch das Substrat 102, da die BOX-Schicht 160 eine ausreichende Isolierung bereitstellt, um ein solches Auftreten zu verhindern.
  • 62 stellt die gleiche Struktur dar, die in 61 dargestellt ist; in 62 werden jedoch beispielhafte Materialidentifizierungen zu den Zeichnungen hinzugefügt, um ein Beispiel von einigen chemischen Zusammensetzungen zu veranschaulichen, die für die unterschiedlichen Komponenten der Struktur verwendet werden können (und der Fachmann würde verstehen, dass andere Materialien anstelle der in diesem Beispiel gezeigten Materialien substituiert werden könnten, ohne von den Strukturen abzuweichen, die in den Ansprüchen unten identifiziert sind). Die in den 61 und 62 gezeigte Struktur wird dann zusätzlich bearbeitet, um die Materialien über und um die Halbleiterschichten 114, 118 (Materialien 112, 116, 120, 122, 130, 132, 134, die oben beschrieben sind) zu entfernen und diese Komponenten durch den Gateleiter 150 (oben beschrieben) und verschiedene Gateisolatoren 152 (z. B. Oxide) und andere leitfähige Kontakte 154 zu ersetzen, wobei sich die Struktur ergibt, die in 5 dargestellt ist. Die Gateerweiterungen 156 in 5 sind Artefakte, die durch den Austausch der Abstandshalterschicht 116 durch das Gateleitermaterial 150 gebildet werden.
  • Gemäß den Bemerkungen oben stellen die 63-72 schematische Darstellungen dar, die verschiedene beispielhafte Bearbeitungsschritte veranschaulichen, die verwendet werden können, um die Struktur zu erzeugen, die in 6 gezeigt ist. Die in den 6 und 63-72 gezeigten Figuren verwenden nicht die Isolations-Plugs 103; und stattdessen umfasst das Substrat in dieser Ausführungsform eine vergrabene Isolatorschicht 160 (oder ist daran befestigt) (die eine beliebige Art von Dielektrikum sein kann und der Bequemlichkeit halber hierin als eine vergrabene Oxidschicht (BOX) bezeichnet wird). Demzufolge ist das Isolationselement in dem Beispiel, das in den 6 und 63-72 gezeigt ist, die BOX 160 anstelle der Isolations-Plugs 103. Ferner bilden die in den 6 und 63-72 gezeigten Strukturen den Nanosheet-Stapel, sodass er eine zusätzliche Siliziumschicht 116 umfasst, die nicht durchgehend und dünner ist als die unteren und oberen Halbleiterschichten 114, 118. Dieser Nanosheet-Stapel stellt wiederum mehr Raum zwischen den unteren und oberen Halbleiterschichten 114, 118 relativ zu dem Abstand zwischen der BOX-Schicht 160 und der unteren Halbleiterschicht 114 bereit, da die doppelten Abstandshalterschichten 112 zwischen den unteren und oberen Halbleiterschichten 114, 118 (die doppelten Abstandshalterschichten 112 sind durch die relativ dünnere und nicht verbundene zusätzliche Siliziumschicht 116 getrennt) angeordnet sind.
  • Demzufolge stellt 63 die Struktur dar, nachdem eine Bearbeitung ähnlich der abgeschlossen wurde, die zu der Bearbeitung ähnlich ist, die in den 7-9 und 51-53 gezeigt ist, wobei die einhergehende Finnenbildung abgeschlossen wurde (jedoch wiederum mit der Inklusion der BOX 160 und dem unterschiedlichen Nanosheet-Stapel). Die dielektrische Beschichtung 110 ist zu der Gestalt der konformen Schutzschicht 136 selbstausgerichtet und der Isolator 104 wird auf eine Ebene herab über der mittleren Halbleiterschicht 116 unter Verwendung der oben beschriebenen Bearbeitung gebildet und vertieft. Wiederum wird eine redundante Beschreibung/Darstellung dieser Bearbeitung vermieden, um den Fokus auf den wichtigen Aspekten dieser Ausführungsform zu belassen.
  • In 64 wird die obere Halbleiterschicht 118 durch ein konformes Bilden von zusätzlichen Mengen der dielektrischen Beschichtung 110 eingekapselt. Nachfolgend, wie in 65 dargestellt ist, wird die dielektrische Beschichtung 110 geätzt, um diese von den Oberseiten des Isolators 104 zu entfernen. In 66 wird der Isolator 104 unter Verwendung einer Bearbeitung, z. B. einer anisotropen Oxidvertiefung (z. B. Hybrid-Nass (BHF)/Trocken-Puls-Ätz-Abscheidung (C4F6 + O2/CO/Ar) usw.) vollständig auf die BOX 160 vertieft, die die untere Halbleiterschicht 114 freilegt. Mit der freigelegten unteren Halbleiterschicht 114 und der weiterhin geschützten oberen Halbleiterschicht 118, wie in 67 dargestellt ist, werden die Source/Drain-Bereiche 142 des unteren Transistors auf freiliegenden Oberflächen der unteren Halbleiterschicht 114 epitaktisch gewachsen, sodass sie einen Dotierstoff für ein Source/Drain vom pFET-Typ umfassen (z. B. SiGe:B). In der in 67 dargestellten Bearbeitung können die Source/Drain-Bereiche 142 des unteren Transistors gebildet werden, um die BOX-Schicht 160 zu kontaktieren; dies führt jedoch nicht zu einem unerwünschten Stromfluss durch das Substrat 102, da die BOX-Schicht 160 eine ausreichende Isolierung bereitstellt, um ein solches Auftreten zu verhindern.
  • In 68 werden die freiliegenden Abschnitte der Source/Drain-Bereiche 142 des unteren Transistors oxidiert, um das Isolationsschichtoxid 140 in einer Bearbeitung zu bilden, die z. B. SiO2-Verkapselung des SiGe:B für pFET durch selektives Oxidieren bei hohem Druck und niedriger Temperatur bereitgestellt. Diese in 68 dargestellte Bearbeitung verbraucht Abschnitte der Source/Drain-Bereiche 142 des unteren Transistors und verringert dadurch die Höhe der Source/Drain-Bereiche 142 des unteren Transistors.
  • Gemäß der Darstellung in 69 ist die dielektrische Beschichtung 110 zu der Gestalt der konformen Schutzschicht 136 in einem Materialentfernungsprozess (z. B. einem Zurückätzprozess von H3PO4 bei 165 °C usw.) selbstausgerichtet, um die obere Halbleiterschicht 118 freizulegen. Zusätzlich, wie in 70 dargestellt ist, ist die Größe des Isolationsschichtoxids 140 teilweise in einem Vorreinigungsprozess vertieft. Als Nächstes werden die Source/Drain-Bereiche 146 des oberen Transistors auf der freiliegenden Oberfläche der oberen Halbleiterschicht 118 gemäß der Darstellung in 71 gewachsen, sodass sie einen Dotierstoff für Source/Drain vom nFET-Typ umfassen (z. B. Si:P).
  • 72 stellt die gleiche Struktur dar, die in 71 gezeigt ist; jedoch sind in 72 beispielhafte Materialidentifizierungen zu den Zeichnungen hinzugefügt, um ein Beispiel von einigen chemischen Zusammensetzungen darzustellen, die für die unterschiedlichen Komponenten der Struktur verwendet werden könnten (und der Fachmann würde verstehen, dass andere Materialien anstelle der in diesem Beispiel gezeigten Materialien substituiert werden können, ohne von der Struktur abzuweichen, die in den Ansprüchen unten identifiziert ist). Die in den 71 und 72 gezeigte Struktur wird dann zusätzlich bearbeitet, um die Materialien über und um die Halbleiterschichten 114, 118 herum (Materialien 112, 116, 120, 122, 130, 132, 134, die oben beschrieben sind) zu entfernen und diese Komponenten durch den Gateleiter 150 (oben beschrieben) und verschiedene Gateisolatoren 152 (z. B. Oxide) und andere leitfähige Kontakte 154 zu ersetzen, wobei sich die Struktur ergibt, die in 6 gezeigt ist. Es wird angemerkt, dass in 6 die Gateerweiterungen 156 Artefakte sind, die durch den Austausch der Abstandshalterschicht 116 durch das Gateleitermaterial 150 gebildet werden.
  • Für die Zwecke hierin ist ein „Halbleiter“ ein Material oder eine Struktur, die eine implantierte Verunreinigung oder in situ-Verunreinigung (z. B. epitaktisch gewachsen) umfassen kann, welche ermöglicht, dass das Material manchmal ein Halbleiter und manchmal ein Isolator ist, basierend auf der Elektronen- und Lochträgerkonzentration. Gemäß der Verwendung hierin können „Implantationsprozesse“ als eine geeignete Form (entweder bekannt oder in der Zukunft entwickelt) angesehen werden und können z. B. eine Ionenimplantation darstellen. Ein epitaktisches Wachsen tritt in einer geheizten (und manchmal unter Druck gesetzten) Umgebung auf, die mit einem Gas des Materials angereichert ist, das aufzuwachsen ist.
  • Für die Zwecke hierin ist ein „Isolator“ ein relativer Ausdruck, der ein Material oder eine Struktur bedeutet, die einen Im Wesentlichen geringeren (<95 %) Fluss eines elektrischen Stroms ermöglicht, als ein „Leiter“, die hierin genannten Dielektrika (Isolatoren) können z. B. entweder in einer trockenen Sauerstoffumgebung oder in einer Dampfumgebung mit nachfolgender Strukturierung gebildet werden. Alternativ können die Dielektrika hierin aus einem beliebigen der vielen Kandidaten für Materialien mit einer hohen Dielektrizitätskonstante (Highk-Materialien) gebildet sein, einschließlich, jedoch ohne Beschränkung auf, Siliziumnitrid, Siliziumoxynitrid, einem Gatedielektrikumsstapel aus SiO2 und Si3N4 und Metalloxiden, wie Tantaloxid. Die Dicke der Dielektrika hierin kann im Kontingent entsprechend dem erforderlichen Vorrichtungsleistungsvermögen variieren.
  • Die hierin genannten Leiter können aus einem beliebigen leitfähigen Material gebildet sein, z. B. polykristallinem Silizium (Polysilizium), amorphem Silizium, einer Kombination aus amorphem Silizium und Polysilizium und aus Polysilizium-Germanium, welches durch die Gegenwart eines geeigneten Dotierstoffs leitfähig gemacht wird. Alternativ können die Leiter durch wenigstens ein Metall, z. B. Wolfram, Hafnium, Tantal, Molybdän, Titan oder Nickel, oder einem Metallsilizid, eine beliebige Legierung aus diesen Metallen gebildet sein und können unter Verwendung einer physikalischen Gasphasenabscheidung, chemischen Gasphasenabscheidung oder einer beliebigen anderen bekannten Technik abgeschieden werden.
  • Es gibt verschiedene Arten von Transistoren, die sich leicht darin unterscheiden, wie sie In einer Schaltung verwendet werden. Zum Beispiel weist ein Bipolartransistor Anschlüsse auf, die als Basis, Kollektor und Emitter bezeichnet werden. Ein kleiner Strom am Basisanschluss (d. h. ein Fluss zwischen der Basis und dem Emitter) kann einen viel größeren Strom zwischen dem Kollektor und Emitter Anschlüssen steuern oder schalten. Ein anderes Beispiel stellt einen Feldeffekttransistor dar, der Anschlüsse aufweist, die mit Gate, Source und Drain bezeichnet sind. Eine Spannung an dem Gate kann einen Strom zwischen Source und Drain steuern. Innerhalb dieser Transistoren ist ein Halbleiter (Kanalgebiet) zwischen dem leitfähigen Sourcebereich und dem ähnlich leitfähigen Drain (oder leitfähigen Source/Emitterbereichen) angeordnet. Wenn der Halbleiter sich in einem leitfähigen Zustand befindet, lässt der Halbleiter zu, dass ein elektrischer Strom zwischen dem Source und Drain oder Kollektor und Emitter fließt. Das Gate ist ein leitfähiges Element, das von dem Halbleiter durch ein „Gateoxid“ (das ist ein Isolator) elektrisch separiert ist; und ein Strom/eine Spannung innerhalb des Gates ändert die Leitfähigkeit des Kanalgebiets, wobei ein elektrischer Stromfluss zwischen Source und Drain ermöglicht wird. In ähnlicher Weise macht ein Stromfluss zwischen der Basis und dem Emitter den Halbleiter leitfähig, wobei ein Stromfluss zwischen dem Kollektor und Emitter ermöglicht wird.
  • In einem Transistor vom positiven Typ „Transistor vom P-Typ“ werden Verunreinigungen, z. B. Bor, Aluminium oder Gallium usw., in einem intrinsischen Halbleitersubstrat (um ein Defizit an Valenzelektronen zu erzeugen) verwendet, etwa In einem Halbleiterbereich. In ähnlicher Weise stellt ein „Transistor vom N-Typ“ einen Transistor vom negativen Typ dar, der Verunreinigungen, z. B. Antimon, Arsen oder Phosphor usw., in einem intrinsischen Halbleitersubstrat (zur Erzeugung eines Übermaßes an Valenzelektronen), etwa einem Halbleiterbereich, verwendet.
  • Ein „Substrat“ kann hierin ein jedes Material darstellen, das für den gegebenen Zweck (ob nun bekannt oder in der Zukunft entwickelt) geeignet und z. B. einen Wafer auf der Basis von Silizium (Bulk-Materialien), Keramikmaterialien, organische Materialien, Oxidmaterialien, Nitridmaterialien usw. sein kann, dotiert oder undotiert. Beim Strukturieren eines jeden Materials hierin kann das zu strukturierende Material in einer beliebigen bekannten Weise gewachsen oder abgeschieden werden und eine strukturierte Schicht (z. B. ein organischer Fotolack) kann über dem Material gebildet werden. Die strukturierte Schicht (Lack) kann mit einem Muster an Lichtstrahlung (z. B. strukturierte Belichtung, Laserbelichtung usw.) belichtet werden, die in einer Belichtungsstruktur für Licht bereitgestellt wird, und dann wird der Lack unter Verwendung eines chemischen Mittels entwickelt. Dieser Prozess ändert die physikalischen Eigenschaften des Abschnitts des Lacks, der mit dem Licht belichtet wurde. Dann kann ein Abschnitt des Lacks abgespült werden, wobei der andere Abschnitt des Lacks zum Schutz des zu strukturierenden Materials verbleibt (dieser Abschnitt des Lacks, der abgespült wird, hängt davon ab, ob der Lack ein Negativlack (belichteter Abschnitt der verbleiben) oder ein Positivlack (belichtete Abschnitte werden abgespült) ist. Es wird dann ein Materialentfernungsprozess durchgeführt (z. B. ein Nassätzen, anisotropes Ätzen (orientierungsabhängiges Ätzen), Plasmaätzen (reaktives lonenätzen (RIE) usw.)), um die ungeschützten Abschnitte des Materials unter dem Lack, die zu strukturieren sind, zu entfernen. Der Lack wird anschließend entfernt, sodass das darunterliegende Material verbleibt, welches gemäß dem Belichtungsmuster für Licht (oder einem negativen Bild davon) strukturiert ist.
  • Für die Zwecke hierin sind „Seitenwandabstandshalter“ Strukturen, die dem Fachmann bekannt sind und im Allgemeinen durch Abscheiden oder Aufwachsen einer konformen isolierenden Schicht (z. B. jeder Isolator, der oben genannt ist) und einem nachfolgenden Durchführen eines gerichteten Ätzprozesses (anisotropisch) gebildet werden, der das Material von horizontalen Oberflächen mit einer größeren Rate ätzt, als das Material von vertikalen Oberflächen, wobei ein isolierendes Material entlang der vertikalen Seitenflächen der Strukturen verbleibt. Dieses Material, das auf den vertikalen Seitenwänden verbleibt, wird als Seitenwandabstandshalter bezeichnet.
  • Während lediglich einer oder eine begrenzte Anzahl von Transistoren in den Zeichnungen dargestellt ist, würde der Fachmann verstehen, dass viele unterschiedliche Arten von Transistoren gleichzeitig mit der Ausführungsform hierin gebildet werden können. Die Zeichnungen sollen eine gleichzeitige Bildung von mehreren Transistoren unterschiedlicher Arten zeigen; die Zeichnungen wurden jedoch vereinfacht, sodass sie lediglich eine begrenzte Anzahl von Transistoren zeigen und dadurch dem Leser leichter die unterschiedlichen dargestellten Merkmale erkennen lassen. Dies soll die Offenbarung nicht begrenzen, da die Offenbarung auf Strukturen anwendbar ist, die eine Vielzahl von Transistoren von jedem Typ umfassen, die in den Figuren dargestellt sind.
  • Die hierin verwendete Terminologie dient zum Zwecke der Beschreibung von speziellen Ausführungsformen und ist nicht auf das Vorangehende beschränkend anzusehen. Gemäß der Verwendung hierin sollen die Einzahlformen „ein“, „eine“, „einer“ und „der, die das“ die Mehrzahlformen umfassen, sofern der Kontext dies nicht anderweitig klar anzeigt. Weiterhin sollen Begriffe, die hierin verwendet werden, wie z. B. „rechts“, „links“, „vertikal“, „horizontal“, „oben“, „unten“, „obere“, „untere“, „unterhalb“, „darunter“, „unterhalb“, „über“, „überlagernd“, „parallel“, „senkrecht“, usw. als relative Stellen bezeichnet angesehen werden, wie sie in den Zeichnungen orientiert und dargestellt sind (sofern nicht anderweitig angezeigt wird). Begriffe wie z. B. „berühren“, „in Kontakt“, „angrenzen“, „direkt neben“, „unmittelbar neben“ usw. sollen anzeigen, dass wenigstens ein Element physikalisch mit einem anderen Element in Kontakt steht (ohne andere Elemente, die die beschriebenen Elemente trennen). Der Begriff „seitlich“ wird hierin verwendet, um die relative Lage von Elementen zu beschreiben und genauer anzuzeigen, dass ein Element an der Seite eines anderen Elements positioniert ist, gegenüber einer Positionierung über oder unter dem anderen Element, wie diese Elemente in den Zeichnungen orientiert und dargestellt sind. Ein Element, das z. B. seitlich neben einem anderen Element positioniert ist, befindet sich neben dem anderen Element. Ein Element, das seitlich unmittelbar neben dem anderen Element positioniert ist, befindet sich direkt neben dem anderen Element. Ein Element, das ein anderes Element seitlich umgibt, befindet sich neben dem anderen Element und grenzt an die äußere Seitenwand des anderen Elements an.
  • Ausführungsformen hierin können in einer Vielzahl von elektronischen Geräten eingesetzt werden, einschließlich, jedoch ohne Beschränkung auf, fortschrittliche Sensoren, Speicher/Datenspeicher, Halbleiter, Mikroprozessoren und andere Anwendungen. Eine sich ergebende Vorrichtung und Struktur, z. B. ein integrierter Schaltungs (IC)-Chip kann durch den Hersteller in der Form von rohen Wafern (d. h., als ein einzelner Wafer mit mehreren nicht eingehausten Chips), als ein reines Die oder in eingehauster Form vertrieben werden. Im letzteren Fall ist der Chip in einem Einzelchipgehäuse (z. B. einem Plastikträger mit Leitungen, die an einem Motherboard oder einem anderen Träger höherer Ordnung angebracht sind) oder in einem Mehrchipgehäuse (z. B. ein Plastikträger mit Oberflächenzwischenverbindungen und/oder vergrabenen Zwischenverbindungen) montiert sein. In jedem Fall ist der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen signalverarbeitenden Vorrichtungen als Teil von (a) einem Zwischenprodukt, z. B. einem Motherboard, oder (b) einem Endprodukt integriert. Das Endprodukt kann ein beliebiges Produkt sein, das integrierte Schaltungschips umfasst, im Bereich von Spielzeug und anderen Low-End-Geräten, bis zu fortschrittlichen Computerprodukten mit einer Anzeige, einer Tastatur oder einer anderen Eingabevorrichtung und einem Zentralprozessor.
  • Während das Vorangegangene ausführlich mit Bezug auf lediglich eine begrenzte Anzahl von Ausführungsformen beschrieben wurde, ist zu verstehen, dass die Ausführungsformen hierin nicht auf diese Beschreibung begrenzt sind. Die Elemente können hierbei modifiziert sein, sodass sie eine beliebige Anzahl von Änderungen, Abwandlungen, Substitutionen oder äquivalenten Anordnungen umfassen, die bis hier nicht beschrieben sind, die jedoch in den Rahmen und das Wesen der Erfindung hierin fallen. Zusätzlich ist zu verstehen, dass, während verschiedene Ausführungsformen in der vorangegangenen Beschreibung beschrieben sind, Aspekte hierin aus lediglich einigen der beschriebenen Ausführungsformen einbezogen werden können. Demgemäß sollen die Ansprüche unten nicht als durch die vorangegangene Beschreibung begrenzt angesehen werden. Ein Bezug auf ein Element in der Einzahlform soll nicht „eins und lediglich eins“ bedeuten, sofern es nicht spezielle angemerkt wird. Stattdessen soll es „ein oder mehrere“ bedeuten. Alle strukturellen und funktionalen Äquivalente zu diesen Elementen der verschiedenen Ausführungsformen, die in dieser Beschreibung beschrieben sind, sind nun bekannt oder werden dem Fachmann später bekannt werden, werden hierdurch durch Bezugnahme umfänglich aufgenommen und sollen durch die Beschreibung abgedeckt werden. Es ist demzufolge zu verstehen, dass Änderungen in den speziellen Ausführungsformen gemacht werden können, die hierin offenbart sind, ohne vom Rahmen des Vorangegangenen abzuweichen, wie es in den Ansprüchen dargelegt wird.

Claims (20)

  1. Eine integrierte Schaltungsstruktur, umfassend: Isolationselemente, die sich in ein Substrat erstrecken; Source/Drain-Bereiche eines ersten Transistors, die die Isolationselemente kontaktieren, wobei sich die Isolationselemente von dem Substrat zu den Source/Drain-Bereichen des ersten Transistors erstrecken; Isolationsschichten, die mit den Source/Drain-Bereichen des ersten Transistors in Kontakt stehen; Source/Drain-Bereiche eines zweiten Transistors, die mit den Isolationsschichten in Kontakt stehen, wobei der erste Transistor zwischen dem zweiten Transistor und dem Substrat angeordnet ist, und wobei die Isolationsschichten sich zwischen den Source/Drain-Bereichen des ersten Transistors und den Source/Drain-Bereichen des zweiten Transistors befinden; Kanalgebiete des ersten Transistors, die mit den Source/Drain-Bereichen des ersten Transistors in Kontakt stehen und sich dazwischen erstrecken; Kanalgebiete des zweiten Transistors, die mit den Source/Drain-Bereichen des zweiten Transistors in Kontakt stehen und sich dazwischen erstrecken; und einen Gateleiter, der Seiten des Kanalgebiets des ersten Transistors und des Kanalgebiets des zweiten Transistors umgibt.
  2. Integrierte Schaltungsstruktur nach Anspruch 1, wobei die Isolationselemente Isolator-Plugs oder einen vergrabenen Oxidbereich in dem Substrat umfassen.
  3. Integrierte Schaltungsstruktur nach Anspruch 1, wobei die Isolationsschichten eine Breite aufweisen, die kleiner oder gleich einer Breite der Source/Drain-Bereiche des ersten Transistors in einer Richtung parallel zu einer Oberfläche des Substrats ist.
  4. Integrierte Schaltungsstruktur nach Anspruch 1, ferner umfassend eine dielektrische Beschichtung, die zwischen den Isolationselementen und dem Substrat angeordnet ist.
  5. Integrierte Schaltungsstruktur nach Anspruch 1, wobei die Source/Drain-Bereiche des ersten Transistors eine vergrabene Oxidschicht kontaktieren, die mit dem Substrat verbunden ist.
  6. Integrierte Schaltungsstruktur nach Anspruch 1, wobei die Source/Drain-Bereiche des zweiten Transistors SiGe:B darstellen, welches auf Oberflächen der Kanalgebiete des zweiten Transistors epitaktisch gewachsen sind.
  7. Integrierte Schaltungsstruktur nach Anspruch 1, wobei die Source/Drain-Bereiche des ersten Transistors und die Source/Drain-Bereiche des zweiten Transistors epitaktisch gewachsene Materialien umfassen.
  8. Integrierte Schaltungsstruktur, umfassend: ein Substrat; Isolationselemente, die sich in einer Oberfläche des Substrats erstrecken; Source/Drain-Bereiche eines ersten Transistors, die mit den isolationselementen in Kontakt stehen, wobei sich die Isolationselemente von dem Substrat zu den Source/Drain-Bereichen des ersten Transistors erstrecken; Isolationsschichten, die die Source/Drain-Bereiche des ersten Transistors kontaktieren; Source/Drain-Bereiche eines zweiten Transistors, die die Isolationsschichten kontaktieren, wobei der erste Transistor zwischen dem zweiten Transistor und dem Substrat angeordnet ist, und wobei die Isolationsschichten zwischen den Source/Drain-Bereichen des ersten Transistors und den Source/Drain-Bereichen des zweiten Transistors angeordnet sind; ein Kanalgebiet des ersten Transistors, das mit den Source/Drain-Bereichen des ersten Transistors in Kontakt steht und sich dazwischen erstreckt; ein Kanalgebiet des zweiten Transistors, das mit den Source/Drain-Bereichen des zweiten Transistors in Kontakt steht und sich dazwischen erstreckt, wobei sich das Kanalgebiet des ersten Transistors und das Kanalgebiet des zweiten Transistors parallel zu der Oberfläche des Substrats erstrecken; einen Gateleiter, der Seiten des Kanalgebiets des ersten Transistors und des Kanalgebiets des zweiten Transistors umgibt; und eine dielektrische Beschichtung, die sich seitlich neben dem Gateleiter befindet, wobei sich die dielektrische Beschichtung von den Isolationsschichten und den Isolationselementen unterscheidet.
  9. Integrierte Schaltungsstruktur nach Anspruch 8, wobei die Isolationselemente Isolator-Plugs oder einen vergrabenen Oxidbereich in dem Substrat umfassen.
  10. Integrierte Schaltungsstruktur nach Anspruch 8, wobei die Isolationsschichten in einer Richtung parallel zu der Oberfläche des Substrats eine Breite aufweisen, die kleiner oder gleich einer Breite der Source/Drain-Bereiche des ersten Transistors ist.
  11. Integrierte Schaltungsstruktur nach Anspruch 8, wobei die dielektrische Beschichtung zwischen den Isolationselementen und dem Substrat angeordnet ist.
  12. Integrierte Schaltungsstruktur nach Anspruch 8, wobei die Source/Drain-Bereiche des ersten Transistors eine vergrabene Oxidschicht kontaktieren, die mit dem Substrat verbunden ist.
  13. Integrierte Schaltungsstruktur nach Anspruch 8, wobei die Source/Drain-Bereiche des zweiten Transistors SiGe:B darstellen, welches epitaktisch auf Oberflächen der Kanalgebiete des zweiten Transistors gewachsen ist.
  14. Integrierte Schaltungsstruktur nach Anspruch 8, wobei die Source/Drain-Bereiche des ersten Transistors und die Source/Drain-Bereiche des zweiten Transistors epitaktisch gewachsene Materialien umfassen.
  15. Verfahren, umfassend: ein Bilden einer mehrlagigen Struktur auf einem Substrat, sodass sie Halbleiterschichten umfasst, die durch Abstandshalterschichten getrennt sind; ein Strukturieren der mehrlagigen Struktur, um Vertiefungen durch die mehrlagige Struktur zu bilden, die sich zu dem Substrat erstrecken, wodurch Finnen festgelegt werden; ein Bilden von Isolationselementen, die sich in die Oberfläche des Substrats erstrecken; ein Bilden von Source/Drain-Bereichen eines ersten Transistors in der Vertiefung, sodass sie die Isolationselemente kontaktieren, wobei die Isolationselemente gebildet sind, sodass sie sich von dem Substrat zu den Source/Drain-Bereichen des ersten Transistors erstrecken; ein Bilden von Isolationsschichten in der Vertiefung, sodass sie die Source/Drain-Bereiche des ersten Transistors kontaktieren; ein Bilden von Source/Drain-Bereichen eines zweiten Transistors in den Vertiefungen, sodass sie die Isolationsschichten kontaktieren, wobei der erste Transistor gebildet ist, sodass er zwischen dem zweiten Transistor und dem Substrat angeordnet ist, wobei die Isolationsschichten gebildet sind, sodass sie sich zwischen den Source/Drain-Bereichen des ersten Transistors und den Source/Drain-Bereichen des zweiten Transistors befinden, wobei eine der Halbleiterschichten ein Kanalgebiet des ersten Transistors umfasst, welches sich zwischen den Source/Drain-Bereichen des ersten Transistors erstreckt und damit in Kontakt steht, wobei eine andere der Halbleiterschichten ein Kanalgebiet des zweiten Transistors umfasst, das mit den Source/Drain-Bereichen des zweiten Transistors in Kontakt steht und sich dazwischen erstreckt; ein Bilden einer dielektrischen Beschichtung seitlich neben den Finnen, wobei die dielektrische Beschichtung sich von den Isolationsschichten und den Isolationselementen unterscheidet; und ein Austauschen von Abschnitten der Abstandshalterschichten durch einen Gateleiter, der Seiten des Kanalgebiets des ersten Transistors und des Kanalgebiets des zweiten Transistors umgibt.
  16. Verfahren nach Anspruch 15, wobei die Isolationselemente gebildet sind, sodass sie Isolator-Plugs oder einen vergrabenen Oxidbereich in dem Substrat umfassen.
  17. Verfahren nach Anspruch 15, wobei das Bilden der Source/Drain-Bereiche des zweiten Transistors ein epitaktisches Wachsen von SiGe:B auf Oberflächen der Kanalgebiete des zweiten Transistors umfasst.
  18. Verfahren nach Anspruch 15, wobei die dielektrische Beschichtung gebildet ist, sodass sie zwischen den Isolatorelementen und dem Substrat angeordnet ist.
  19. Verfahren nach Anspruch 15, wobei die Source/Drain-Bereiche des ersten Transistors gebildet sind, sodass sie eine vergrabene Oxidschicht kontaktieren, die mit dem Substrat verbunden ist.
  20. Verfahren nach Anspruch 15, wobei eine Höhe der Isolationsschichten gebildet ist, sodass sie kleiner ist als eine Höhe der Source/Drain-Bereiche.
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