KR20230001172A - 반도체 소자 - Google Patents

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barrier
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박성일
박재현
김경호
윤철진
하대원
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Abstract

반도체 소자는, 기판 상에 상기 기판의 상면에 수직한 제1 방향으로 적층된 하부 채널 패턴 및 상부 채널 패턴, 상기 기판 상에 상기 하부 채널 패턴의 양 측에 배치되는 하부 소스/드레인 패턴들, 상기 하부 소스/드레인 패턴들 상에 적층되고 상기 상부 채널 패턴의 양 측에 배치되는 상부 소스/드레인 패턴들, 상기 하부 소스/드레인 패턴들과 상기 상부 소스/드레인 패턴들 사이의 제1 배리어 패턴, 및 상기 제1 배리어 패턴과 상기 상부 소스/드레인 패턴들 사이의 제2 배리어 패턴을 포함한다. 상기 제1 배리어 패턴과 상기 제2 배리어 패턴은 서로 다른 물질을 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자 및 그 제조방법에 대한 것으로, 보다 상세하게는 전계효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법에 대한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명에 이루고자 하는 일 기술적 과제는 성능이 개선된 적층 트랜지스터들(stacked transistors)을 포함하는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조가 용이한 적층 트랜지스터들(stacked transistors)을 포함하는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 반도체 소자는, 기판 상에 상기 기판의 상면에 수직한 제1 방향으로 적층된 하부 채널 패턴 및 상부 채널 패턴; 상기 기판 상에 상기 하부 채널 패턴의 양 측에 배치되는 하부 소스/드레인 패턴들; 상기 하부 소스/드레인 패턴들 상에 적층되고, 상기 상부 채널 패턴의 양 측에 배치되는 상부 소스/드레인 패턴들; 상기 하부 소스/드레인 패턴들과 상기 상부 소스/드레인 패턴들 사이의 제1 배리어 패턴; 및 상기 제1 배리어 패턴과 상기 상부 소스/드레인 패턴들 사이의 제2 배리어 패턴을 포함할 수 있다. 상기 제1 배리어 패턴과 상기 제2 배리어 패턴은 서로 다른 물질을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 기판 상에 상기 기판의 상면에 수직한 제1 방향으로 적층된 하부 채널 패턴 및 상부 채널 패턴; 상기 상부 채널 패턴 상에 배치되고, 상기 상부 채널 패턴 및 상기 하부 채널 패턴을 덮는 게이트 전극; 상기 게이트 전극의 일 측에 배치되고, 상기 하부 채널 패턴에 연결되는 하부 소스/드레인 패턴; 상기 게이트 전극의 상기 일 측에 배치되고, 상기 상부 채널 패턴에 연결되는 상부 소스/드레인 패턴; 상기 하부 소스/드레인 패턴과 상기 상부 소스/드레인 패턴 사이의 제1 배리어 패턴; 및 상기 제1 배리어 패턴과 상기 상부 소스/드레인 패턴 사이의 제2 배리어 패턴을 포함할 수 있다. 상기 제1 배리어 패턴과 상기 제2 배리어 패턴은 서로 다른 물질을 포함할 수 있다.
본 발명의 개념에 따르면, 서로 다른 물질을 포함하는 제1 배리어 패턴 및 제2 배리어 패턴이 기판 상에 적층된 하부 소스/드레인 패턴들과 상부 소스/드레인 패턴들 사이에 배치될 수 있다. 상기 하부 소스/드레인 패턴들을 포함하는 하부 트랜지스터와 상기 상부 소스/드레인 패턴들을 포함하는 상부 트랜지스터는 상기 제1 및 제2 배리어 패턴들에 의해 전기적으로 절연될 수 있다. 더하여, 상기 제2 배리어 패턴은 상기 상부 소스/드레인 패턴들의 형성을 위한 에피택시얼 성장 공정의 시드로 이용될 수 있다. 이에 따라, 상기 상부 소스/드레인 패턴들이 용이하게 성장될 수 있고, 그 결과, 상기 상부 소스/드레인 패턴들을 포함하는 상기 상부 트랜지스터의 성능 열화가 방지될 수 있다. 따라서, 성능이 개선되고 제조가 용이한 상기 적층 트랜지스터들을 포함하는 반도체 소자 및 그 제조방법이 제공될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 2는 도 1의 A-A' 및 B-B'에 따른 단면도이고, 도 3은 도 1의 C-C'에 따른 단면도이다.
도 4는 본 발명의 일부 실시예들에 따른 제1 배리어 패턴 및 제2 배리어 패턴의 전위 장벽(potential barrier)을 나타내는 개념도이다.
도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19, 도 21 및 도 23은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1의 A-A' 및 B-B'에 대응하는 단면도들이다.
도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1의 C-C'에 대응하는 단면도들이다.
도 25는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 A-A' 및 B-B'에 대응하는 단면도이다.
도 26은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 C-C'에 대응하는 단면도이다.
도 27, 도 29 및 도 31은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1의 A-A' 및 B-B'에 대응하는 단면도들이다.
도 28, 도 30 및 도 32는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1의 C-C'에 대응하는 단면도들이다.
도 33은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 A-A' 및 B-B'에 대응하는 단면도이다.
도 34는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 C-C'에 대응하는 단면도이다.
도 35는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 A-A' 및 B-B'에 대응하는 단면도이다.
도 36은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 C-C'에 대응하는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 2는 도 1의 A-A' 및 B-B'에 따른 단면도이고, 도 3은 도 1의 C-C'에 따른 단면도이다. 도 4는 본 발명의 일부 실시예들에 따른 제1 배리어 패턴 및 제2 배리어 패턴의 전위 장벽(potential barrier)을 나타내는 개념도이다.
도 1 내지 도 3을 참조하면, 활성 영역(102)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판, 저머늄 기판, 실리콘-저머늄 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 소자분리막(ST)이 상기 기판(100) 상에 제공될 수 있고, 상기 활성 영역(102)을 정의할 수 있다. 상기 소자분리막(ST)은 상기 활성 영역(102)의 측면을 덮을 수 있고, 상기 활성 영역(102)의 상면을 노출할 수 있다. 상기 소자분리막(ST)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
하부 채널 패턴(CHa) 및 상부 채널 패턴(CHb)이 상기 기판(100)의 상기 활성 영역(102) 상에 적층될 수 있다. 상기 하부 채널 패턴(CHa) 및 상기 상부 채널 패턴(CHb)은 상기 기판(100)의 상면(100U)에 수직한 제1 방향(D1)을 따라 차례로 적층될 수 있다. 상기 기판(100)의 상면(100U)은 상기 활성 영역(102)의 상면에 대응할 수 있다.
일부 실시예들에 따르면, 상기 하부 채널 패턴(CHa)은 상기 제1 방향(D1)을 따라 적층된 복수의 하부 반도체 패턴들(110A)을 포함할 수 있다. 상기 하부 반도체 패턴들(110A)은 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 하부 반도체 패턴들(110A) 중 최하층의 하부 반도체 패턴(110A)은 상기 활성 영역(102)의 상부일 수 있다. 상기 하부 반도체 패턴들(110A)은 실리콘(Si), 실리콘 저마늄(SiGe), 및 저마늄(Ge) 중 적어도 하나를 포함할 수 있다. 상기 상부 채널 패턴(CHb)은 상기 제1 방향(D1)을 따라 적층된 복수의 상부 반도체 패턴들(110B)을 포함할 수 있다. 상기 상부 반도체 패턴들(110B)은 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 상부 반도체 패턴들(110B) 중 최하층의 상부 반도체 패턴(110B)은 상기 하부 반도체 패턴들(110A) 중 최상층의 하부 반도체 패턴(110A)으로부터 상기 제1 방향(D1)으로 이격될 수 있다. 상기 상부 반도체 패턴들(110B)은 실리콘(Si), 실리콘 저마늄(SiGe), 및 저마늄(Ge) 중 적어도 하나를 포함할 수 있다.
상기 하부 반도체 패턴들(110A) 및 상기 상부 반도체 패턴들(110B)은 상기 활성 영역(102) 상에 상기 제1 방향(D1)으로 서로 이격되도록 적층될 수 있다. 일부 실시예들에 따르면, 상기 하부 반도체 패턴들(110A) 및 상기 상부 반도체 패턴들(110B)의 각각은 상기 활성 영역(102) 상에서 상기 기판(100)의 상면(100U)에 평행한 제2 방향(D2)으로 길게 연장될 수 있다.
하부 소스/드레인 패턴들(SDa)이 상기 기판(100)의 상기 활성 영역(102) 상에 배치될 수 있다. 상기 하부 소스/드레인 패턴들(SDa)은 상기 하부 채널 패턴(CHa)의 양 측에 배치될 수 있고, 상기 하부 채널 패턴(CHa)에 연결될 수 있다. 상기 하부 소스/드레인 패턴들(SDa)은 상기 기판(100)의 상면(100U)에 평행하고 상기 제2 방향(D2)에 교차하는 제3 방향(D3)을 따라 서로 이격될 수 있다. 상기 하부 소스/드레인 패턴들(SDa)은 상기 하부 채널 패턴(CHa)을 사이에 두고 상기 제3 방향(D3)으로 서로 이격될 수 있다. 일부 실시예들에 따르면, 상기 하부 채널 패턴(CHa)의 상기 하부 반도체 패턴들(110A)은 상기 하부 소스/드레인 패턴들(SDa) 사이에 개재할 수 있다. 상기 하부 반도체 패턴들(110A)의 각각은 상기 하부 소스/드레인 패턴들(SDa)에 연결될 수 있고, 상기 하부 소스/드레인 패턴들(SDa)과 직접 접촉할 수 있다. 상기 하부 소스/드레인 패턴들(SDa)의 각각은 상기 하부 반도체 패턴들(110A)의 측면들과 접할 수 있다.
상기 하부 소스/드레인 패턴들(SDa)은 상기 기판(100) 및 상기 하부 반도체 패턴들(110A)을 시드로 이용하여 형성된 에피택시얼 패턴들일 수 있다. 상기 하부 소스/드레인 패턴들(SDa)은 실리콘 저마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 상기 하부 소스/드레인 패턴들(SDa)은 상기 하부 채널 패턴(CHa)에 인장성 스트레인 또는 압축성 스트레인을 제공하도록 구성될 수 있다.
상부 소스/드레인 패턴들(SDb)이 상기 기판(100)의 상기 활성 영역(102) 상에 배치될 수 있고, 상기 하부 소스/드레인 패턴들(SDa) 상에 적층될 수 있다. 상기 상부 소스/드레인 패턴들(SDb)은 상기 제1 방향(D1)을 따라 상기 하부 소스/드레인 패턴들(SDa) 상에 적층될 수 있고, 상기 제1 방향(D1)을 따라 상기 하부 소스/드레인 패턴들(SDa)로부터 이격될 수 있다. 상기 상부 소스/드레인 패턴들(SDb)은 상기 상부 채널 패턴(CHb)의 양 측에 배치될 수 있고, 상기 상부 채널 패턴(CHb)에 연결될 수 있다. 상기 상부 소스/드레인 패턴들(SDb)은 상기 상부 채널 패턴(CHb)을 사이에 두고 상기 제3 방향(D3)으로 서로 이격될 수 있다. 일부 실시예들에 따르면, 상기 상부 채널 패턴(CHb)의 상기 상부 반도체 패턴들(110B)은 상기 상부 소스/드레인 패턴들(SDb) 사이에 개재할 수 있다. 상기 상부 반도체 패턴들(110B)의 각각은 상기 상부 소스/드레인 패턴들(SDb)에 연결될 수 있고, 상기 상부 소스/드레인 패턴들(SDb)과 직접 접촉할 수 있다. 상기 상부 소스/드레인 패턴들(SDb)의 각각은 상기 상부 반도체 패턴들(110B)의 측면들과 접할 수 있다.
상기 상부 소스/드레인 패턴들(SDb)은 후술될 제2 배리어 패턴 및 상기 상부 반도체 패턴들(110B)을 시드로 이용하여 형성된 에피택시얼 패턴들일 수 있다. 상기 상부 소스/드레인 패턴들(SDb)은 실리콘 저마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 상기 상부 소스/드레인 패턴들(SDb)은 상기 상부 채널 패턴(CHb)에 인장성 스트레인 또는 압축성 스트레인을 제공하도록 구성될 수 있다.
제1 배리어 패턴(122)이 상기 하부 소스/드레인 패턴들(SDa)과 상기 상부 소스/드레인 패턴들(SDb) 사이에 배치될 수 있다. 상기 제1 배리어 패턴(122)은 상기 제3 방향(D3)으로 서로 이격된 한 쌍의 제1 배리어 패턴들(122)을 포함할 수 있다. 상기 한 쌍의 제1 배리어 패턴들(122) 중 하나는 상기 하부 소스/드레인 패턴들(SDa) 중 하나와 상기 상부 소스/드레인 패턴들(SDb) 중 하나 사이에 배치될 수 있고, 상기 한 쌍의 제1 배리어 패턴들(122) 중 다른 하나는 상기 하부 소스/드레인 패턴들(SDa) 중 다른 하나와 상기 상부 소스/드레인 패턴들(SDb) 중 다른 하나 사이에 배치될 수 있다.
제2 배리어 패턴(124)이 상기 제1 배리어 패턴(122)과 상기 상부 소스/드레인 패턴들(SDb) 사이에 배치될 수 있다. 상기 제2 배리어 패턴(124)은 상기 제3 방향(D3)으로 서로 이격된 한 쌍의 제2 배리어 패턴들(124)을 포함할 수 있다. 상기 한 쌍의 제2 배리어 패턴들(124) 중 하나는 상기 한 쌍의 제1 배리어 패턴들(122) 중 하나와 상기 상부 소스/드레인 패턴들(SDb) 중 하나 사이에 배치될 수 있고, 상기 한 쌍의 제2 배리어 패턴들(124) 중 다른 하나는 상기 한 쌍의 제1 배리어 패턴들(122) 중 다른 하나와 상기 상부 소스/드레인 패턴들(SDb) 중 다른 하나 사이에 배치될 수 있다.
절연 스페이서(130)가 상기 하부 소스/드레인 패턴들(SDa)과 상기 상부 소스/드레인 패턴들(SDb) 사이에 배치될 수 있다. 상기 절연 스페이서(130)는 상기 제3 방향(D3)으로 서로 이격된 한 쌍의 절연 스페이서들(130)을 포함할 수 있다. 상기 한 쌍의 절연 스페이서들(130) 중 하나는 상기 하부 소스/드레인 패턴들(SDa) 중 하나와 상기 상부 소스/드레인 패턴들(SDb) 중 하나 사이에 배치될 수 있고, 상기 한 쌍의 절연 스페이서들(130) 중 다른 하나는 상기 하부 소스/드레인 패턴들(SDa) 중 다른 하나와 상기 상부 소스/드레인 패턴들(SDb) 중 다른 하나 사이에 배치될 수 있다. 상기 한 쌍의 절연 스페이서들(130)은 상기 한 쌍의 제1 배리어 패턴들(122) 사이에 배치될 수 있고, 상기 한 쌍의 제2 배리어 패턴들(124) 사이로 연장될 수 있다. 상기 한 쌍의 절연 스페이서들(130)은 상기 하부 소스/드레인 패턴들(SDa)과 상기 상부 소스/드레인 패턴들(SDb) 사이에서 상기 제1 방향(D1)으로 연장될 수 있다. 상기 절연 스페이서(130)는 절연 물질(일 예로, 실리콘 질화물)을 포함할 수 있다.
상기 제1 배리어 패턴(122)과 상기 제2 배리어 패턴(124)은 서로 다른 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 제1 배리어 패턴(122)과 상기 제2 배리어 패턴(124)은 서로 다른 도전형을 갖는 반도체 물질을 포함할 수 있다. 일 예로, 상기 제1 배리어 패턴(122)은 제1 도전형을 가질 수 있고, 상기 제2 배리어 패턴(124)은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 상기 하부 소스/드레인 패턴들(SDa)은 상기 상부 소스/드레인 패턴들(SDb)과 다른 도전형을 가질 수 있다. 상기 하부 소스/드레인 패턴들(SDa)은 상기 제1 배리어 패턴(122)과 다른 도전형을 가질 수 있고, 일 예로, 상기 제2 도전형을 가질 수 있다. 상기 상부 소스/드레인 패턴들(SDb)은 상기 제2 배리어 패턴(124)과 다른 도전형을 가질 수 있고, 일 예로, 상기 제1 도전형을 가질 수 있다.
상기 제1 배리어 패턴(122) 및 상기 상부 소스/드레인 패턴들(SDb)은 상기 제1 도전형을 갖는 제1 불순물을 포함할 수 있다. 상기 제1 도전형이 N형인 경우 상기 제1 불순물은 비소(As) 또는 인(P)일 수 있고, 상기 제1 도전형이 P형인 경우 상기 제1 불순물은 보론(B)일 수 있다. 상기 상부 소스/드레인 패턴들(SDb) 내 상기 제1 불순물의 농도는 상기 제1 배리어 패턴(122) 내 상기 제1 불순물의 농도보다 클 수 있다. 상기 제2 배리어 패턴(124) 및 상기 하부 소스/드레인 패턴들(SDa)은 상기 제2 도전형을 갖는 제2 불순물을 포함할 수 있다. 상기 제2 도전형이 N형인 경우 상기 제2 불순물은 비소(As) 또는 인(P)일 수 있고, 상기 제2 도전형이 P형인 경우 상기 제2 불순물은 보론(B)일 수 있다. 상기 하부 소스/드레인 패턴들(SDa) 내 상기 제2 불순물의 농도는 상기 제2 배리어 패턴(124) 내 상기 제2 불순문의 농도보다 클 수 있다.
도 4를 참조하면, 일부 실시예들에 따르면, 상기 제1 배리어 패턴(122) 및 상기 제2 배리어 패턴(124)은 상기 하부 소스/드레인 패턴들(SDa)과 상기 상부 소스/드레인 패턴들(SDb) 사이의 전위 장벽으로 기능할 수 있다. 일 예로, 상기 제1 도전형이 P형이고 상기 제2 도전형이 N형인 경우가 이하에서 설명된다. 상기 하부 소스/드레인 패턴들(SDa)이 N형이고 상기 제1 배리어 패턴(122)이 P형인 경우, 상기 제1 배리어 패턴(122)은 상기 하부 소스/드레인 패턴들(SDa) 내 전자의 확산을 저지하는 에너지 장벽으로 기능할 수 있다. 더하여, 상기 상부 소스/드레인 패턴들(SDb)이 P형이고 상기 제2 배리어 패턴(124)이 N형인 경우, 상기 제2 배리어 패턴(124)은 상기 상부 소스/드레인 패턴들(SDb) 내 정공의 확산을 저지하는 에너지 장벽으로 기능할 수 있다. 다른 예로, 상기 제1 도전형이 N형이고 상기 제2 도전형이 P형인 경우가 이하에서 설명된다. 상기 하부 소스/드레인 패턴들(SDa)이 P형이고 상기 제1 배리어 패턴(122)이 N형인 경우, 상기 제1 배리어 패턴(122)은 상기 하부 소스/드레인 패턴들(SDa) 내 정공의 확산을 저지하는 에너지 장벽으로 기능할 수 있다. 더하여, 상기 상부 소스/드레인 패턴들(SDb)이 N형이고 상기 제2 배리어 패턴(124)이 P형인 경우, 상기 제2 배리어 패턴(124)은 상기 상부 소스/드레인 패턴들(SDb) 내 전자의 확산을 저지하는 에너지 장벽으로 기능할 수 있다.
도 1 내지 도 3을 다시 참조하면, 게이트 구조체(GS)가 상기 상부 채널 패턴(CHb) 상에 배치될 수 있고, 상기 상부 채널 패턴(CHb) 및 상기 하부 채널 패턴(CHa)을 덮을 수 있다. 상기 게이트 구조체(GS)는 상기 제2 방향(D2)으로 연장될 수 있고, 상기 상부 채널 패턴(CHb)의 상기 제2 방향(D2)으로 마주하는 측면들, 및 상기 하부 채널 패턴(CHa)의 상기 제2 방향(D2)으로 마주하는 측면들을 덮을 수 있다. 상기 상부 채널 패턴(CHb) 및 상기 하부 채널 패턴(CHa)은 상기 제1 방향(D1)을 따라 상기 게이트 구조체(GS)와 수직적으로 중첩할 수 있다. 상기 하부 소스/드레인 패턴들(SDa)은 상기 게이트 구조체(GS)의 양 측에 그리고 상기 기판(100) 상에 배치될 수 있다. 상기 한 쌍의 제1 배리어 패턴들(122)은 상기 게이트 구조체(GS)의 양 측에 배치될 수 있고, 상기 하부 소스/드레인 패턴들(SDa) 상에 적층될 수 있다. 상기 한 쌍의 제2 배리어 패턴들(124)은 상기 게이트 구조체(GS)의 양 측에 배치될 수 있고, 상기 한 쌍의 제1 배리어 패턴들(122) 상에 적층될 수 있다. 상기 상부 소스/드레인 패턴들(SDb)은 상기 게이트 구조체(GS)의 양 측에 배치될 수 있고, 상기 한 쌍의 제2 배리어 패턴들(124) 상에 적층될 수 있다. 상기 한 쌍의 절연 스페이서들(130)은 상기 게이트 구조체(GS)의 양 측에 배치될 수 있고, 상기 한 쌍의 제1 배리어 패턴들(122)과 상기 게이트 구조체(GS) 사이, 및 상기 한 쌍의 제2 배리어 패턴들(124)과 상기 게이트 구조체(GS) 사이에 개재할 수 있다.
상기 하부 소스/드레인 패턴들(SDa) 중 하나, 상기 한 쌍의 제1 배리어 패턴들(122) 중 하나, 상기 한 쌍의 제2 배리어 패턴들(124) 중 하나, 및 상기 상부 소스/드레인 패턴들(SDb) 중 하나는 상기 게이트 구조체(GS)의 일 측에서 상기 제1 방향(D1)을 따라 차례로 적층될 수 있다. 상기 한 쌍의 절연 스페이서들(130) 중 하나는 상기 한 쌍의 제1 배리어 패턴들(122) 중 상기 하나와 상기 게이트 구조체(GS) 사이에 개재할 수 있고, 상기 한 쌍의 제2 배리어 패턴들(124) 중 상기 하나와 상기 게이트 구조체(GS) 사이로 연장될 수 있다. 상기 한 쌍의 절연 스페이서들(130) 중 상기 하나는 상기 하부 소스/드레인 패턴들(SDa) 중 상기 하나와 상기 상부 소스/드레인 패턴들(SDb) 중 상기 하나 사이에서 상기 제1 방향(D1)으로 연장될 수 있다. 상기 한 쌍의 제1 배리어 패턴들(122) 중 상기 하나 및 상기 한 쌍의 제2 배리어 패턴들(124) 중 상기 하나는 상기 한 쌍의 절연 스페이서들(130) 중 상기 하나의 일 측에 배치될 수 있고, 상기 하부 채널 패턴(CHa), 상기 상부 채널 패턴(CHb), 및 상기 게이트 구조체(GS)는 상기 한 쌍의 절연 스페이서들(130) 중 상기 하나의 타 측에 배치될 수 있다.
상기 게이트 구조체(GS)는 상기 상부 채널 패턴(CHb) 상에 배치되고 상기 상부 채널 패턴(CHb) 및 상기 하부 채널 패턴(CHa)을 덮는 게이트 전극(GE), 상기 상부 채널 패턴(CHb) 및 상기 하부 채널 패턴(CHa)의 각각과 상기 게이트 전극(GE) 사이의 게이트 절연 패턴(GI), 상기 게이트 전극(GE)의 측면들 상의 게이트 스페이서들(GSP), 및 상기 게이트 전극(GE)의 상면 상의 게이트 캐핑 패턴(CAP)을 포함할 수 있다.
상기 게이트 전극(GE)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 상부 채널 패턴(CHb)의 상기 제2 방향(D2)으로 마주하는 측면들, 및 상기 하부 채널 패턴(CHa)의 상기 제2 방향(D2)으로 마주하는 측면들을 덮을 수 있다. 일부 실시예들에 따르면, 상기 게이트 전극(GE)은 상기 상부 채널 패턴(CHb)과 상기 하부 채널 패턴(CHa) 사이로 연장될 수 있다. 상기 절연 스페이서(130)는 상기 상부 채널 패턴(CHb)과 상기 하부 채널 패턴(CHa) 사이의 상기 게이트 전극(GE)의 일부와 상기 제1 배리어 패턴(122) 사이에 개재할 수 있고, 상기 게이트 전극(GE)의 상기 일부와 상기 제2 배리어 패턴(124) 사이로 연장될 수 있다. 상기 절연 스페이서(130)는 상기 하부 채널 패턴(CHa) 및 상기 게이트 전극(GE) 중 적어도 하나와 상기 제1 배리어 패턴(122) 사이에 개재할 수 있고, 상기 상부 채널 패턴(CHb) 및 상기 게이트 전극(GE) 중 적어도 하나와 상기 제2 배리어 패턴(124) 사이로 연장될 수 있다. 상기 게이트 전극(GE)은 상기 상부 채널 패턴(CHb)의 상기 상부 반도체 패턴들(110B) 사이, 및 상기 하부 채널 패턴(CHa)의 상기 하부 반도체 패턴들(110A) 사이로 연장될 수 있고, 상기 상부 반도체 패턴들(110B) 중 최하층의 상부 반도체 패턴(110B)과 상기 하부 반도체 패턴들(110A) 중 최상층의 하부 반도체 패턴(110A) 사이로 연장될 수 있다.
상기 게이트 스페이서들(GSP)은 상기 상부 채널 패턴(CHb) 상에 배치될 수 있고, 상기 게이트 전극(GE)의 측면들을 따라 상기 제2 방향(D2)으로 연장될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 상부 채널 패턴(CHb)과 상기 게이트 전극(GE) 사이에 개재될 수 있고, 상기 게이트 전극(GE)과 상기 게이트 스페이서들(GSP) 사이로 연장될 수 있다. 상기 게이트 절연 패턴(GI)의 최상부면은 상기 게이트 전극(GE)의 상기 상면과 실질적으로 공면을 이룰 수 있다. 일부 실시예들에 따르면, 상기 게이트 절연 패턴(GI)은 상기 상부 채널 패턴(CHb)의 상기 상부 반도체 패턴들(110B)의 각각과 상기 게이트 전극(GE) 사이에 개재할 수 있고, 상기 상부 반도체 패턴들(110B)의 각각의 외면을 둘러쌀 수 있다. 상기 상부 반도체 패턴들(110B)의 각각은 상기 게이트 절연 패턴(GI)을 사이에 두고 상기 게이트 전극(GE)으로부터 이격될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 상부 소스/드레인 패턴들(SDb)의 각각과 상기 게이트 전극(GE) 사이로 연장될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 하부 채널 패턴(CHa)의 상기 하부 반도체 패턴들(110A)의 각각과 상기 게이트 전극(GE) 사이에 개재할 수 있고, 상기 하부 반도체 패턴들(110A)의 각각의 외면을 둘러쌀 수 있다. 상기 하부 반도체 패턴들(110A)의 각각은 상기 게이트 절연 패턴(GI)을 사이에 두고 상기 게이트 전극(GE)으로부터 이격될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 하부 소스/드레인 패턴들(SDa)의 각각과 상기 게이트 전극(GE) 사이로 연장될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)의 바닥면을 따라 연장될 수 있고, 상기 게이트 전극(GE)과 상기 소자분리막(ST) 사이에 개재할 수 있다. 상기 게이트 캐핑 패턴(CAP)은 상기 게이트 전극(GE)의 상면을 따라 상기 제2 방향(D2)으로 연장될 수 있다. 상기 게이트 스페이서들(GSP)은 상기 게이트 캐핑 패턴(CAP)의 측면들 상으로 연장될 수 있고, 상기 게이트 스페이서들(GSP)의 최상부면들은 상기 게이트 캐핑 패턴(CAP)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 게이트 전극(GE)은 도핑된 반도체, 도전성 금속 질화물 및/또는 금속을 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 고유전막 중 적어도 하나를 포함할 수 있다. 상기 고유전막은 하프늄 산화막(HfO), 알루미늄 산화막(AlO) 또는 탄탈륨 산화막(TaO)과 같이 실리콘 산화막보다 유전상수가 큰 물질을 포함할 수 있다. 상기 게이트 스페이서들(GSP) 및 상기 게이트 캐핑 패턴(CAP)의 각각은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극(GE), 상기 하부 채널 패턴(CHa), 및 상기 하부 소스/드레인 패턴들(SDa)은 하부 트랜지스터를 구성할 수 있고, 상기 게이트 전극(GE), 상기 상부 채널 패턴(CHb), 및 상기 상부 소스/드레인 패턴들(SDb)은 상부 트랜지스터를 구성할 수 있다. 일부 실시예들에 따르면, 상기 하부 트랜지스터 및 상기 상부 트랜지스터의 각각은 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터, 또는 멀티 브릿지 채널 전계 효과 트랜지스터(Multi-Brige Channel Field Effect Transisor, MBCFET)일 수 있다. 상기 하부 트랜지스터 및 상기 상부 트랜지스터는 상기 기판(100) 상에 상기 제1 방향(D1)을 따라 수직하게 적층될 수 있고, 적층 트랜지스터들(stacked transistors)로 지칭될 수 있다.
제1 층간 절연막(140)이 상기 기판(100) 상에 배치될 수 있고, 상기 게이트 구조체(GS) 및 상기 상부 소스/드레인 패턴들(SDb)을 덮을 수 있다. 상기 제1 층간 절연막(140)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 상기 게이트 캐핑 패턴(CAP)의 상면은 상기 제1 층간 절연막(140)의 상면과 실질적으로 공면을 이룰 수 있다. 제2 층간 절연막(150)이 상기 제1 층간 절연막(140) 상에 배치될 수 있고, 상기 게이트 캐핑 패턴(CAP)의 상면을 덮을 수 있다. 상기 제2 층간 절연막(150)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
공통 전극(160)이 상기 게이트 구조체(GS)의 일 측에 배치될 수 있다. 상기 공통 전극(160)은 상기 제1 및 제2 층간 절연막들(140, 150)을 관통할 수 있고, 상기 상부 소스/드레인 패턴들(SDb) 중 하나에 전기적으로 연결될 수 있다. 상기 공통 전극(160)은 상기 제1 및 제2 배리어 패턴들(122, 124)을 관통하도록 연장될 수 있고, 상기 하부 소스/드레인 패턴들(SDa) 중 하나에 전기적으로 연결될 수 있다. 상기 공통 전극(160)은 상기 상부 소스/드레인 패턴들(SDb) 중 상기 하나 및 상기 하부 소스/드레인 패턴들(SDa) 중 상기 하나에 전기적으로 연결될 수 있다. 상기 공통 전극(160)은 도전 물질을 포함할 수 있다.
상부 전극(162) 및 하부 전극(164)이 상기 게이트 구조체(GS)의 타 측에 배치될 수 있다. 상기 상부 전극(162)은 상기 제1 및 제2 층간 절연막들(140, 150)을 관통할 수 있고, 상기 상부 소스/드레인 패턴들(SDb) 중 다른 하나에 전기적으로 연결될 수 있다. 상기 하부 전극(164)은 상기 제1 및 제2 층간 절연막들(140, 150), 상기 상부 소스/드레인 패턴들(SDb) 중 상기 다른 하나, 및 상기 제1 및 제2 배리어 패턴들(122, 124)을 관통할 수 있고, 상기 하부 소스/드레인 패턴들(SDa) 중 다른 하나에 전기적으로 연결될 수 있다. 상기 상부 전극(162) 및 상기 하부 전극(164)은 도전 물질을 포함할 수 있다.
측벽 절연 패턴(166)이 상기 하부 전극(164)의 측면을 덮을 수 있다. 상기 측벽 절연 패턴(166)은 상기 제1 및 제2 층간 절연막들(140, 150)의 각각과 상기 하부 전극(164) 사이, 상기 상부 소스/드레인 패턴들(SDb) 중 상기 다른 하나와 상기 하부 전극(164) 사이, 및 상기 제1 및 제2 배리어 패턴들(122, 124)의 각각과 상기 하부 전극(164) 사이에 개재할 수 있다. 상기 하부 전극(164)은 상기 측벽 절연 패턴(166)에 의해 상기 제1 및 제2 층간 절연막들(140, 150), 상기 상부 소스/드레인 패턴들(SDb) 중 상기 다른 하나, 및 상기 제1 및 제2 배리어 패턴들(122, 124)로부터 전기적으로 절연될 수 있다. 상기 하부 전극(164)은 상기 하부 소스/드레인 패턴들(SDa) 중 상기 다른 하나의 내부로 연장될 수 있다. 상기 측벽 절연 패턴(166)은 상기 하부 소스/드레인 패턴들(SDa) 중 상기 다른 하나와 상기 하부 전극(164) 사이로 연장될 수 있고, 상기 하부 전극(164)의 적어도 일부를 노출할 수 있다. 상기 하부 전극(164)은 상기 하부 전극(164)의 상기 노출된 부분을 통해 상기 하부 소스/드레인 패턴들(SDa) 중 상기 다른 하나에 전기적으로 연결될 수 있다. 상기 측벽 절연 패턴(166)은 절연 물질을 포함할 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 제1 배리어 패턴(122) 및 상기 제2 배리어 패턴(124)은 서로 다른 도전형을 갖는 반도체 물질을 포함할 수 있고, 상기 하부 소스/드레인 패턴들(SDa)과 상기 상부 소스/드레인 패턴들(SDb) 사이의 전위 장벽으로 기능할 수 있다. 상기 제2 배리어 패턴(124)이 반도체 물질을 포함함에 따라, 상기 제2 배리어 패턴(124)은 상기 상부 소스/드레인 패턴들(SDb)의 형성을 위한 에피택시얼 성장 공정의 시드로 이용될 수 있다. 이에 따라, 상기 상부 소스/드레인 패턴들(SDb)은 상기 제2 배리어 패턴(124)과 상기 상부 반도체 패턴들(110B)을 시드로 이용하여 용이하게 성장될 수 있고, 그 결과, 상기 상부 소스/드레인 패턴들(SDb)을 포함하는 상기 상부 트랜지스터의 성능 열화가 방지될 수 있다. 더하여, 상기 제1 배리어 패턴(122) 및 상기 제2 배리어 패턴(124)이 상기 하부 소스/드레인 패턴들(SDa)과 상기 상부 소스/드레인 패턴들(SDb) 사이의 전위 장벽으로 기능함에 따라, 상기 하부 소스/드레인 패턴들(SDa)을 포함하는 상기 하부 트랜지스터와 상기 상부 소스/드레인 패턴들(SDb)을 포함하는 상기 상부 트랜지스터 사이의 전기적 절연이 구현될 수 있다. 따라서, 성능이 개선된 상기 적층 트랜지스터들이 용이하게 제조될 수 있다.
도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19, 도 21 및 도 23은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1의 A-A' 및 B-B'에 대응하는 단면도들이다. 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1의 C-C'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 1 내지 도 4를 참조하여 설명한 반도체 소자와 중복되는 설명은 생략된다.
도 5 및 도 6을 참조하면, 희생층들(105) 및 반도체층들(112)이 기판(100) 상에 교대로 그리고 반복적으로 적층될 수 있다. 상기 희생층들(105)은 상기 반도체층들(112)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 희생층들(105)은 실리콘 저마늄(SiGe)층들일 수 있고, 상기 반도체층들(112)은 실리콘(Si)층들일 수 있다. 상기 희생층들(105) 및 상기 반도체층들(112)은 상기 기판(100)을 시드로 이용하는 에피택시얼 성장(epitaxial growth) 공정을 수행함으로써 형성될 수 있다. 상기 희생층들(105) 및 상기 반도체층들(112)은 서로 동일한 두께를 가지도록 형성되거나, 서로 다른 두께를 가지도록 형성될 수 있다.
상기 희생층들(105), 상기 반도체층들(112), 및 상기 기판(100)의 상부가 차례로 패터닝될 수 있고, 상기 기판(100) 내에 활성 영역(102)을 정의하는 트렌치(102T)가 형성될 수 있다. 상기 패터닝된 희생층들(105) 및 반도체층들(112)은 상기 활성 영역(102) 상에 배치될 수 있고, 예비 활성패턴(PAP)으로 지칭될 수 있다. 소자분리막(ST)이 상기 트렌치(102T)를 채우도록 형성될 수 있다. 상기 소자분리막(ST)을 형성하는 것은, 일 예로, 상기 기판(100) 상에 상기 트렌치(102T)를 채우는 절연막을 형성하는 것, 및 상기 예비 활성패턴(PAP)의 측면들이 노출되도록 상기 절연막을 리세스하는 것을 포함할 수 있다.
희생 게이트 구조체(SGS)가 상기 활성 영역(102) 상에 형성될 수 있고, 상기 예비 활성패턴(PAP)을 가로지를 수 있다. 상기 희생 게이트 구조체(SGS)는 상기 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있고, 상기 활성 영역(102) 및 상기 소자분리막(ST)을 가로지를 수 있다. 상기 희생 게이트 구조체(SGS)는 상기 예비 활성패턴(PAP) 상에 차례로 적층된, 식각 정지 패턴(172), 희생 게이트 패턴(170) 및 마스크 패턴(174)을 포함할 수 있다. 상기 희생 게이트 패턴(170)은 상기 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있고, 상기 예비 활성패턴(PAP)을 가로지를 수 있다. 상기 희생 게이트 패턴(170)은 상기 소자분리막(ST) 상으로 연장될 수 있다. 상기 식각 정지 패턴(172)은 상기 예비 활성패턴(PAP)과 상기 희생 게이트 패턴(170) 사이에 개재할 수 있고, 상기 소자분리막(ST)과 상기 희생 게이트 패턴(170) 사이로 연장될 수 있다.
상기 희생 게이트 패턴(170) 및 상기 식각 정지 패턴(172)을 형성하는 것은, 상기 기판(100) 상에 상기 예비 활성패턴(PAP)을 덮는 식각 정지막(미도시) 및 희생 게이트막(미도시)을 차례로 형성하는 것, 상기 희생 게이트막 상에 상기 희생 게이트 패턴(170)이 형성될 영역을 정의하는 상기 마스크 패턴(174)을 형성하는 것, 및 상기 마스크 패턴(174)을 식각 마스크로 이용하여 상기 희생 게이트막 및 상기 식각 정지막을 순차로 패터닝하는 것을 포함할 수 있다. 상기 식각 정지막은 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 희생 게이트막은 상기 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 희생 게이트막은 일 예로, 폴리 실리콘을 포함할 수 있다. 상기 마스크 패턴(174)을 식각 마스크로 상기 희생 게이트막을 패터닝하여 상기 희생 게이트 패턴(170)이 형성될 수 있다. 상기 희생 게이트막을 패터닝하는 것은, 상기 식각 정지막에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 상기 희생 게이트 패턴(170)이 형성된 후, 상기 희생 게이트 패턴(170) 양 측의 상기 식각 정지막이 제거될 수 있고, 이에 따라, 상기 희생 게이트 패턴(170) 아래에 상기 식각 정지 패턴(172)이 국소적으로 형성될 수 있다.
게이트 스페이서막(180)이 상기 희생 게이트 구조체(SGS)를 덮도록 형성될 수 있다. 상기 게이트 스페이서막(180)은 상기 희생 게이트 구조체(SGS)의 상면 및 측면들을 덮을 수 있고, 상기 예비 활성패턴(PAP)의 상면 상으로 연장될 수 있다. 상기 게이트 스페이서막(180)은 일 예로, 실리콘 질화물을 포함할 수 있다.
도 7 및 도 8을 참조하면, 제1 식각 공정이 상기 게이트 스페이서막(180) 상에 수행될 수 있다. 상기 게이트 스페이서막(180)은 상기 제1 식각 공정에 의해 이방성 식각될 수 있고, 이에 따라, 상기 희생 게이트 구조체(SGS)의 측면들 상에 게이트 스페이서들(GSP)이 형성될 수 있다. 상기 예비 활성패턴(PAP)의 상부가 상기 제1 식각 공정에 의해 식각될 수 있고, 이에 따라, 상부 희생 패턴들(105B) 및 상부 반도체 패턴들(110B)이 형성될 수 있다. 상기 상부 희생 패턴들(105B) 및 상기 상부 반도체 패턴들(110B)은 상기 희생 게이트 구조체(SGS) 및 상기 게이트 스페이서들(GSP)을 식각 마스크로 이용하여 상기 예비 활성패턴(PAP)의 상기 상부를 식각함으로써 형성될 수 있다.
상기 상부 희생 패턴들(105B) 및 상기 상부 반도체 패턴들(110B)이 형성된 후, 절연 스페이서막(132)이 상기 희생 게이트 구조체(SGS)를 덮도록 형성될 수 있다. 상기 절연 스페이서막(132)은 상기 희생 게이트 구조체(SGS)의 상면 및 측면들을 덮을 수 있고, 상기 게이트 스페이서들(GSP)이 상기 희생 게이트 구조체(SGS)의 상기 측면들과 상기 절연 스페이서막(132) 사이에 개재될 수 있다. 상기 절연 스페이서막(132)은 상기 상부 희생 패턴들(105B) 및 상기 상부 반도체 패턴들(110B)의 측면들을 컨포멀하게 덮을 수 있고, 상기 예비 활성패턴(PAP)의 잔부의 상면 상으로 연장될 수 있다. 상기 절연 스페이서막(132)은 일 예로, 실리콘 질화물을 포함할 수 있다.
도 9 및 도 10을 참조하면, 제2 식각 공정이 상기 절연 스페이서막(132) 상에 수행될 수 있다. 상기 절연 스페이서막(132)은 상기 제2 식각 공정에 의해 이방성 식각될 수 있고, 이에 따라, 상기 희생 게이트 구조체(SGS)의 측면들, 및 상기 상부 희생 패턴들(105B) 및 상기 상부 반도체 패턴들(110B)의 측면들 상에 예비 절연 스페이서들(134)이 형성될 수 있다. 상기 게이트 스페이서들(GSP)은 상기 희생 게이트 구조체(SGS)의 상기 측면들과 상기 예비 절연 스페이서들(134) 사이에 개재할 수 있다. 상기 예비 활성패턴(PAP)의 상기 잔부 및 상기 활성 영역(102) 의 상부가 상기 제2 식각 공정에 의해 식각될 수 있고, 이에 따라, 하부 희생 패턴들(105A) 및 하부 반도체 패턴들(110A)이 형성될 수 있다. 상기 하부 희생 패턴들(105A) 및 상기 하부 반도체 패턴들(110A)은 상기 희생 게이트 구조체(SGS) 및 상기 예비 절연 스페이서들(134)을 식각 마스크로 이용하여 상기 예비 활성패턴(PAP)의 상기 잔부 및 상기 활성 영역(102)의 상기 상부를 식각함으로써 형성될 수 있다. 일부 실시예들에 따르면, 상기 제2 식각 공정은 상기 하부 희생 패턴들(105A) 및 상기 하부 반도체 패턴들(110A)의 측면들을 옆으로 리세스하는 것을 더 포함할 수 있다.
도 11 및 도 12를 참조하면, 하부 소스/드레인 패턴들(SDa)이 상기 기판(100)의 상기 활성 영역(102) 상에 형성될 수 있다. 상기 하부 소스/드레인 패턴들(SDa)은 상기 기판(100) 및 상기 하부 반도체 패턴들(110A)을 시드로 이용하는 제1 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 상기 제1 선택적 에피택시얼 성장 공정 동안 또는 상기 제1 선택적 에피택시얼 성장 공정 후, 상기 하부 소스/드레인 패턴들(SDa)에 불순물이 도핑될 수 있다. 상기 불순물은 상기 하부 소스/드레인 패턴들(SDa)을 포함하는 트랜지스터의 전기적 특성을 개선하기 위해 이용될 수 있다. 상기 트랜지스터가 NMOSFET인 경우, 상기 불순물은 일 예로, 비소(As) 또는 인(P)일 수 있고, 상기 트랜지스터가 PMOSFET인 경우, 상기 불순물은 일 예로, 보론(B)일 수 있다. 상기 하부 희생 패턴들(105A) 및 상기 하부 반도체 패턴들(110A)은 상기 하부 소스/드레인 패턴들(SDa) 사이에 개재될 수 있다.
도 13 및 도 14를 참조하면, 반도체막(120)이 상기 하부 소스/드레인 패턴들(SDa) 상에 형성될 수 있다. 상기 반도체막(120)은 상기 예비 절연 스페이서들(134)의 하부를 덮도록 형성될 수 있다. 상기 예비 절연 스페이서들(134)의 각각의 하부는 상기 상부 희생 패턴들(105B) 및 상기 상부 반도체 패턴들(110B) 중 적어도 하나와 상기 반도체막(120) 사이에 개재할 수 있다. 상기 반도체막(120)을 형성하는 것은, 일 예로, 상기 하부 소스/드레인 패턴들(SDa)이 형성된 상기 기판(100) 상에 상기 반도체막(120)을 증착하는 것, 및 상기 반도체막(120)이 소정의 두께를 가질 때까지 상기 반도체막(120)을 리세스하는 것을 포함할 수 있다. 상기 반도체막(120)은 일 예로, 실리콘막일 수 있다.
도 15 및 도 16을 참조하면, 제1 도전형을 갖는 제1 불순물이 이온 임플란팅 공정에 의해 상기 반도체막(120)의 하부에 주입될 수 있고, 이에 따라, 제1 배리어 패턴(122)이 형성될 수 있다. 상기 제1 배리어 패턴(122)은 상기 제1 도전형을 갖는 반도체 물질을 포함할 수 있고, 상기 제1 불순물을 포함할 수 있다. 상기 제1 도전형이 N형인 경우 상기 제1 불순물은 비소(As) 또는 인(P)일 수 있고, 상기 제1 도전형이 P형인 경우 상기 제1 불순물은 보론(B)일 수 있다. 상기 제1 배리어 패턴(122)은 상기 하부 소스/드레인 패턴들(SDa)과 다른 도전형을 가질 수 있다.
도 17 및 도 18을 참조하면, 제2 도전형을 갖는 제2 불순물이 이온 임플란팅 공정에 의해 상기 반도체막(120)의 상부에 주입될 수 있고, 이에 따라, 제2 배리어 패턴(124)이 형성될 수 있다. 상기 제2 도전형은 상기 제1 도전형과 다를 수 있다. 상기 제2 배리어 패턴(124)은 상기 제2 도전형을 갖는 반도체 물질을 포함할 수 있고, 상기 제2 불순물을 포함할 수 있다. 상기 제2 도전형이 N형인 경우 상기 제2 불순물은 비소(As) 또는 인(P)일 수 있고, 상기 제2 도전형이 P형인 경우 상기 제2 불순물은 보론(B)일 수 있다. 상기 하부 소스/드레인 패턴들(SDa)은 상기 제2 도전형을 가질 수 있고, 상기 제2 불순물을 포함할 수 있다. 상기 하부 소스/드레인 패턴들(SDa) 내 상기 제2 불순물의 농도는 상기 제2 배리어 패턴(124) 내 상기 제2 불순문의 농도보다 클 수 있다.
일부 실시예들에 따르면, 도 13 내지 도 18을 참조하여 설명한 바와 달리, 상기 제1 및 제2 배리어 패턴들(122, 124)은 별도의 증착 공정에 의해 형성될 수도 있다. 일 예로, 상기 제1 배리어 패턴(122)은 상기 하부 소스/드레인 패턴들(SDa) 상에 상기 제1 도전형을 갖는 제1 반도체막을 증착함으로써 형성될 수 있고, 상기 제1 반도체막은 상기 제1 불순물을 포함할 수 있다. 상기 제2 배리어 패턴(124)은 상기 제1 배리어 패턴(122) 상에 상기 제2 도전형을 갖는 제2 반도체막을 증착함으로써 형성될 수 있고, 상기 제2 반도체막은 상기 제2 불순물을 포함할 수 있다.
도 19 및 도 20을 참조하면, 상기 예비 절연 스페이서들(134)의 상부들이 제거될 수 있고, 이에 따라, 절연 스페이서들(130)이 형성될 수 있다. 상기 예비 절연 스페이서들(134)의 상기 상부들이 제거됨에 따라, 상기 게이트 스페이서들(GSP), 상기 상부 희생 패턴들(105B) 및 상기 상부 반도체 패턴들(110B)의 측면들이 노출될 수 있다. 상기 절연 스페이서들(130)은 상기 상부 희생 패턴들(105B) 및 상기 상부 반도체 패턴들(110B) 중 적어도 하나와 상기 제2 배리어 패턴(124) 사이에 개재할 수 있고, 상기 상부 희생 패턴들(105B) 및 상기 하부 반도체 패턴들(110A) 중 적어도 하나와 상기 제1 배리어 패턴(122) 사이로 연장될 수 있다.
상부 소스/드레인 패턴들(SDb)이 상기 제2 배리어 패턴(124) 상에 형성될 수 있다. 상기 상부 소스/드레인 패턴들(SDb)은 상기 제2 배리어 패턴(124) 및 상기 상부 반도체 패턴들(110B)을 시드로 이용하는 제2 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 상기 제2 선택적 에피택시얼 성장 공정 동안 또는 상기 제2 선택적 에피택시얼 성장 공정 후, 상기 상부 소스/드레인 패턴들(SDb)에 불순물이 도핑될 수 있다. 상기 불순물은 상기 상부 소스/드레인 패턴들(SDb)을 포함하는 트랜지스터의 전기적 특성을 개선하기 위해 이용될 수 있다. 상기 트랜지스터가 NMOSFET인 경우, 상기 불순물은 일 예로, 비소(As) 또는 인(P)일 수 있고, 상기 트랜지스터가 PMOSFET인 경우, 상기 불순물은 일 예로, 보론(B)일 수 있다. 상기 상부 희생 패턴들(105B) 및 상기 상부 반도체 패턴들(110B)은 상기 상부 소스/드레인 패턴들(SDb) 사이에 개재될 수 있다.
상기 상부 소스/드레인 패턴들(SDb)은 상기 제2 배리어 패턴(124)과 다른 도전형을 가질 수 있다. 상기 상부 소스/드레인 패턴들(SDb)은 상기 제1 도전형을 가질 수 있고, 상기 제1 불순물을 포함할 수 있다. 상기 상부 소스/드레인 패턴들(SDb) 내 상기 제1 불순물의 농도는 상기 제1 배리어 패턴(122) 내 상기 제1 불순물의 농도보다 클 수 있다.
제1 층간 절연막(140)이 상기 상부 소스/드레인 패턴들(SDb) 상에 형성될 수 있고, 상기 희생 게이트 구조체(SGS) 및 상기 게이트 스페이서들(GSP)을 덮을 수 있다. 상기 제1 층간 절연막(140)을 형성하는 것은, 일 예로, 상기 기판(100) 상에 상기 상부 소스/드레인 패턴들(SDb), 상기 희생 게이트 구조체(SGS), 및 상기 게이트 스페이서들(GSP)을 덮는 절연막을 형성하는 것, 및 상기 희생 게이트 패턴(170)이 노출될 때까지 상기 절연막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해 상기 마스크 패턴(174)은 제거될 수 있다.
도 21 및 도 22를 참조하면, 상기 희생 게이트 패턴(170) 및 상기 식각 정지 패턴(172)이 제거될 수 있고, 이에 따라, 상기 제1 층간 절연막(140) 내에 갭 영역(GR)이 형성될 수 있다. 상기 갭 영역(GR)은 상기 게이트 스페이서들(GSP) 사이의 빈 영역일 수 있다. 상기 갭 영역(GR)은 상기 하부 및 상부 희생 패턴들(105A, 105B) 및 상기 하부 및 상부 반도체 패턴들(110A, 110B)을 노출할 수 있다.
상기 노출된 하부 및 상부 희생 패턴들(105A, 105B)이 선택적으로 제거될 수 있다. 일 예로, 상기 하부 및 상부 희생 패턴들(105A, 105B)이 실리콘-저마늄(SiGe)을 포함하고, 상기 하부 및 상부 반도체 패턴들(110A, 110B)이 실리콘(Si)을 포함하는 경우, 상기 하부 및 상부 희생 패턴들(105A, 105B)은 과초산(peracetic acid)을 식각 소스로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다. 상기 하부 및 상부 희생 패턴들(105A, 105B)이 선택적으로 제거됨에 따라, 상기 하부 및 상부 반도체 패턴들(110A, 110B) 사이에 빈 영역들(ER)이 형성될 수 있다. 상기 빈 영역들(ER)의 각각은 상기 갭 영역(GR)과 연결되어 서로 통할 수 있다.
도 23 및 도 24를 참조하면, 게이트 절연 패턴(GI) 및 게이트 전극(GE)이 상기 갭 영역(GR) 및 상기 빈 영역들(ER)을 채우도록 형성될 수 있다. 상기 게이트 절연 패턴(GI) 및 상기 게이트 전극(GE)을 형성하는 것은, 상기 갭 영역(GR) 및 상기 빈 영역들(ER)의 내면들을 컨포멀하게 덮는 게이트 절연막을 형성하는 것, 상기 갭 영역(GR) 및 상기 빈 영역들(ER)의 잔부를 채우는 게이트 전극막을 형성하는 것, 및 상기 제1 층간 절연막(140)이 노출될 때까지 상기 게이트 절연막 및 상기 게이트 전극막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 게이트 절연 패턴(GI) 및 상기 게이트 전극(GE)은 상기 갭 영역(GR) 및 상기 빈 영역들(ER)을 내에 국소적으로 형성될 수 있다.
상기 게이트 절연 패턴(GI) 및 상기 게이트 전극(GE)의 상부들이 리세스되어, 상기 게이트 스페이서들(GSP) 사이에 그루브 영역이 형성될 수 있다. 게이트 캐핑 패턴(CAP)이 상기 그루브 영역 내에 형성될 수 있다. 상기 게이트 캐핑 패턴(CAP)을 형성하는 것은, 상기 제1 층간 절연막(140) 상에 상기 그루브 영역을 채우는 게이트 캐핑막을 형성하는 것, 및 상기 제1 층간 절연막(140)이 노출될 때까지 상기 게이트 캐핑막을 평탄화하는 것을 포함할 수 있다. 상기 게이트 절연 패턴(GI), 상기 게이트 전극(GE), 상기 게이트 캐핑 패턴(CAP), 및 상기 게이트 스페이서들(GSP)은 게이트 구조체(GS)를 구성할 수 있다.
도 1 내지 도 3을 다시 참조하면, 제2 층간 절연막(150)이 상기 제1 층간 절연막(140) 상에 형성될 수 있고, 상기 게이트 캐핑 패턴(CAP)의 상면을 덮을 수 있다. 공통 전극(160)이 상기 게이트 구조체(GS)의 일 측에 형성될 수 있다. 상기 공통 전극(160)을 형성하는 것은, 일 예로, 상기 제1 및 제2 층간 절연막들(140, 150), 상기 상부 소스/드레인 패턴들(SDb) 중 하나, 및 상기 제1 및 제2 배리어 패턴들(122, 124)을 관통하고 상기 하부 소스/드레인 패턴들(SDa) 중 하나를 노출하는 관통 홀을 형성하는 것, 상기 제2 층간 절연막(150) 상에 상기 관통 홀을 채우는 공통 전극막을 형성하는 것, 및 상기 제2 층간 절연막(150)이 노출될 때까지 상기 공통 전극막을 평탄화하는 것을 포함할 수 있다. 상기 공통 전극막의 평탄화에 의해, 상기 공통 전극(160)은 상기 관통 홀 내에 국소적으로 형성될 수 있다. 상기 공통 전극(160)은 상기 상부 소스/드레인 패턴들(SDb) 중 상기 하나 및 상기 하부 소스/드레인 패턴들(SDa) 중 상기 하나에 전기적으로 연결되도록 형성될 수 있다.
상부 전극(162), 하부 전극(164), 및 측벽 절연 패턴(166)이 상기 게이트 구조체(GS)의 타 측에 형성될 수 있다. 상기 상부 전극(162)을 형성하는 것은, 일 예로, 상기 제1 및 제2 층간 절연막들(140, 150)을 관통하고 상기 상부 소스/드레인 패턴들(SDb) 중 다른 하나를 노출하는 상부 홀을 형성하는 것, 상기 제2 층간 절연막(150) 상에 상기 상부 홀을 채우는 상부 전극막을 형성하는 것, 및 상기 제2 층간 절연막(150)이 노출될 때까지 상기 상부 전극막을 평탄화하는 것을 포함할 수 있다. 상기 상부 전극막의 평탄화에 의해, 상기 상부 전극(162)은 상기 상부 홀 내에 국소적으로 형성될 수 있다. 상기 상부 전극(162)은 상기 상부 소스/드레인 패턴들(SDb) 중 상기 다른 하나에 전기적으로 연결되도록 형성될 수 있다.
상기 하부 전극(164) 및 상기 측벽 절연 패턴(166)을 형성하는 것은, 일 예로, 상기 제1 및 제2 층간 절연막들(140, 150), 상기 상부 소스/드레인 패턴들(SDb) 중 상기 다른 하나, 및 상기 제1 및 제2 배리어 패턴들(122, 124)을 관통하고 상기 하부 소스/드레인 패턴들(SDa) 중 다른 하나를 노출하는 하부 홀을 형성하는 것, 상기 하부 홀의 내측면을 덮는 상기 측벽 절연 패턴(166)을 형성하는 것, 상기 제2 층간 절연막(150) 상에 상기 하부 홀의 잔부를 채우는 하부 전극막을 형성하는 것, 및 상기 제2 층간 절연막(150)이 노출될 때까지 상기 하부 전극막을 평탄화하는 것을 포함할 수 있다. 상기 측벽 절연 패턴(166)을 형성하는 것은, 일 예로, 상기 하부 홀의 내면을 컨포멀하게 덮는 측벽 절연막을 형성하는 것, 및 상기 측벽 절연막을 이방성 식각하는 것을 포함할 수 있다. 상기 하부 전극막의 평탄화에 의해, 상기 하부 전극(164)은 상기 하부 홀 내에 국소적으로 형성될 수 있다. 상기 하부 전극(164)은 상기 하부 소스/드레인 패턴들(SDa) 중 상기 다른 하나에 전기적으로 연결되도록 형성될 수 있다.
도 25는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 A-A' 및 B-B'에 대응하는 단면도이다. 도 26은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 C-C'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 4를 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 25 및 도 26을 참조하면, 상기 제1 배리어 패턴(122)과 상기 제2 배리어 패턴(124)은 서로 다른 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 제1 배리어 패턴(122)은 절연 물질을 포함할 수 있고, 일 예로, 실리콘 산화물을 포함할 수 있다. 상기 제2 배리어 패턴(124)은 반도체 원소가 도핑된 절연 물질을 포함할 수 있다. 상기 반도체 원소는 일 예로, 실리콘(Si) 또는 저머늄(Ge)일 수 있다. 상기 제2 배리어 패턴(124)은 일 예로, 실리콘(Si) 또는 저머늄(Ge)이 도핑된 실리콘 산화물을 포함할 수 있다. 상기 제2 배리어 패턴(124) 내 상기 반도체 원소의 함량은 상기 제1 배리어 패턴(122) 내 상기 반도체 원소의 함량보다 클 수 있다. 상기 하부 소스/드레인 패턴들(SDa)은 상기 상부 소스/드레인 패턴들(SDb)과 다른 도전형을 가질 수 있고, 또는 상기 상부 소스/드레인 패턴들(SDb)과 동일한 도전형을 가질 수도 있다.
본 발명의 일부 실시예들에 따르면, 상기 제1 배리어 패턴(122)이 절연 물질을 포함함에 따라, 상기 상부 소스/드레인 패턴들(SDb)은 적어도 상기 제1 배리어 패턴(122)에 의해 상기 하부 소스/드레인 패턴들(SDa)로부터 전기적으로 절연될 수 있다. 이에 따라, 상기 하부 소스/드레인 패턴들(SDa)을 포함하는 상기 하부 트랜지스터와 상기 상부 소스/드레인 패턴들(SDb)을 포함하는 상기 상부 트랜지스터 사이의 전기적 절연이 구현될 수 있다. 더하여, 상기 제2 배리어 패턴(124)이 상기 반도체 원소가 도핑된 절연 물질을 포함함에 따라, 상기 제2 배리어 패턴(124)은 상기 상부 소스/드레인 패턴들(SDb)의 형성을 위한 에피택시얼 성장 공정의 시드로 이용될 수 있다. 이에 따라, 상기 상부 소스/드레인 패턴들(SDb)은 상기 제2 배리어 패턴(124)과 상기 상부 반도체 패턴들(110B)을 시드로 이용하여 용이하게 성장될 수 있고, 그 결과, 상기 상부 소스/드레인 패턴들(SDb)을 포함하는 상기 상부 트랜지스터의 성능 열화가 방지될 수 있다. 따라서, 성능이 개선된 상기 적층 트랜지스터들이 용이하게 제조될 수 있다.
도 27, 도 29 및 도 31은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1의 A-A' 및 B-B'에 대응하는 단면도들이다. 도 28, 도 30 및 도 32는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1의 C-C'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 5 내지 도 24를 참조하여 설명한 반도체 소자의 제조방법과 차이점을 주로 설명한다.
먼저, 도 11 및 도 12를 참조하여 설명한 바와 같이, 상기 하부 소스/드레인 패턴들(SDa)이 상기 기판(100)의 상기 활성 영역(102) 상에 형성될 수 있다. 상기 하부 소스/드레인 패턴들(SDa)은 상기 기판(100) 및 상기 하부 반도체 패턴들(110A)을 시드로 이용하는 제1 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 상기 하부 희생 패턴들(105A) 및 상기 하부 반도체 패턴들(110A)은 상기 하부 소스/드레인 패턴들(SDa) 사이에 개재될 수 있다.
도 27 및 도 28을 참조하면, 절연막(200)이 상기 하부 소스/드레인 패턴들(SDa) 상에 형성될 수 있고, 상기 희생 게이트 구조체(SGS) 및 상기 예비 절연 스페이서들(134)을 덮을 수 있다. 상기 절연막(200)은 절연 물질을 포함할 수 있고, 일 예로, 실리콘 산화물을 포함할 수 있다.
도 29 및 도 30을 참조하면, 상기 절연막(200)이 소정의 두께를 가질 때까지 상기 절연막(200)이 리세스될 수 있다. 상기 예비 절연 스페이서들(134)의 상부들이 제거될 수 있고, 이에 따라, 절연 스페이서들(130)이 형성될 수 있다. 상기 예비 절연 스페이서들(134)의 상기 상부들이 제거됨에 따라, 상기 게이트 스페이서들(GSP), 상기 상부 희생 패턴들(105B) 및 상기 상부 반도체 패턴들(110B)의 측면들이 노출될 수 있다. 상기 절연 스페이서들(130)은 상기 상부 희생 패턴들(105B), 상기 상부 반도체 패턴들(110B), 및 상기 하부 반도체 패턴들(110A) 중 적어도 하나와 상기 절연막(200) 사이에 개재할 수 있다.
도 31 및 도 32를 참조하면, 반도체 원소가 이온 임플란팅 공정에 의해 상기 절연막(200)의 상부에 주입될 수 있다. 상기 절연막(200)의 하부는 제1 배리어 패턴(122)으로 지칭될 수 있고, 상기 반도체 원소가 주입된 상기 절연막(200)의 상부는 제2 배리어 패턴(124)으로 지칭될 수 있다. 상기 반도체 원소는 일 예로, 실리콘(Si) 또는 저머늄(Ge)일 수 있다. 상기 제2 배리어 패턴(124) 내 상기 반도체 원소의 함량은 상기 제1 배리어 패턴(122) 내 상기 반도체 원소의 함량보다 클 수 있다.
상기 제1 및 제2 배리어 패턴들(122, 124)이 형성된 후, 도 19 및 도 20을 참조하여 설명한 바와 같이, 상부 소스/드레인 패턴들(SDb)이 상기 제2 배리어 패턴(124) 상에 형성될 수 있다. 상기 상부 소스/드레인 패턴들(SDb)은 상기 제2 배리어 패턴(124) 및 상기 상부 반도체 패턴들(110B)을 시드로 이용하는 제2 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. . 상기 상부 희생 패턴들(105B) 및 상기 상부 반도체 패턴들(110B)은 상기 상부 소스/드레인 패턴들(SDb) 사이에 개재될 수 있다. 상기 상부 소스/드레인 패턴들(SDb)은 상기 하부 소스/드레인 패턴들(SDa)과 다른 도전형을 가질 수 있고, 또는 상기 하부 소스/드레인 패턴들(SDa)과 동일한 도전형을 가질 수도 있다. 이후의 공정은, 도 5 내지 도 24를 참조하여 설명한 반도체 소자의 제조방법과 실질적으로 동일하다.
도 33은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 A-A' 및 B-B'에 대응하는 단면도이다. 도 34는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 C-C'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 4를 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 33 및 도 34를 참조하면, 하부 채널 패턴(CHa) 및 상부 채널 패턴(CHb)이 상기 기판(100)의 상기 활성 영역(102) 상에 적층될 수 있다. 상기 하부 채널 패턴(CHa) 및 상기 상부 채널 패턴(CHb)은 상기 기판(100)의 상면(100U)에 수직한 제1 방향(D1)을 따라 차례로 적층될 수 있다.
일부 실시예들에 따르면, 상기 하부 채널 패턴(CHa)은 상기 제1 방향(D1)으로 연장되는 단일 채널 패턴일 수 있고, 상기 상부 채널 패턴(CHb)은 상기 제1 방향(D1)으로 연장되는 단일 채널 패턴일 수 있다. 상기 상부 채널 패턴(CHb)은 상기 하부 채널 패턴(CHa)으로부터 상기 제1 방향(D1)으로 이격될 수 있다. 상기 하부 채널 패턴(CHa) 및 상기 상부 채널 패턴(CHb)의 각각은 실리콘(Si), 실리콘 저마늄(SiGe), 및 저마늄(Ge) 중 적어도 하나를 포함할 수 있다.
상기 하부 소스/드레인 패턴들(SDa)이 상기 기판(100)의 상기 활성 영역(102) 상에 배치될 수 있다. 상기 하부 소스/드레인 패턴들(SDa)은 상기 하부 채널 패턴(CHa)의 양 측에 배치될 수 있고, 상기 하부 채널 패턴(CHa)에 연결될 수 있다. 상기 하부 소스/드레인 패턴들(SDa)은 상기 하부 채널 패턴(CHa)의을 사이에 두고 상기 제3 방향(D3)을 따라 서로 이격될 수 있다. 상기 하부 소스/드레인 패턴들(SDa)은 상기 기판(100) 및 상기 하부 채널 패턴(CHa)을 시드로 이용하여 형성된 에피택시얼 패턴들일 수 있다. 상기 하부 소스/드레인 패턴들(SDa)은 상기 하부 채널 패턴(CHa)에 인장성 스트레인 또는 압축성 스트레인을 제공하도록 구성될 수 있다.
상기 상부 소스/드레인 패턴들(SDb)이 상기 기판(100)의 상기 활성 영역(102) 상에 배치될 수 있고, 상기 하부 소스/드레인 패턴들(SDa) 상에 적층될 수 있다. 상기 상부 소스/드레인 패턴들(SDb)은 상기 제1 방향(D1)을 따라 상기 하부 소스/드레인 패턴들(SDa) 상에 적층될 수 있고, 상기 제1 방향(D1)을 따라 상기 하부 소스/드레인 패턴들(SDa)로부터 이격될 수 있다. 상기 상부 소스/드레인 패턴들(SDb)은 상기 상부 채널 패턴(CHb)의 양 측에 배치될 수 있고, 상기 상부 채널 패턴(CHb)에 연결될 수 있다. 상기 상부 소스/드레인 패턴들(SDb)은 상기 상부 채널 패턴(CHb)을 사이에 두고 상기 제3 방향(D3)을 따라 서로 이격될 수 있다. 상기 상부 소스/드레인 패턴들(SDb)은 상기 제2 배리어 패턴(124) 및 상기 상부 채널 패턴(CHb)을 시드로 이용하여 형성된 에피택시얼 패턴들일 수 있다. 상기 상부 소스/드레인 패턴들(SDb)은 상기 상부 채널 패턴(CHb)에 인장성 스트레인 또는 압축성 스트레인을 제공하도록 구성될 수 있다.
상기 게이트 구조체(GS)가 상기 상부 채널 패턴(CHb) 상에 배치될 수 있고, 상기 상부 채널 패턴(CHb) 및 상기 하부 채널 패턴(CHa)을 덮을 수 있다. 상기 게이트 구조체(GS)는 상기 제2 방향(D2)으로 연장될 수 있고, 상기 상부 채널 패턴(CHb)의 상기 제2 방향(D2)으로 마주하는 측면들, 및 상기 하부 채널 패턴(CHa)의 상기 제2 방향(D2)으로 마주하는 측면들을 을 덮을 수 있다. 상기 게이트 구조체(GS)의 상기 게이트 전극(GE)은 상기 상부 채널 패턴(CHb) 상에 배치될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다. 상기 게이트 전극(GE)은 상기 상부 채널 패턴(CHb)의 상기 제2 방향(D2)으로 마주하는 측면들, 및 상기 하부 채널 패턴(CHa)의 상기 제2 방향(D2)으로 마주하는 측면들을 을 덮을 수 있다. 상기 게이트 전극(GE)은 상기 상부 채널 패턴(CHb)과 상기 하부 채널 패턴(CHa) 사이로 연장될 수 있다. 상기 게이트 구조체(GS)의 상기 게이트 절연 패턴(GI)은 상기 상부 채널 패턴(CHb)과 상기 게이트 전극(GE) 사이에 개재될 수 있고, 상기 상부 채널 패턴(CHb)의 외면을 둘러쌀 수 있다. 상기 게이트 절연 패턴(GI)은 상기 하부 채널 패턴(CHa)과 상기 게이트 전극(GE) 사이에 개재할 수 있고, 상기 소자분리막(ST)과 상기 게이트 전극(GE) 사이로 연장될 수 있다.
상기 절연 스페이서(130)는 상기 상부 채널 패턴(CHb)과 상기 하부 채널 패턴(CHa) 사이의 상기 게이트 전극(GE)의 일부와 상기 제1 배리어 패턴(122) 사이에 개재할 수 있고, 상기 게이트 전극(GE)의 상기 일부와 상기 제2 배리어 패턴(124) 사이로 연장될 수 있다. 상기 절연 스페이서(130)는 상기 하부 채널 패턴(CHa) 및 상기 게이트 전극(GE) 중 적어도 하나와 상기 제1 배리어 패턴(122) 사이에 개재할 수 있고, 상기 상부 채널 패턴(CHb) 및 상기 게이트 전극(GE) 중 적어도 하나와 상기 제2 배리어 패턴(124) 사이로 연장될 수 있다.
상기 게이트 전극(GE), 상기 하부 채널 패턴(CHa),, 및 상기 하부 소스/드레인 패턴들(SDa)은 하부 트랜지스터를 구성할 수 있고, 상기 게이트 전극(GE), 상기 상부 채널 패턴(CHb), 및 상기 상부 소스/드레인 패턴들(SDb)은 상부 트랜지스터를 구성할 수 있다. 일부 실시예들에 따르면, 상기 하부 트랜지스터 및 상기 상부 트랜지스터의 각각은 핀 전계 효과 트랜지스터(Fin Field Effect Transisor, FinFET)일 수 있다. 상기 하부 트랜지스터 및 상기 상부 트랜지스터는 상기 기판(100) 상에 상기 제1 방향(D1)을 따라 수직하게 적층될 수 있고, 적층 트랜지스터들(stacked transistors)로 지칭될 수 있다. 상술한 차이점을 제외하고, 본 실시예들에 따른 반도체 소자는 도 1 내지 도 4를 참조하여 설명한 반도체 소자와 실질적으로 동일하다.
도 35는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 A-A' 및 B-B'에 대응하는 단면도이다. 도 36은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 C-C'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 4를 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 35 및 도 36을 참조하면, 하부 채널 패턴(CHa) 및 상부 채널 패턴(CHb)이 상기 기판(100)의 상기 활성 영역(102) 상에 적층될 수 있다. 상기 하부 채널 패턴(CHa) 및 상기 상부 채널 패턴(CHb)은 상기 기판(100)의 상면(100U)에 수직한 제1 방향(D1)을 따라 차례로 적층될 수 있다.
일부 실시예들에 따르면, 상기 하부 채널 패턴(CHa)은 상기 제1 방향(D1)을 따라 적층된 복수의 하부 반도체 패턴들(110A)을 포함할 수 있다. 상기 하부 반도체 패턴들(110A)은 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 하부 반도체 패턴들(110A) 중 최하층의 하부 반도체 패턴(110A)은 상기 활성 영역(102)의 상부일 수 있다. 상기 하부 반도체 패턴들(110A)은 실리콘(Si), 실리콘 저마늄(SiGe), 및 저마늄(Ge) 중 적어도 하나를 포함할 수 있다. 상기 상부 채널 패턴(CHb)은 상기 제1 방향(D1)으로 연장되는 단일 채널 패턴일 수 있다. 상기 상부 채널 패턴(CHb) 및 상기 하부 반도체 패턴들(110A)의 각각은 상기 제1 방향(D1)에 따른 두께를 가질 수 있다. 상기 상부 채널 패턴(CHb)의 두께(Tb)는 상기 하부 반도체 패턴들(110A)의 각각의 두께(Ta)보다 클 수 있다. 상기 상부 채널 패턴(CHb)은 상기 하부 반도체 패턴들(110A) 중 최상층의 하부 반도체 패턴(110A)으로부터 상기 제1 방향(D1)으로 이격될 수 있다. 상기 상부 채널 패턴(CHb)은 실리콘(Si), 실리콘 저마늄(SiGe), 및 저마늄(Ge) 중 적어도 하나를 포함할 수 있다.
상기 하부 소스/드레인 패턴들(SDa)이 상기 기판(100)의 상기 활성 영역(102) 상에 배치될 수 있다. 상기 하부 소스/드레인 패턴들(SDa)은 상기 하부 채널 패턴(CHa)의 양 측에 배치될 수 있고, 상기 하부 채널 패턴(CHa)에 연결될 수 있다. 상기 하부 소스/드레인 패턴들(SDa)은 상기 하부 채널 패턴(CHa)을 사이에 두고 상기 제3 방향(D3)으로 서로 이격될 수 있다. 일부 실시예들에 따르면, 상기 하부 채널 패턴(CHa)의 상기 하부 반도체 패턴들(110A)은 상기 하부 소스/드레인 패턴들(SDa) 사이에 개재할 수 있다. 상기 하부 반도체 패턴들(110A)의 각각은 상기 하부 소스/드레인 패턴들(SDa)에 연결될 수 있고, 상기 하부 소스/드레인 패턴들(SDa)과 직접 접촉할 수 있다. 상기 하부 소스/드레인 패턴들(SDa)의 각각은 상기 하부 반도체 패턴들(110A)의 측면들과 접할 수 있다. 상기 하부 소스/드레인 패턴들(SDa)은 상기 기판(100) 및 상기 하부 반도체 패턴들(110A)을 시드로 이용하여 형성된 에피택시얼 패턴들일 수 있다. 상기 하부 소스/드레인 패턴들(SDa)은 상기 하부 채널 패턴(CHa)에 인장성 스트레인 또는 압축성 스트레인을 제공하도록 구성될 수 있다.
상기 상부 소스/드레인 패턴들(SDb)이 상기 기판(100)의 상기 활성 영역(102) 상에 배치될 수 있고, 상기 하부 소스/드레인 패턴들(SDa) 상에 적층될 수 있다. 상기 상부 소스/드레인 패턴들(SDb)은 상기 제1 방향(D1)을 따라 상기 하부 소스/드레인 패턴들(SDa) 상에 적층될 수 있고, 상기 제1 방향(D1)을 따라 상기 하부 소스/드레인 패턴들(SDa)로부터 이격될 수 있다. 상기 상부 소스/드레인 패턴들(SDb)은 상기 상부 채널 패턴(CHb)의 양 측에 배치될 수 있고, 상기 상부 채널 패턴(CHb)에 연결될 수 있다. 상기 상부 소스/드레인 패턴들(SDb)은 상기 상부 채널 패턴(CHb)을 사이에 두고 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 상부 소스/드레인 패턴들(SDb)은 상기 제2 배리어 패턴(124) 및 상기 상부 채널 패턴(CHb)를 시드로 이용하여 형성된 에피택시얼 패턴들일 수 있다. 상기 상부 소스/드레인 패턴들(SDb)은 상기 상부 채널 패턴(CHb)에 인장성 스트레인 또는 압축성 스트레인을 제공하도록 구성될 수 있다.
상기 게이트 구조체(GS)가 상기 상부 채널 패턴(CHb) 상에 배치될 수 있고, 상기 상부 채널 패턴(CHb) 및 상기 하부 채널 패턴(CHa)을 덮을 수 있다. 상기 게이트 구조체(GS)의 상기 게이트 전극(GE)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 상부 채널 패턴(CHb)의 상기 제2 방향(D2)으로 마주하는 측면들, 및 상기 하부 채널 패턴(CHa)의 상기 제2 방향(D2)으로 마주하는 측면들을 덮을 수 있다. 상기 게이트 전극(GE)은 상기 상부 채널 패턴(CHb)과 상기 하부 채널 패턴(CHa) 사이로 연장될 수 있고, 상기 하부 채널 패턴(CHa)의 상기 하부 반도체 패턴들(110A) 사이로 연장될 수 있다. 상기 게이트 구조체(GS)의 상기 게이트 절연 패턴(GI)은 상기 상부 채널 패턴(CHb)과 상기 게이트 전극(GE) 사이에 개재될 수 있고, 상기 상부 채널 패턴(CHb)의 외면을 둘러쌀 수 있다. 상기 게이트 절연 패턴(GI)은 상기 하부 채널 패턴(CHa)의 상기 하부 반도체 패턴들(110A)의 각각과 상기 게이트 전극(GE) 사이에 개재할 수 있고, 상기 하부 반도체 패턴들(110A)의 각각의 외면을 둘러쌀 수 있다.
상기 절연 스페이서(130)는 상기 상부 채널 패턴(CHb)과 상기 하부 채널 패턴(CHa) 사이의 상기 게이트 전극(GE)의 일부와 상기 제1 배리어 패턴(122) 사이에 개재할 수 있고, 상기 게이트 전극(GE)의 상기 일부와 상기 제2 배리어 패턴(124) 사이로 연장될 수 있다. 상기 절연 스페이서(130)는 상기 하부 채널 패턴(CHa) 및 상기 게이트 전극(GE) 중 적어도 하나와 상기 제1 배리어 패턴(122) 사이에 개재할 수 있고, 상기 상부 채널 패턴(CHb) 및 상기 게이트 전극(GE) 중 적어도 하나와 상기 제2 배리어 패턴(124) 사이로 연장될 수 있다.
상기 게이트 전극(GE), 상기 하부 채널 패턴(CHa), 및 상기 하부 소스/드레인 패턴들(SDa)은 하부 트랜지스터를 구성할 수 있고, 상기 게이트 전극(GE), 상기 상부 채널 패턴(CHb), 및 상기 상부 소스/드레인 패턴들(SDb)은 상부 트랜지스터를 구성할 수 있다. 일부 실시예들에 따르면, 상기 하부 트랜지스터는 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터, 또는 멀티 브릿지 채널 전계 효과 트랜지스터(Multi-Brige Channel Field Effect Transisor, MBCFET)일 수 있다. 상기 상부 트랜지스터는 핀 전계 효과 트랜지스터(Fin Field Effect Transisor, FinFET)일 수 있다. 상기 하부 트랜지스터 및 상기 상부 트랜지스터는 상기 기판(100) 상에 상기 제1 방향(D1)을 따라 수직하게 적층될 수 있고, 적층 트랜지스터들(stacked transistors)로 지칭될 수 있다. 상술한 차이점을 제외하고, 본 실시예들에 따른 반도체 소자는 도 1 내지 도 4를 참조하여 설명한 반도체 소자와 실질적으로 동일하다.
본 발명의 일부 실시예들에 따른 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 일 예로, 상기 게이트 절연 패턴(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다. 강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다. 음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다. 강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 저마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다. 강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다. 도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다. 도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다. 일 예로, 상기 게이트 절연 패턴(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 상기 게이트 절연 패턴(GI)은 서로 이격된 복수의 강유전체 물질막들을 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (10)

  1. 기판 상에 상기 기판의 상면에 수직한 제1 방향으로 적층된 하부 채널 패턴및 상부 채널 패턴;
    상기 기판 상에 상기 하부 채널 패턴의 양 측에 배치되는 하부 소스/드레인 패턴들;
    상기 하부 소스/드레인 패턴들 상에 적층되고, 상기 상부 채널 패턴의 양 측에 배치되는 상부 소스/드레인 패턴들;
    상기 하부 소스/드레인 패턴들과 상기 상부 소스/드레인 패턴들 사이의 제1 배리어 패턴; 및
    상기 제1 배리어 패턴과 상기 상부 소스/드레인 패턴들 사이의 제2 배리어 패턴을 포함하되,
    상기 제1 배리어 패턴과 상기 제2 배리어 패턴은 서로 다른 물질을 포함하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 하부 소스/드레인 패턴들과 상기 상부 소스/드레인 패턴들 사이에서 상기 제1 방향으로 연장되는 절연 스페이서를 더 포함하되,
    상기 제1 배리어 패턴 및 상기 제2 배리어 패턴은 상기 절연 스페이서의 일 측에 배치되는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 하부 채널 패턴 및 상기 상부 채널 패턴은 상기 절연 스페이서의 타 측에 배치되는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 상부 채널 패턴 상의 게이트 전극을 더 포함하되,
    상기 게이트 전극은 상기 하부 채널 패턴과 상기 상부 채널 패턴 사이로 연장되는 반도체 소자.
  5. 청구항 4에 있어서,
    상기 하부 채널 패턴은 상기 제1 방향으로 서로 이격된 하부 반도체 패턴들을 포함하고,
    상기 게이트 전극은 상기 하부 반도체 패턴들 사이로 연장되는 반도체 소자.
  6. 청구항 5에 있어서,
    상기 상부 채널 패턴은 상기 제1 방향으로 서로 이격된 상부 반도체 패턴들을 포함하고,
    상기 게이트 전극은 상기 상부 반도체 패턴들 사이로 연장되는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 제1 배리어 패턴과 상기 제2 배리어 패턴은 서로 다른 도전형을 갖는 반도체 물질을 포함하는 반도체 소자.
  8. 청구항 7에 있어서,
    상기 제1 배리어 패턴은 제1 도전형을 가지고, 상기 제2 배리어 패턴은 상기 제1 도전형과 다른 제2 도전형을 가지되,
    상기 하부 소스/드레인 패턴들은 상기 제2 도전형을 가지고, 상기 상부 소스/드레인 패턴들은 상기 제1 도전형을 갖는 반도체 소자.
  9. 청구항 1에 있어서,
    상기 제1 배리어 패턴은 절연물질을 포함하고,
    상기 제2 배리어 패턴은 반도체 원소가 도핑된 절연물질을 포함하는 반도체 소자.
  10. 기판 상에 상기 기판의 상면에 수직한 제1 방향으로 적층된 하부 채널 패턴 및 상부 채널 패턴;
    상기 상부 채널 패턴 상에 배치되고, 상기 상부 채널 패턴 및 상기 하부 채널 패턴을 덮는 게이트 전극;
    상기 게이트 전극의 일 측에 배치되고, 상기 하부 채널 패턴에 연결되는 하부 소스/드레인 패턴;
    상기 게이트 전극의 상기 일 측에 배치되고, 상기 상부 채널 패턴에 연결되는 상부 소스/드레인 패턴;
    상기 하부 소스/드레인 패턴과 상기 상부 소스/드레인 패턴 사이의 제1 배리어 패턴; 및
    상기 제1 배리어 패턴과 상기 상부 소스/드레인 패턴 사이의 제2 배리어 패턴을 포함하되,
    상기 제1 배리어 패턴과 상기 제2 배리어 패턴은 서로 다른 물질을 포함하는 반도체 소자.
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