CN115602685A - 半导体装置 - Google Patents

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CN
China
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drain
source
barrier
patterns
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朴星一
朴宰贤
金庚浩
尹喆珍
河大元
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Samsung Electronics Co Ltd
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Abstract

公开了半导体装置。所述半导体装置包括：下沟道图案和上沟道图案，沿与基底的顶表面垂直的第一方向堆叠在基底上；下源极/漏极图案，在基底上并在下沟道图案的第一侧和第二侧；上源极/漏极图案，堆叠在下源极/漏极图案上并在上沟道图案的第三侧和第四侧；第一阻挡图案，在下源极/漏极图案与上源极/漏极图案之间；以及第二阻挡图案，在第一阻挡图案与上源极/漏极图案之间。第一阻挡图案包括第一材料，并且第二阻挡图案包括第二材料，其中，第一材料和第二材料不同。

Description

半导体装置
本专利申请要求于2021年6月28日在韩国知识产权局提交的第10-2021-0083780号韩国专利申请的优先权，所述韩国专利申请全部内容通过引用包含于此。
技术领域
本公开涉及半导体装置和制造其的方法，具体地，涉及包括场效应晶体管的半导体装置和/或制造其的方法。
背景技术
半导体装置可包括由金属氧化物半导体场效应晶体管(MOS-FET)组成的集成电路。为了满足对具有小图案尺寸和精简设计规范的半导体装置的日益增长的需求，MOS-FET正在等比例缩小。MOS-FET的等比例缩小可导致半导体装置的操作特性的劣化。因此，正在进行各种研究以克服与半导体装置的等比例缩小相关联的技术限制并提供高性能半导体装置。
发明内容
发明构思的实施例提供了包括具有改进性能的堆叠式晶体管的半导体装置和制造其的方法。
发明构思的实施例提供了在制造半导体装置期间容易地形成具有改进性能的堆叠式晶体管的方法以及由此制造的半导体装置。
根据发明构思的实施例，一种半导体装置可包括：下沟道图案和上沟道图案，沿与基底的顶表面垂直的第一方向堆叠在基底上，下沟道图案具有第一侧和与第一侧背对的第二侧，上沟道图案具有第三侧和与第三侧背对的第四侧；下源极/漏极图案，在基底上并在下沟道图案的第一侧和第二侧；上源极/漏极图案，堆叠在下源极/漏极图案上并在上沟道图案的第三侧和第四侧；第一阻挡图案，在下源极/漏极图案与上源极/漏极图案之间；以及第二阻挡图案，在第一阻挡图案与上源极/漏极图案之间。第一阻挡图案包括第一材料，并且第二阻挡图案包括第二材料，其中，第一材料和第二材料不同。
根据发明构思的实施例，一种半导体装置可包括：下沟道图案和上沟道图案，沿与基底的顶表面垂直的第一方向堆叠在基底上；栅电极，在上沟道图案上以覆盖上沟道图案和下沟道图案；下源极/漏极图案，在栅电极的第一侧并连接到下沟道图案；上源极/漏极图案，在栅电极的第一侧并连接到上沟道图案；第一阻挡图案，在下源极/漏极图案与上源极/漏极图案之间；以及第二阻挡图案，在第一阻挡图案与上源极/漏极图案之间。第一阻挡图案包括第一材料，并且第二阻挡图案包括第二材料，其中，第一材料和第二材料不同。
附图说明
图1是示出根据发明构思的实施例的半导体装置的平面图。
图2是沿图1的线A-A'和B-B'截取的剖视图，图3是沿图1的线C-C'截取的剖视图。
图4是示出根据发明构思的实施例的第一阻挡图案与第二阻挡图案之间的势垒的概念图。
图5、图7、图9、图11、图13、图15、图17、图19、图21和图23是示出根据发明构思的实施例的制造半导体装置的方法并且对应于图1的线A-A'和B-B'的剖视图。
图6、图8、图10、图12、图14、图16、图18、图20、图22和图24是示出根据发明构思的实施例的制造半导体装置的方法并且对应于图1的线C-C'的剖视图。
图25是示出根据发明构思的实施例的半导体装置并且对应于图1的线A-A'和B-B'的剖视图。
图26是示出根据发明构思的实施例的半导体装置并且对应于图1的线C-C'的剖视图。
图27、图29和图31是示出根据发明构思的实施例的制造半导体装置的方法并且对应于图1的线A-A'和B-B'的剖视图。
图28、图30和图32是示出根据发明构思的实施例的制造半导体装置的方法并且对应于图1的线C-C'的剖视图。
图33是示出根据发明构思的实施例的半导体装置并且对应于图1的线A-A'和B-B'的剖视图。
图34是示出根据发明构思的实施例的半导体装置并且对应于图1的线C-C'的剖视图。
图35是示出根据发明构思的实施例的半导体装置并且对应于图1的线A-A'和B-B'的剖视图。
图36是示出根据发明构思的实施例的半导体装置并且对应于图1的线C-C'的剖视图。
具体实施方式
现在将参照示出了示例实施例的附图更全面地描述发明构思的示例实施例。
图1是示出根据发明构思的实施例的半导体装置的平面图。图2是沿图1的线A-A'和B-B'截取的剖视图，图3是沿图1的线C-C'截取的剖视图。图4是示出根据发明构思的实施例的第一阻挡图案与第二阻挡图案之间的势垒的概念图。
参照图1至图3，包括有源区102的基底100可被设置。基底100可以是半导体基底。作为示例，基底100可以是硅基底、锗基底、硅锗基底或绝缘体上硅(SOI)基底。装置隔离层ST可被设置在基底100上以限定有源区102。装置隔离层ST可被设置以覆盖有源区102的侧表面且暴露有源区102的顶表面。装置隔离层ST可由氧化硅、氮化硅和/或氮氧化硅中的至少一个形成或者可包括氧化硅、氮化硅和/或氮氧化硅中的至少一个。
下沟道图案CHa和上沟道图案CHb可堆叠在基底100的有源区102上。下沟道图案CHa和上沟道图案CHb可沿与基底100的顶表面100U垂直的第一方向D1顺序堆叠。基底100的顶表面100U可对应于有源区102的顶表面。
在一个实施例中，下沟道图案CHa可包括沿第一方向D1堆叠的多个下半导体图案110A。下半导体图案110A可沿第一方向D1彼此间隔开。下半导体图案110A中的最下面的一个可以是有源区102的上部。下半导体图案110A可由硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一个形成或者可包括硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一个。上沟道图案CHb可包括沿第一方向D1堆叠的多个上半导体图案110B。上半导体图案110B可沿第一方向D1彼此间隔开。上半导体图案110B中的最下面的一个可沿第一方向D1与下半导体图案110A中的最上面的一个间隔开。上半导体图案110B可由硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一个形成或者可包括硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一个。
下半导体图案110A和上半导体图案110B可堆叠在有源区102上以沿第一方向D1彼此间隔开。在一个实施例中，下半导体图案110A和上半导体图案110B中的每个可被设置在有源区102上并且可沿与基底100的顶表面100U平行的第二方向D2伸长。
下源极/漏极图案SDa可设置在基底100的有源区102上。下源极/漏极图案SDa可设置在下沟道图案CHa的两侧(即，背对的两侧)，并且可连接到下沟道图案CHa。下源极/漏极图案SDa可沿第三方向D3彼此间隔开，第三方向D3与基底100的顶表面100U平行并与第二方向D2相交。下源极/漏极图案SDa可沿第三方向D3彼此间隔开，其中下沟道图案CHa置于下源极/漏极图案SDa之间。在一个实施例中，下沟道图案CHa的下半导体图案110A可置于下源极/漏极图案SDa之间。下半导体图案110A中的每个可连接到下源极/漏极图案SDa，并且可与下源极/漏极图案SDa直接接触。下源极/漏极图案SDa中的每个可与下半导体图案110A的侧表面接触。
下源极/漏极图案SDa可以是使用基底100和下半导体图案110A作为种子层形成的外延图案。下源极/漏极图案SDa可由硅锗(SiGe)、硅(Si)和碳化硅(SiC)中的至少一个形成或者可包括硅锗(SiGe)、硅(Si)和碳化硅(SiC)中的至少一个。下源极/漏极图案SDa可被配置为对下沟道图案CHa施加拉伸应变或压缩应变。
上源极/漏极图案SDb可设置在基底100的有源区102上，并且可堆叠在下源极/漏极图案SDa上。上源极/漏极图案SDb可沿第一方向D1堆叠在下源极/漏极图案SDa上，并且可沿第一方向D1与下源极/漏极图案SDa间隔开。上源极/漏极图案SDb可设置在上沟道图案CHb的两侧，并且可连接到上沟道图案CHb。上源极/漏极图案SDb可沿第三方向D3彼此间隔开，其中上沟道图案CHb置于上源极/漏极图案SDb之间。在一个实施例中，上沟道图案CHb的上半导体图案110B可置于上源极/漏极图案SDb之间。上半导体图案110B中的每个可连接到上源极/漏极图案SDb，并且可与上源极/漏极图案SDb直接接触。上源极/漏极图案SDb中的每个可与上半导体图案110B的侧表面接触。
上源极/漏极图案SDb可以是使用将在下面描述的第二阻挡图案和上半导体图案110B作为种子层形成的外延图案。上源极/漏极图案SDb可由硅锗(SiGe)、硅(Si)和碳化硅(SiC)中的至少一个形成或者可包括硅锗(SiGe)、硅(Si)和碳化硅(SiC)中的至少一个。上源极/漏极图案SDb可被配置为对上沟道图案CHb施加拉伸应变或压缩应变。
第一阻挡图案122可设置在下源极/漏极图案SDa与上源极/漏极图案SDb之间。第一阻挡图案122可包括沿第三方向D3彼此间隔开的一对第一阻挡图案122。一对第一阻挡图案122中的一个可设置在下源极/漏极图案SDa中的一个与上源极/漏极图案SDb中的一个之间，并且一对第一阻挡图案122中的另一个可设置在下源极/漏极图案SDa中的另一个与上源极/漏极图案SDb中的另一个之间。
第二阻挡图案124可设置在第一阻挡图案122与上源极/漏极图案SDb之间。第二阻挡图案124可包括沿第三方向D3彼此间隔开的一对第二阻挡图案124。一对第二阻挡图案124中的一个可设置在一对第一阻挡图案122中的一个与上源极/漏极图案SDb中的一个之间，并且一对第二阻挡图案124中的另一个可设置在一对第一阻挡图案122中的另一个与上源极/漏极图案SDb中的另一个之间。
绝缘间隔件130可设置在下源极/漏极图案SDa与上源极/漏极图案SDb之间。绝缘间隔件130可包括沿第三方向D3彼此间隔开的一对绝缘间隔件130。一对绝缘间隔件130中的一个可设置在下源极/漏极图案SDa中的一个与上源极/漏极图案SDb中的一个之间，并且一对绝缘间隔件130中的另一个可设置在下源极/漏极图案SDa中的另一个与上源极/漏极图案SDb中的另一个之间。一对绝缘间隔件130可设置在一对第一阻挡图案122之间，并且可延伸到一对第二阻挡图案124之间的区域中。一对绝缘间隔件130可在下源极/漏极图案SDa与上源极/漏极图案SDb之间沿第一方向D1延伸。绝缘间隔件130可由绝缘材料(例如，氮化硅)形成或者可包括绝缘材料(例如，氮化硅)。
第一阻挡图案122和第二阻挡图案124可由彼此不同的材料形成或者可包括彼此不同的材料。在一个实施例中，第一阻挡图案122和第二阻挡图案124可由彼此具有不同导电类型的半导体材料形成或者可包括彼此具有不同导电类型的半导体材料。作为示例，第一阻挡图案122可具有第一导电类型，第二阻挡图案124可具有不同于第一导电类型的第二导电类型。下源极/漏极图案SDa可与上源极/漏极图案SDb具有不同的导电类型。下源极/漏极图案SDa可与第一阻挡图案122具有不同的导电类型(例如，第二导电类型)。上源极/漏极图案SDb可与第二阻挡图案124具有不同的导电类型(例如，第一导电类型)。
第一阻挡图案122和上源极/漏极图案SDb可具有第一导电类型并且可包含第一杂质。在第一导电类型为n型的情况下，第一杂质可以是砷(As)或磷(P)，并且在第一导电类型为p型的情况下，第一杂质可以是硼(B)。上源极/漏极图案SDb中的第一杂质的浓度可高于第一阻挡图案122中的第一杂质的浓度。第二阻挡图案124和下源极/漏极图案SDa可具有第二导电类型并且可具有第二杂质。在第二导电类型为n型的情况下，第二杂质可以是砷(As)或磷(P)，并且在第二导电类型为p型的情况下，第二杂质可以是硼(B)。下源极/漏极图案SDa中的第二杂质的浓度可高于第二阻挡图案124中的第二杂质的浓度。
参照图4，在一个实施例中，第一阻挡图案122和第二阻挡图案124可用作下源极/漏极图案SDa与上源极/漏极图案SDb之间的势垒。以下描述将参考第一导电类型为p型并且第二导电类型为n型的示例。在下源极/漏极图案SDa具有n型并且第一阻挡图案122具有p型的情况下，第一阻挡图案122可用作防止下源极/漏极图案SDa中的电子的扩散的能垒。此外，在上源极/漏极图案SDb具有p型并且第二阻挡图案124具有n型的情况下，第二阻挡图案124可用作防止上源极/漏极图案SDb中的空穴的扩散的能垒。以下描述将参考第一导电类型为n型并且第二导电类型为p型的示例。在下源极/漏极图案SDa具有p型并且第一阻挡图案122具有n型的情况下，第一阻挡图案122可用作防止下源极/漏极图案SDa中的空穴的扩散的能垒。此外，在上源极/漏极图案SDb为n型并且第二阻挡图案124为p型的情况下，第二阻挡图案124可用作防止上源极/漏极图案SDb中的电子的扩散的能垒。
返回参照图1至图3，栅极结构GS可设置在上沟道图案CHb上以覆盖上沟道图案CHb和下沟道图案CHa。栅极结构GS可沿第二方向D2延伸，以覆盖上沟道图案CHb的在第二方向D2上彼此背对的侧表面和下沟道图案CHa的在第二方向D2上彼此背对的侧表面。上沟道图案CHb和下沟道图案CHa可沿第一方向D1与栅极结构GS垂直重叠。下源极/漏极图案SDa可设置在栅极结构GS的两侧和基底100上。一对第一阻挡图案122可设置在栅极结构GS的两侧，并且可堆叠在下源极/漏极图案SDa上。一对第二阻挡图案124可设置在栅极结构GS的两侧，并且可堆叠在一对第一阻挡图案122上。上源极/漏极图案SDb可设置在栅极结构GS的两侧，并且可堆叠在一对第二阻挡图案124上。一对绝缘间隔件130可设置在栅极结构GS的两侧，并且可置于一对第一阻挡图案122与栅极结构GS之间以及一对第二阻挡图案124与栅极结构GS之间。
下源极/漏极图案SDa中的一个、一对第一阻挡图案122中的一个、一对第二阻挡图案124中的一个和上源极/漏极图案SDb中的一个可在栅极结构GS的一侧并且沿第一方向D1顺序地堆叠。一对绝缘间隔件130中的一个可置于一对第一阻挡图案122中的所述一个与栅极结构GS之间，并且可延伸到一对第二阻挡图案124中的所述一个与栅极结构GS之间的区域中。一对绝缘间隔件130中的所述一个可在下源极/漏极图案SDa中的所述一个与上源极/漏极图案SDb中的所述一个之间沿第一方向D1延伸。一对第一阻挡图案122中的所述一个和一对第二阻挡图案124中的所述一个可设置在一对绝缘间隔件130中的所述一个的一侧，并且下沟道图案CHa、上沟道图案CHb和栅极结构GS可设置在一对绝缘间隔件130中的所述一个的背对侧。
栅极结构GS可包括设置在上沟道图案CHb上以覆盖上沟道图案CHb和下沟道图案CHa的栅电极GE、设置在栅电极GE与上沟道图案CHb和下沟道图案CHa中的每个之间的栅极绝缘图案GI、设置在栅电极GE的侧表面上的栅极间隔件GSP以及设置在栅电极GE的顶表面上的栅极覆盖图案CAP。
栅电极GE可沿第二方向D2延伸，以覆盖上沟道图案CHb的在第二方向D2上彼此背对的侧表面和下沟道图案CHa的在第二方向D2上彼此背对的侧表面。在一个实施例中，栅电极GE可延伸到上沟道图案CHb与下沟道图案CHa之间的区域中。绝缘间隔件130可置于栅电极GE的位于上沟道图案CHb与下沟道图案CHa之间的部分与第一阻挡图案122之间，并且可延伸到栅电极GE的该部分与第二阻挡图案124之间的区域中。绝缘间隔件130可置于第一阻挡图案122与下沟道图案CHa和栅电极GE中的至少一个之间，并且可延伸到第二阻挡图案124与上沟道图案CHb和栅电极GE中的至少一个之间的区域中。栅电极GE可延伸到以下区域中：上沟道图案CHb的上半导体图案110B之间的区域、下沟道图案CHa的下半导体图案110A之间的区域、以及上半导体图案110B中的最下面的上半导体图案与下半导体图案110A中的最上面的下半导体图案之间的区域。
栅极间隔件GSP可设置在上沟道图案CHb上，并且可沿着栅电极GE的侧表面并沿第二方向D2延伸。栅极绝缘图案GI可置于上沟道图案CHb与栅电极GE之间，并且可延伸到栅电极GE与栅极间隔件GSP之间的区域中。栅极绝缘图案GI的最上面的表面可与栅电极GE的顶表面基本共面。在一个实施例中，栅极绝缘图案GI可置于上沟道图案CHb的上半导体图案110B中的每个与栅电极GE之间，以覆盖上半导体图案110B中的每个的外表面。上半导体图案110B中的每个可利用置于上半导体图案110B中的每个与栅电极GE之间的栅极绝缘图案GI而与栅电极GE间隔开。栅极绝缘图案GI可在上源极/漏极图案SDb中的每个与栅电极GE之间的区域中延伸。栅极绝缘图案GI可置于下沟道图案CHa的下半导体图案110A中的每个与栅电极GE之间，以覆盖下半导体图案110A中的每个的外表面。下半导体图案110A中的每个可利用置于下半导体图案110A中的每个与栅电极GE之间的栅极绝缘图案GI而与栅电极GE间隔开。栅极绝缘图案GI可在每个下源极/漏极图案SDa与栅电极GE之间的区域中延伸。栅极绝缘图案GI可沿着栅电极GE的底表面延伸，并且可置于栅电极GE与装置隔离层ST之间。栅极覆盖图案CAP可沿着栅电极GE的顶表面并且沿第二方向D2延伸。栅极间隔件GSP可延伸到栅极覆盖图案CAP的侧表面上的区域，并且栅极间隔件GSP的最上面的表面可与栅极覆盖图案CAP的顶表面基本共面。
栅电极GE可由掺杂半导体材料、导电金属氮化物和/或金属材料中的至少一个形成或者可包括掺杂半导体材料、导电金属氮化物和/或金属材料中的至少一个。栅极绝缘图案GI可由氧化硅、氮化硅、氮氧化硅和高k介电材料中的至少一个形成或者可包括氧化硅、氮化硅、氮氧化硅和高k介电材料中的至少一个。高k介电材料可包括具有比氧化硅的介电常数高的介电常数的材料(例如，氧化铪(HfO)、氧化铝(AlO)、或氧化钽(TaO))。栅极间隔件GSP和栅极覆盖图案CAP中的每个可由氧化硅、氮化硅和氧氮化硅中的至少一个形成或者可包括氧化硅、氮化硅和氧氮化硅中的至少一个。
栅电极GE、下沟道图案CHa和下源极/漏极图案SDa可构成下晶体管，并且栅电极GE、上沟道图案CHb和上源极/漏极图案SDb可构成上晶体管。在一个实施例中，下晶体管和上晶体管中的每个可以是全环绕栅极场效应晶体管(GAAFET)或多桥沟道场效应晶体管(MBCFET)。下晶体管和上晶体管可在基底100上并沿第一方向D1垂直地堆叠，并且可被称为“堆叠式晶体管”。
第一层间绝缘层140可设置在基底100上以覆盖栅极结构GS和上源极/漏极图案SDb。第一层间绝缘层140可由氧化硅、氮化硅、氮氧化硅和低k介电材料中的至少一个形成或者可包括氧化硅、氮化硅、氮氧化硅和低k介电材料中的至少一个。栅极覆盖图案CAP的顶表面可与第一层间绝缘层140的顶表面基本共面。第二层间绝缘层150可设置在第一层间绝缘层140上以覆盖栅极覆盖图案CAP的顶表面。第二层间绝缘层150可由氧化硅、氮化硅、氮氧化硅和低k介电材料中的至少一个形成或者可包括氧化硅、氮化硅、氮氧化硅和低k介电材料中的至少一个。
公共电极160可设置在栅极结构GS的一侧。公共电极160可被设置为穿透第一层间绝缘层140和第二层间绝缘层150，并且可电连接到上源极/漏极图案SDb中的一个。公共电极160可延伸以穿透第一阻挡图案122和第二阻挡图案124，并且可电连接到下源极/漏极图案SDa中的一个。公共电极160可电连接到上源极/漏极图案SDb之一和下源极/漏极图案SDa之一。公共电极160可由导电材料形成或者可包括导电材料。
上电极162和下电极164可设置在栅极结构GS的背对侧。上电极162可设置为穿透第一层间绝缘层140和第二层间绝缘层150，并且可电连接到上源极/漏极图案SDb中的另一个。下电极164可设置为穿透第一层间绝缘层140、第二层间绝缘层150、上源极/漏极图案SDb中的另一个、第一阻挡图案122和第二阻挡图案124，并且可电连接到下源极/漏极图案SDa中的另一个。上电极162和下电极164可由导电材料形成或者可包括导电材料。
绝缘侧壁图案166可覆盖下电极164的侧表面。绝缘侧壁图案166可置于第一层间绝缘层140和第二层间绝缘层150中的每个与下电极164之间、上源极/漏极图案SDb中的另一个与下电极164之间、以及第一阻挡图案122和第二阻挡图案124中的每个与下电极164之间。下电极164可通过绝缘侧壁图案166与第一层间绝缘层140、第二层间绝缘层150、上源极/漏极图案SDb中的另一个、第一阻挡图案122和第二阻挡图案124电断开。下电极164可延伸到下源极/漏极图案SDa中的另一个。绝缘侧壁图案166可延伸到下源极/漏极图案SDa中的另一个与下电极164之间的区域中，以暴露下电极164的至少部分。下电极164可通过下电极164的暴露部分电连接到下源极/漏极图案SDa中的另一个。绝缘侧壁图案166可由绝缘材料形成或者可包括绝缘材料。
根据发明构思的实施例，第一阻挡图案122和第二阻挡图案124可由具有彼此不同的导电类型的半导体材料形成或者可包括具有彼此不同的导电类型的半导体材料，并且可用作下源极/漏极图案SDa与上源极/漏极图案SDb之间的势垒。由于第二阻挡图案124包括半导体材料，因此第二阻挡图案124可在用于形成上源极/漏极图案SDb的外延生长工艺中用作种子层。因此，使用第二阻挡图案124和上半导体图案110B作为种子层，可容易地生长出上源极/漏极图案SDb，结果，可防止包括上源极/漏极图案SDb的上晶体管劣化。此外，由于第一阻挡图案122和第二阻挡图案124用作下源极/漏极图案SDa与上源极/漏极图案SDb之间的势垒，因此包括下源极/漏极图案SDa的下晶体管可与包括上源极/漏极图案SDb的上晶体管电断开。因此，可容易地制造具有改进性能的堆叠式晶体管。
图5、图7、图9、图11、图13、图15、图17、图19、图21和图23是示出根据发明构思的实施例的制造半导体装置的方法并且对应于图1的线A-A'和B-B'的剖视图。图6、图8、图10、图12、图14、图16、图18、图20、图22和图24是示出根据发明构思的实施例的制造半导体装置的方法并且对应于图1的线C-C'的剖视图。为了简洁起见，先前参照图1至图4描述的元件可由相同的参考标号标识，而不重复其重叠描述。
参照图5和图6，牺牲层105和半导体层112可交替且重复地堆叠在基底100上。牺牲层105可由相对于半导体层112具有蚀刻选择性的材料形成或者可包括相对于半导体层112具有蚀刻选择性的材料。作为示例，牺牲层105可以是硅锗(SiGe)层，并且半导体层112可以是硅(Si)层。可通过使用基底100作为种子层执行外延生长工艺来形成牺牲层105和半导体层112。牺牲层105和半导体层112可形成为具有彼此相同的厚度或彼此不同的厚度。
牺牲层105、半导体层112和基底100的上部可被顺序地图案化以形成限定基底100中的有源区102的沟槽102T。图案化的牺牲层105和图案化的半导体层112可设置在有源区102上，并且可被称为初步有源图案PAP。装置隔离层ST可被形成以填充沟槽102T。在一个实施例中，装置隔离层ST的形成可包括在基底100上形成绝缘层以填充沟槽102T并且使绝缘层凹陷以暴露初步有源图案PAP的侧表面。
牺牲栅极结构SGS可形成在有源区102上以跨过初步有源图案PAP。牺牲栅极结构SGS可具有沿第二方向D2延伸的线形，并且可跨过有源区102和装置隔离层ST。牺牲栅极结构SGS可包括顺序地堆叠在初步有源图案PAP上的蚀刻停止图案172、牺牲栅极图案170和掩模图案174。牺牲栅极图案170可具有沿第二方向D2延伸的线形，并且可跨过初步有源图案PAP。牺牲栅极图案170可延伸到装置隔离层ST上的区域。蚀刻停止图案172可置于初步有源图案PAP与牺牲栅极图案170之间，并且可延伸到装置隔离层ST与牺牲栅极图案170之间的区域中。
牺牲栅极图案170和蚀刻停止图案172的形成可包括在基底100上顺序地形成蚀刻停止层(未示出)和牺牲栅极层(未示出)以覆盖初步有源图案PAP，在牺牲栅极层上形成掩模图案174以限定将在其上形成牺牲栅极图案170的区域，以及使用掩模图案174作为蚀刻掩模对牺牲栅极层和蚀刻停止层顺序地进行图案化。例如，蚀刻停止层可包括氧化硅层。牺牲栅极层可由相对于蚀刻停止层具有蚀刻选择性的材料形成或者可包括相对于蚀刻停止层具有蚀刻选择性的材料。例如，牺牲栅极层可由多晶硅形成或者可包括多晶硅。可通过使用掩模图案174作为蚀刻掩模对牺牲栅极层进行图案化来形成牺牲栅极图案170。牺牲栅极层的图案化可包括蚀刻工艺，该蚀刻工艺被执行为相对于蚀刻停止层具有蚀刻选择性。在形成牺牲栅极图案170之后，牺牲栅极图案170的两侧的蚀刻停止层可被去除，因此，蚀刻停止图案172可局部地形成在牺牲栅极图案170下方。
栅极间隔层180可被形成以覆盖牺牲栅极结构SGS。栅极间隔层180可覆盖牺牲栅极结构SGS的顶表面和侧表面，并且可延伸到初步有源图案PAP的顶表面上的区域。在一个实施例中，栅极间隔层180可由氮化硅形成或者可包括氮化硅。
参照图7和图8，可对栅极间隔层180执行第一蚀刻工艺。可通过第一蚀刻工艺各向异性地蚀刻栅极间隔层180，因此，可在牺牲栅极结构SGS的侧表面上形成栅极间隔件GSP。可通过第一蚀刻工艺蚀刻初步有源图案PAP的上部，因此，可形成上牺牲图案105B和上半导体图案110B。可通过使用牺牲栅极结构SGS和栅极间隔件GSP作为蚀刻掩模蚀刻初步有源图案PAP的上部来形成上牺牲图案105B和上半导体图案110B。
在形成上牺牲图案105B和上半导体图案110B之后，绝缘间隔层132可被形成以覆盖牺牲栅极结构SGS。绝缘间隔层132可覆盖牺牲栅极结构SGS的顶表面和侧表面，并且栅极间隔件GSP可置于牺牲栅极结构SGS的侧表面与绝缘间隔层132之间。绝缘间隔层132可共形地覆盖上牺牲图案105B和上半导体图案110B的侧表面，并且可延伸到初步有源图案PAP的剩余部分的顶表面上的区域。在一个实施例中，绝缘间隔层132可由氮化硅形成或者可包括氮化硅。
参照图9和图10，可对绝缘间隔层132执行第二蚀刻工艺。可通过第二蚀刻工艺各向异性地蚀刻绝缘间隔层132，因此，可在牺牲栅极结构SGS、上牺牲图案105B和上半导体图案110B的侧表面上形成初步绝缘间隔件134。栅极间隔件GSP可置于牺牲栅极结构SGS的侧表面与初步绝缘间隔件134之间。可通过第二蚀刻工艺蚀刻初步有源图案PAP的剩余部分和有源区102的上部，因此，可形成下牺牲图案105A和下半导体图案110A。可通过使用牺牲栅极结构SGS和初步绝缘间隔件134作为蚀刻掩模蚀刻初步有源图案PAP的剩余部分和有源区102的上部，来形成下牺牲图案105A和下半导体图案110A。在一个实施例中，第二蚀刻工艺还可包括使下牺牲图案105A和下半导体图案110A的侧表面横向凹陷。
参照图11和图12，可在基底100的有源区102上形成下源极/漏极图案SDa。可使用基底100和下半导体图案110A作为种子层通过第一选择性外延生长工艺来形成下源极/漏极图案SDa。在第一选择性外延生长工艺期间或之后，下源极/漏极图案SDa可掺杂有杂质。杂质可用于提高包括下源极/漏极图案SDa的晶体管的电特性。在晶体管是NMOSFET的情况下，杂质可以是例如砷(As)或磷(P)，在晶体管是PMOSFET的情况下，杂质可以是例如硼(B)。下牺牲图案105A和下半导体图案110A可置于下源极/漏极图案SDa之间。
参照图13和图14，可在下源极/漏极图案SDa上形成半导体层120。半导体层120可形成为覆盖初步绝缘间隔件134的下部。每个初步绝缘间隔件134的下部可置于半导体层120与上牺牲图案105B和上半导体图案110B中的至少一个之间。在一个实施例中，半导体层120的形成可包括在设置有下源极/漏极图案SDa的基底100上沉积半导体层120，并使半导体层120凹陷直到半导体层120具有特定厚度为止。在一个实施例中，半导体层120可以是硅层。
参照图15和图16，可通过执行将第一导电类型的第一杂质注入半导体层120的下部的离子注入工艺来形成第一阻挡图案122。第一阻挡图案122可由具有第一导电类型且包含第一杂质的半导体材料形成或者可包括具有第一导电类型且包含第一杂质的半导体材料。在第一导电类型是n型的情况下，第一杂质可以是砷(As)或磷(P)，在第一导电类型是p型的情况下，第一杂质可以是硼(B)。第一阻挡图案122可与下源极/漏极图案SDa具有不同的导电类型。
参照图17和图18，可通过执行将第二导电类型的第二杂质注入半导体层120的上部的离子注入工艺来形成第二阻挡图案124。第二导电类型可不同于第一导电类型。第二阻挡图案124可由具有第二导电类型的半导体材料形成或者可包括具有第二导电类型的半导体材料，并且可包含第二杂质。在第二导电类型是n型的情况下，第二杂质可以是砷(As)或磷(P)，在第二导电类型是p型的情况下，第二杂质可以是硼(B)。下源极/漏极图案SDa可具有第二导电类型并且可包含第二杂质。下源极/漏极图案SDa中的第二杂质的浓度可高于第二阻挡图案124中的第二杂质的浓度。
在一个实施例中，与参照图13至图18描述的不同，第一阻挡图案122和第二阻挡图案124可通过附加的沉积工艺形成。作为示例，第一阻挡图案122可通过在下源极/漏极图案SDa上沉积第一导电类型的第一半导体层来形成，并且第一半导体层可包含第一杂质。第二阻挡图案124可通过在第一阻挡图案122上沉积第二导电类型的第二半导体层来形成，并且第二半导体层可包含第二杂质。
参照图19和图20，可通过去除初步绝缘间隔件134的上部来形成绝缘间隔件130。作为去除初步绝缘间隔件134的上部的结果，可暴露栅极间隔件GSP、上牺牲图案105B和上半导体图案110B的侧表面。绝缘间隔件130可置于第二阻挡图案124与上牺牲图案105B和上半导体图案110B中的至少一个之间，并且可延伸到第一阻挡图案122与上牺牲图案105B和下半导体图案110A中的至少一个之间的区域中。
上源极/漏极图案SDb可形成在第二阻挡图案124上。可使用第二阻挡图案124和上半导体图案110B作为种子层通过第二选择性外延生长工艺来形成上源极/漏极图案SDb。上源极/漏极图案SDb可在第二选择性外延生长工艺期间或之后掺杂有杂质。杂质可用于改进包括上源极/漏极图案SDb的晶体管的电特性。在晶体管是NMOSFET的情况下，杂质可以是例如砷(As)或磷(P)，在晶体管是PMOSFET的情况下，杂质可以是例如硼(B)。上牺牲图案105B和上半导体图案110B可置于上源极/漏极图案SDb之间。
上源极/漏极图案SDb可与第二阻挡图案124具有不同的导电类型。上源极/漏极图案SDb可具有第一导电类型并且可包含第一杂质。上源极/漏极图案SDb中的第一杂质的浓度可高于第一阻挡图案122中的第一杂质的浓度。
可在上源极/漏极图案SDb上形成第一层间绝缘层140以覆盖牺牲栅极结构SGS和栅极间隔件GSP。在一个实施例中，第一层间绝缘层140的形成可包括在基底100上形成绝缘层以覆盖上源极/漏极图案SDb、牺牲栅极结构SGS和栅极间隔件GSP并使绝缘层平坦化以暴露牺牲栅极图案170。可通过平坦化工艺去除掩模图案174。
参照图21和图22，可去除牺牲栅极图案170和蚀刻停止图案172，因此，可在第一层间绝缘层140中形成间隙区域GR。间隙区域GR可以是栅极间隔件GSP之间的空区域。间隙区域GR可被形成以暴露下牺牲图案105A和上牺牲图案105B以及下半导体图案110A和上半导体图案110B。
可选择性地去除暴露的下牺牲图案105A和上牺牲图案105B。在下牺牲图案105A和上牺牲图案105B包括硅锗(SiGe)并且下半导体图案110A和上半导体图案110B包括硅(Si)的情况下，可通过执行其中过氧乙酸用作蚀刻源的湿法蚀刻工艺来选择性地去除下牺牲图案105A和上牺牲图案105B。作为选择性去除下牺牲图案105A和上牺牲图案105B的结果，可在下半导体图案110A与上半导体图案110B之间形成空区域ER。每个空区域ER可连接到间隙区域GR。
参照图23和图24，可形成栅极绝缘图案GI和栅电极GE以填充间隙区域GR和空区域ER。栅极绝缘图案GI和栅电极GE的形成可包括形成栅极绝缘层以共形地覆盖间隙区域GR和空区域ER的内表面，形成栅电极层以填充被栅极绝缘层覆盖的间隙区域GR和空区域ER，以及使栅极绝缘层和栅电极层平坦化以暴露第一层间绝缘层140。作为平坦化工艺的结果，栅极绝缘图案GI和栅电极GE可以局部地形成在间隙区域GR和空区域ER中。
通过使栅极绝缘图案GI和栅电极GE的上部凹陷，可在栅极间隔件GSP之间形成凹槽区域。可在凹槽区域中形成栅极覆盖图案CAP。栅极覆盖图案CAP的形成可包括在第一层间绝缘层140上形成栅极覆盖层以填充凹槽区域，并且使栅极覆盖层平坦化以暴露第一层间绝缘层140。栅极绝缘图案GI、栅电极GE、栅极覆盖图案CAP和栅极间隔件GSP可构成栅极结构GS。
返回参照图1至图3，可以在第一层间绝缘层140上形成第二层间绝缘层150以覆盖栅极覆盖图案CAP的顶表面。公共电极160可形成在栅极结构GS的一侧。在一个实施例中，公共电极160的形成可包括形成穿透孔以穿透第一层间绝缘层140、第二层间绝缘层150、上源极/漏极图案SDb中的一个、第一阻挡图案122和第二阻挡图案124并暴露下源极/漏极图案SDa中的一个，在第二层间绝缘层150上形成公共电极层以填充穿透孔，以及使公共电极层平坦化以暴露第二层间绝缘层150。作为公共电极层的平坦化的结果，公共电极160可局部地形成在穿透孔中。公共电极160可形成为电连接到上源极/漏极图案SDb之一和下源极/漏极图案SDa之一。
上电极162、下电极164和绝缘侧壁图案166可形成在栅极结构GS的背对侧。在一个实施例中，上电极162的形成可包括形成上孔以穿透第一层间绝缘层140和第二层间绝缘层150并暴露上源极/漏极图案SDb中的另一个，在第二层间绝缘层150上形成上电极层以填充上孔，以及使上电极层平坦化以暴露第二层间绝缘层150。作为上电极层的平坦化的结果，上电极162可局部地形成在上孔中。上电极162可形成为电连接到上源极/漏极图案SDb中的另一个。
在一个实施例中，下电极164和绝缘侧壁图案166的形成可包括形成下孔以穿透第一层间绝缘层140、第二层间绝缘层150、上源极/漏极图案SDb中的另一个、第一阻挡图案122和第二阻挡图案124并暴露下源极/漏极图案SDa中的另一个，形成绝缘侧壁图案166以覆盖下孔的内侧表面，在第二层间绝缘层150上形成下电极层以填充下孔的剩余部分，以及使下电极层平坦化以暴露第二层间绝缘层150。在一个实施例中，绝缘侧壁图案166的形成可包括形成绝缘侧壁层以共形地覆盖下孔的内表面，并且各向异性地蚀刻绝缘侧壁层。作为下电极层的平坦化的结果，下电极164可局部地形成在下孔中。下电极164可形成为电连接到下源极/漏极图案SDa中的另一个。
图25是示出根据发明构思的实施例的半导体装置并且对应于图1的线A-A'和B-B'的剖视图。图26是示出根据发明构思的实施例的半导体装置并且对应于图1的线C-C'的剖视图。为了简洁起见，下面将主要描述与参照图1至图4描述的半导体装置不同的特征。
参照图25和图26，第一阻挡图案122和第二阻挡图案124可由彼此不同的材料形成或者可包括彼此不同的材料。在一个实施例中，第一阻挡图案122可由绝缘材料(例如，氧化硅)形成或者可包括绝缘材料(例如，氧化硅)。第二阻挡图案124可由掺杂有半导体元素的绝缘材料形成或者可包括掺杂有半导体元素的绝缘材料。半导体元素可以是例如硅(Si)或锗(Ge)。作为示例，第二阻挡图案124可包括掺杂有硅(Si)或锗(Ge)的氧化硅。第二阻挡图案124中的半导体元素的含量可高于第一阻挡图案122中的半导体元素的含量。第一阻挡物图案可包括第一材料，并且第二阻挡物图案可包括第二材料。第一材料和第二材料可不同。下源极/漏极图案SDa可与上源极/漏极图案SDb具有相同或不同的导电类型。
根据发明构思的实施例，由于第一阻挡图案122包括绝缘材料，因此上源极/漏极图案SDb可至少通过第一阻挡图案122而与下源极/漏极图案SDa电断开。因此，可实现包括下源极/漏极图案SDa的下晶体管与包括上源极/漏极图案SDb的上晶体管之间的电断开。此外，由于第二阻挡图案124包括掺杂有半导体元素的绝缘材料，因此第二阻挡图案124可在用于形成上源极/漏极图案SDb的外延生长工艺中用作种子层。因此，使用第二阻挡图案124和上半导体图案110B作为种子层，可容易地生长出上源极/漏极图案SDb，结果，可防止包括上源极/漏极图案SDb的上晶体管劣化。因此，可容易地制造具有改进性能的堆叠式晶体管。
图27、图29和图31是示出根据发明构思的实施例的制造半导体装置的方法并且对应于图1的线A-A'和B-B'的剖视图。图28、图30和图32是示出根据发明构思的实施例的制造半导体装置的方法并且对应于图1的线C-C'的剖视图。为了简洁起见，下面将主要描述与参照图5至图24描述的制造方法不同的特征。
首先，如参照图11和图12所描述的，可在基底100的有源区102上形成下源极/漏极图案SDa。可使用基底100和下半导体图案110A作为种子层通过第一选择性外延生长工艺来形成下源极/漏极图案SDa。下牺牲图案105A和下半导体图案110A可置于下源极/漏极图案SDa之间。
参照图27和图28，可在下源极/漏极图案SDa上形成绝缘层200以覆盖牺牲栅极结构SGS和初步绝缘间隔件134。绝缘层200可由绝缘材料(例如，氧化硅)形成或者可包括绝缘材料(例如，氧化硅)。
参照图29和图30，绝缘层200可凹陷直到绝缘层200具有特定厚度为止。可通过去除初步绝缘间隔件134的上部来形成绝缘间隔件130。作为去除初步绝缘间隔件134的上部的结果，栅极间隔件GSP、上牺牲图案105B和上半导体图案110B的侧表面可被暴露。绝缘间隔件130可置于绝缘层200与上牺牲图案105B、上半导体图案110B和下半导体图案110A中的至少一个之间。
参照图31和图32，可执行离子注入工艺以将半导体元素注入绝缘层200的上部。绝缘层200的下部可被称为第一阻挡图案122，并且注入有半导体元素的绝缘层200的上部可被称为第二阻挡图案124。半导体元素可以是例如硅(Si)或锗(Ge)。第二阻挡图案124中的半导体元素的含量可高于第一阻挡图案122中的半导体元素的含量。
如参照图19和图20所描述的，在形成第一阻挡图案122和第二阻挡图案124之后，可在第二阻挡图案124上形成上源极/漏极图案SDb。可使用第二阻挡图案124和上半导体图案110B作为种子层通过第二选择性外延生长工艺来形成上源极/漏极图案SDb。上牺牲图案105B和上半导体图案110B可置于上源极/漏极图案SDb之间。上源极/漏极图案SDb可与下源极/漏极图案SDa具有不同或相同的导电类型。可以以与参照图5至图24描述的制造方法相同的方式执行后续工艺。
图33是示出根据发明构思的实施例的半导体装置并且对应于图1的线A-A'和B-B'的剖视图。图34是示出根据发明构思的实施例的半导体装置并且对应于图1的线C-C'的剖视图。为了简洁起见，下面将主要描述与参照图1至图4描述的半导体装置不同的特征。
参照图33和图34，下沟道图案CHa和上沟道图案CHb可堆叠在基底100的有源区102上。下沟道图案CHa和上沟道图案CHb可沿与基底100的顶表面100U垂直的第一方向D1顺序地堆叠。
在一个实施例中，下沟道图案CHa可以是沿第一方向D1延伸的单沟道图案，并且上沟道图案CHb可以是沿第一方向D1延伸的单沟道图案。上沟道图案CHb可在第一方向D1上与下沟道图案CHa间隔开。下沟道图案CHa和上沟道图案CHb中的每个可由硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一个形成或者可包括硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一个。
下源极/漏极图案SDa可设置在基底100的有源区102上。下源极/漏极图案SDa可设置在下沟道图案CHa的两侧，并且可连接到下沟道图案CHa。下源极/漏极图案SDa可利用置于下源极/漏极图案SDa之间的下沟道图案CHa而在第三方向D3上彼此间隔开。下源极/漏极图案SDa可以是使用基底100和下沟道图案CHa作为种子层形成的外延图案。下源极/漏极图案SDa可被配置为对下沟道图案CHa施加拉伸应变或压缩应变。
上源极/漏极图案SDb可设置在基底100的有源区102上，并且可堆叠在下源极/漏极图案SDa上。上源极/漏极图案SDb可沿第一方向D1堆叠在下源极/漏极图案SDa上，并且可在第一方向D1上与下源极/漏极图案SDa间隔开。上源极/漏极图案SDb可设置在上沟道图案CHb的两侧，并且可连接到上沟道图案CHb。上源极/漏极图案SDb可利用置于上源极/漏极图案SDb之间的上沟道图案CHb而在第三方向D3上彼此间隔开。上源极/漏极图案SDb可以是使用第二阻挡图案124和上沟道图案CHb作为种子形成的外延图案。上源极/漏极图案SDb可被配置为对上沟道图案CHb施加拉伸应变或压缩应变。
栅极结构GS可设置在上沟道图案CHb上以覆盖上沟道图案CHb和下沟道图案CHa。栅极结构GS可沿第二方向D2延伸，以覆盖上沟道图案CHb的在第二方向D2上彼此背对的侧表面和下沟道图案CHa的在第二方向D2上彼此背对的侧表面。栅极结构GS的栅电极GE可设置在上沟道图案CHb上，并且可沿第二方向D2延伸。栅电极GE可覆盖上沟道图案CHb的在第二方向D2上彼此背对的侧表面和下沟道图案CHa的在第二方向D2上彼此背对的侧表面。栅电极GE可延伸到上沟道图案CHb与下沟道图案CHa之间的区域中。栅极结构GS的栅极绝缘图案GI可置于上沟道图案CHb与栅电极GE之间，并且可包围上沟道图案CHb的外表面。栅极绝缘图案GI可置于下沟道图案CHa与栅电极GE之间，并且可在装置隔离层ST与栅电极GE之间的区域中延伸。
绝缘间隔件130可置于栅电极GE的位于上沟道图案CHb与下沟道图案CHa之间的部分与第一阻挡图案122之间，并且可延伸到栅电极GE的该部分与第二阻挡图案124之间的区域中。绝缘间隔件130可置于第一阻挡图案122与下沟道图案CHa和栅电极GE中的至少一个之间，并且可延伸到第二阻挡图案124与上沟道图案CHb和栅电极GE中的至少一个之间的区域中。
栅电极GE、下沟道图案CHa和下源极/漏极图案SDa可构成下晶体管，并且栅电极GE、上沟道图案CHb和上源极/漏极图案SDb可构成上晶体管。在一个实施例中，下晶体管和上晶体管中的每个可以是鳍式场效应晶体管(FinFET)。下晶体管和上晶体管可在基底100上并沿第一方向D1垂直地堆叠，并且可被称为“堆叠式晶体管”。除了上述差异之外，根据本实施例的半导体装置可与参照图1至图4描述的半导体装置基本相同。
图35是示出根据发明构思的实施例的半导体装置并且对应于图1的线A-A'和B-B'的剖视图。图36是示出根据发明构思的实施例的半导体装置并且对应于图1的线C-C'的剖视图。为了简洁起见，下面将主要描述与参照图1至图4描述的半导体装置不同的特征。
参照图35和图36，下沟道图案CHa和上沟道图案CHb可堆叠在基底100的有源区102上。下沟道图案CHa和上沟道图案CHb可沿与基底100的顶表面100U垂直的第一方向D1顺序地堆叠。
在一个实施例中，下沟道图案CHa可包括沿第一方向D1堆叠的多个下半导体图案110A。下半导体图案110A可在第一方向D1上彼此间隔开。下半导体图案110A中的最下面的一个可以是有源区102的上部。下半导体图案110A可由硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一个形成或者可包括硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一个。上沟道图案CHb可以是沿第一方向D1延伸的单沟道图案。上沟道图案CHb和下半导体图案110A中的每个可在第一方向D1上具有厚度。上沟道图案CHb的厚度Tb可大于每个下半导体图案110A的厚度Ta。上沟道图案CHb可在第一方向D1上与下半导体图案110A中的最上面的一个间隔开。上沟道图案CHb可由硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一个形成或者可包括硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一个。
下源极/漏极图案SDa可设置在基底100的有源区102上。下源极/漏极图案SDa可设置在下沟道图案CHa的两侧，并且可连接到下沟道图案CHa。下源极/漏极图案SDa可利用置于下源极/漏极图案SDa之间的下沟道图案CHa而在第三方向D3上彼此间隔开。在一个实施例中，下沟道图案CHa的下半导体图案110A可置于下源极/漏极图案SDa之间。下半导体图案110A中的每个可连接到下源极/漏极图案SDa，并且可与下源极/漏极图案SDa直接接触。下源极/漏极图案SDa中的每个可与下半导体图案110A的侧表面接触。下源极/漏极图案SDa可以是使用基底100和下半导体图案110A作为种子层形成的外延图案。下源极/漏极图案SDa可被配置为对下沟道图案CHa施加拉伸应变或压缩应变。
上源极/漏极图案SDb可设置在基底100的有源区102上，并且可堆叠在下源极/漏极图案SDa上。上源极/漏极图案SDb可沿第一方向D1堆叠在下源极/漏极图案SDa上，并且可在第一方向D1上与下源极/漏极图案SDa间隔开。上源极/漏极图案SDb可设置在上沟道图案CHb的两侧，并且可连接到上沟道图案CHb。上源极/漏极图案SDb可利用置于上源极/漏极图案SDb之间的上沟道图案CHb而在第三方向D3上彼此间隔开。上源极/漏极图案SDb可以是使用第二阻挡图案124和上沟道图案CHb作为种子层形成的外延图案。上源极/漏极图案SDb可被配置为对上沟道图案CHb施加拉伸应变或压缩应变。
栅极结构GS可设置在上沟道图案CHb上以覆盖上沟道图案CHb和下沟道图案CHa。栅极结构GS的栅电极GE可沿第二方向D2延伸，以覆盖上沟道图案CHb的在第二方向D2上彼此背对的侧表面和下沟道图案CHa的在第二方向D2上彼此背对的侧表面。栅电极GE可延伸到上沟道图案CHb与下沟道图案CHa之间的区域中，并且延伸到下沟道图案CHa的下半导体图案110A之间的区域中。栅极结构GS的栅极绝缘图案GI可置于上沟道图案CHb与栅电极GE之间，并且可包围上沟道图案CHb的外表面。栅极绝缘图案GI可置于下沟道图案CHa的下半导体图案110A中的每个与栅电极GE之间，以覆盖下半导体图案110A中的每个的外表面。
绝缘间隔件130可置于栅电极GE的位于上沟道图案CHb与下沟道图案CHa之间的部分与第一阻挡图案122之间，并且可延伸到栅电极GE的该部分与第二阻挡图案124之间的区域中。绝缘间隔件130可置于第一阻挡图案122与下沟道图案CHa和栅电极GE中的至少一个之间，并且可延伸到第二阻挡图案124与上沟道图案CHb和栅电极GE中的至少一个之间的区域中。
栅电极GE、下沟道图案CHa和下源极/漏极图案SDa可构成下晶体管，并且栅电极GE、上沟道图案CHb和上源极/漏极图案SDb可构成上晶体管。在一个实施例中，下晶体管可以是全环绕栅极场效应晶体管(GAAFET)或多桥沟道场效应晶体管(MBCFET)。上晶体管可以是鳍式场效应晶体管(FinFET)。下晶体管和上晶体管可在基底100上并沿第一方向D1垂直地堆叠，并且可被称为“堆叠式晶体管”。除了上述差异之外，根据本实施例的半导体装置可与参照图1至图4描述的半导体装置基本相同。
根据发明构思的实施例的半导体装置可包括使用负电容器的负电容(NC)FET。作为示例，栅极绝缘图案GI可包括具有铁电材料特性的铁电层和具有顺电材料特性的顺电层。铁电层可具有负电容，顺电层可具有正电容。在两个或更多个电容器串联连接并且每个电容器具有正电容的情况下，总电容可小于每个电容器的电容。相比之下，在串联连接的电容器中的至少一个具有负电容的情况下，串联连接的电容器的总电容可具有正值并且可大于每个电容的绝对值。在具有负电容的铁电层和具有正电容的顺电层串联连接的情况下，串联连接的铁电层和顺电层的总电容可增大。由于总电容的这样的增大，包括铁电层的晶体管在室温下可具有小于60mV/decade(十进位)的亚阈值摆幅(SS)。
铁电层可具有铁电材料特性。铁电层可由例如氧化铪、铪锆氧化物、钡锶钛氧化物、钡钛氧化物和/或铅锆钛氧化物中的至少一个形成或者可包括例如氧化铪、铪锆氧化物、钡锶钛氧化物、钡钛氧化物和/或铅锆钛氧化物中的至少一个。这里，铪锆氧化物可以是掺杂有锆(Zr)的氧化铪。可选地，铪锆氧化物可以是由铪(Hf)、锆(Zr)和/或氧(O)组成的化合物。铁电层还可包括掺杂剂。例如，掺杂剂可包括铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和/或锡(Sn)中的至少一种。铁电层中的掺杂剂的种类可根据铁电层中包括的铁电材料而变化。在铁电层包括氧化铪的情况下，铁电层中的掺杂剂可包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和/或钇(Y)中的至少一种。在掺杂剂是铝(Al)的情况下，铁电层中铝的含量可处于3at％(原子百分比)至8at％的范围内。这里，作为掺杂剂的掺杂剂(即，铝)的含量可以是铝原子的数量与铪原子和铝原子的数量之比。在掺杂剂是硅(Si)的情况下，铁电层中硅的含量可处于2at％至10at％的范围内。在掺杂剂是钇(Y)的情况下，铁电层中钇的含量可处于2at％至10at％的范围内。在掺杂剂是钆(Gd)的情况下，铁电层中钆的含量可处于1at％至7at％的范围内。在掺杂剂是锆(Zr)的情况下，铁电层中锆的含量可处于50at％至80at％的范围内。
顺电层可具有顺电材料特性。顺电层可由例如氧化硅和/或高k金属氧化物中的至少一个形成或者可包括例如氧化硅和/或高k金属氧化物中的至少一个。可用作顺电层的金属氧化物可包括例如氧化铪、氧化锆和/或氧化铝中的至少一个，但是发明构思不限于这些示例。
铁电层和顺电层可由相同的材料形成或者可包括相同的材料。铁电层可具有铁电材料特性，但顺电层可不具有铁电材料特性。例如，在铁电层和顺电层包含氧化铪的情况下，铁电层中的氧化铪的晶体结构可与顺电层中的氧化铪的晶体结构不同。
仅当铁电层在特定厚度范围内时，铁电层才可展现出铁电材料特性。在一个实施例中，铁电层可具有范围从0.5nm至10nm的厚度，但是发明构思不限于该示例。由于与铁电材料特性的出现相关联的临界厚度根据铁电材料的种类而变化，因此铁电层的厚度可根据铁电材料的种类而改变。在一个实施例中，栅极绝缘图案GI可包括单个铁电层。可选地，栅极绝缘图案GI可包括彼此间隔开的多个铁电层。栅极绝缘图案GI可具有多个铁电层和多个顺电层交替堆叠的堆叠结构。
根据发明构思的实施例，包括不同材料的第一阻挡图案和第二阻挡图案可设置在堆叠于基底上的下源极/漏极图案与上源极/漏极图案之间。包括下源极/漏极图案的下晶体管可通过第一阻挡图案和第二阻挡图案而与包括上源极/漏极图案的上晶体管电断开。此外，第二阻挡图案可在用于形成上源极/漏极图案的外延生长工艺中用作种子层。因此，可容易地生长出上源极/漏极图案，并且在这种情况下，可防止包括上源极/漏极图案的上晶体管劣化。因此，可提供包括具有改进的性能并且可容易地制造的堆叠式晶体管的半导体装置和制造其的方法。
虽然已经具体示出和描述了发明构思的示例实施例，但是本领域普通技术人员将理解的是，在不脱离所附权利要求的精神和范围的情况下，可在其中做出形式和细节上的变化。

Claims (20)

1.一种半导体装置，包括：
下沟道图案和上沟道图案，沿与基底的顶表面垂直的第一方向堆叠在基底上，下沟道图案具有第一侧和与第一侧背对的第二侧，上沟道图案具有第三侧和与第三侧背对的第四侧；
下源极/漏极图案，在基底上并在下沟道图案的第一侧和第二侧；
上源极/漏极图案，堆叠在下源极/漏极图案上并在上沟道图案的第三侧和第四侧；
第一阻挡图案，在下源极/漏极图案与上源极/漏极图案之间；以及
第二阻挡图案，在第一阻挡图案与上源极/漏极图案之间，
其中，第一阻挡图案包括第一材料，并且第二阻挡图案包括第二材料，其中，第一材料和第二材料不同。
2.根据权利要求1所述的半导体装置，还包括：绝缘间隔件，在下源极/漏极图案与上源极/漏极图案之间并且沿第一方向延伸，
其中，绝缘间隔件包括第五侧，并且第一阻挡图案和第二阻挡图案在绝缘间隔件的第五侧。
3.根据权利要求2所述的半导体装置，其中，下沟道图案和上沟道图案在绝缘间隔件的第六侧，绝缘间隔件的第六侧与绝缘间隔件的第五侧背对。
4.根据权利要求1所述的半导体装置，还包括：栅电极，在上沟道图案上，
其中，栅电极延伸到下沟道图案与上沟道图案之间的第一区域中。
5.根据权利要求4所述的半导体装置，还包括：绝缘间隔件，在下源极/漏极图案与上源极/漏极图案之间，
其中，绝缘间隔件置于栅电极的位于下沟道图案与上沟道图案之间的部分与第一阻挡图案之间，并且延伸到栅电极的所述部分与第二阻挡图案之间的第二区域中。
6.根据权利要求4所述的半导体装置，其中，下沟道图案包括在第一方向上彼此间隔开的多个下半导体图案，并且
栅电极延伸到所述多个下半导体图案之间的第三区域中。
7.根据权利要求6所述的半导体装置，其中，上沟道图案包括在第一方向上彼此间隔开的多个上半导体图案，并且
栅电极延伸到所述多个上半导体图案之间的第四区域中。
8.根据权利要求1至7中的任一项所述的半导体装置，其中，第一阻挡图案包括第一半导体材料，并且第二阻挡图案包括第二半导体材料，其中，第一半导体材料和第二半导体材料具有不同的导电类型。
9.根据权利要求8所述的半导体装置，其中，
第一阻挡图案具有第一导电类型，
第二阻挡图案具有不同于第一导电类型的第二导电类型，
下源极/漏极图案具有第二导电类型，并且
上源极/漏极图案具有第一导电类型。
10.根据权利要求9所述的半导体装置，其中，第一阻挡图案和上源极/漏极图案包含第一导电类型的第一杂质，并且
上源极/漏极图案中的第一杂质的第一浓度高于第一阻挡图案中的第一杂质的第二浓度。
11.根据权利要求9或10所述的半导体装置，其中，第二阻挡图案和下源极/漏极图案包含第二导电类型的第二杂质，并且
下源极/漏极图案中的第二杂质的第三浓度高于第二阻挡图案中的第二杂质的第四浓度。
12.根据权利要求1至7中的任一项所述的半导体装置，其中，第一阻挡图案包括第一绝缘材料，并且
第二阻挡图案包括掺杂有半导体元素的第二绝缘材料。
13.根据权利要求1所述的半导体装置，还包括：
栅电极，在上沟道图案上以覆盖上沟道图案和下沟道图案；
公共电极，在栅电极的第五侧，并且连接到上源极/漏极图案中的一个和下源极/漏极图案中的一个；
上电极，在栅电极的与栅电极的第五侧背对的第六侧，并且连接到上源极/漏极图案中的另一个；以及
下电极，在栅电极的第六侧并且连接到下源极/漏极图案中的另一个。
14.一种半导体装置，包括：
下沟道图案和上沟道图案，沿与基底的顶表面垂直的第一方向堆叠在基底上；
栅电极，在上沟道图案上以覆盖上沟道图案和下沟道图案；
下源极/漏极图案，在栅电极的第一侧并连接到下沟道图案；
上源极/漏极图案，在栅电极的第一侧并连接到上沟道图案；
第一阻挡图案，在下源极/漏极图案与上源极/漏极图案之间；以及
第二阻挡图案，在第一阻挡图案与上源极/漏极图案之间，
其中，第一阻挡图案包括第一材料，并且第二阻挡图案包括不同于第一材料的第二材料。
15.根据权利要求14所述的半导体装置，其中，下源极/漏极图案、第一阻挡图案、第二阻挡图案和上源极/漏极图案沿第一方向堆叠在栅电极的第一侧。
16.根据权利要求15所述的半导体装置，其中，第一阻挡图案包括第一半导体材料，并且第二阻挡图案包括第二半导体材料，第二半导体材料具有与第一半导体材料的导电类型不同的导电类型，
下源极/漏极图案的导电类型不同于第一阻挡图案的导电类型，并且
上源极/漏极图案的导电类型不同于第二阻挡图案的导电类型。
17.根据权利要求15所述的半导体装置，其中，第一阻挡图案包括第一绝缘材料，并且
第二阻挡图案包括掺杂有半导体元素的第二绝缘材料。
18.根据权利要求15所述的半导体装置，还包括：绝缘间隔件，在下源极/漏极图案与上源极/漏极图案之间，
其中，绝缘间隔件置于第一阻挡图案与下沟道图案和栅电极中的至少一个之间，并且
其中，绝缘间隔件延伸到第二阻挡图案与上沟道图案和栅电极中的至少一个之间的第一区域中。
19.根据权利要求14至18中的任一项所述的半导体装置，其中，
下沟道图案包括在第一方向上彼此间隔开的多个下半导体图案，并且
栅电极延伸到下沟道图案与上沟道图案之间的以及所述多个下半导体图案之间的第二区域中。
20.根据权利要求19所述的半导体装置，其中，上沟道图案包括在第一方向上彼此间隔开的多个上半导体图案，并且
栅电极延伸到所述多个上半导体图案之间的第三区域中。
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