TW201926681A - 在互補場效電晶體中之磊晶結構 - Google Patents

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謝瑞龍
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Abstract

本發明揭示形成積體電路結構的方法，該積體電路結構包括延伸至基板中的隔離元件，以及接觸該隔離元件的第一電晶體的源/汲區。該隔離元件自該基板延伸至該第一電晶體的該源/汲區中。隔離層接觸該第一電晶體的該源/汲區，且第二電晶體的源/汲區也接觸該隔離層。因此，該隔離層位於該第一電晶體的該源/汲區與該第二電晶體的該源/汲區之間。該第一電晶體的通道區接觸並延伸於該第一電晶體的該源/汲區之間，且該第二電晶體的通道區接觸並延伸於該第二電晶體的該源/汲區之間。閘極導體圍繞該第一電晶體的該通道區及該第二電晶體的該通道區的側面。

Description

在互補場效電晶體中之磊晶結構
本發明係關於積體電路結構，尤其關於三維單片互補場效電晶體(complementary field effect transistor；CFET)中的磊晶結構。
積體電路裝置使用電晶體執行許多不同的功能，且這些電晶體可採取許多不同的形式，從平面電晶體到使用“鰭片”模式結構的電晶體。鰭式電晶體的鰭片是自基板延伸的薄而長的六面矩形，具有長度大於寬度的側面、長度與該側面相同的頂部及底部(但具有較窄的寬度)，以及自基板的高度與該側面的寬度相同但僅與該頂部及底部一樣寬的端部。
在一個例子中，多個水平的環繞閘極場效電晶體(horizontal gate-all-around field effect transistor；h-GAAFET)通常會具有位於一側上的一行N型GAAFET，位於相對側上的相應一行P型GAAFET，以及橫貫並包覆並排對N型與P型GAAFET的通道區的共用閘極。相反，具有多個垂直堆疊對GAAFET的互補FET(CFET)佈局會 具有位於一個層級上的P型GAAFET，位於相鄰層級上(也就是，在上方或下方)的N型GAAFET，以及共用閘極，其中，各共用閘極垂直貫穿並包覆堆疊對N型與P型GAAFET的通道區。在此類結構中，下方GAAFET的源/汲區通過介電層與上方GAAFET的源/汲區電性隔離。
依據本文中的結構實施例，隔離元件(其可為基板中的隔離塞或埋置氧化物部分)可延伸至基板的表面中。第一電晶體的源/汲區接觸該隔離元件，且該隔離元件自該基板延伸至該第一電晶體的該源/汲區中。隔離層接觸該第一電晶體的該源/汲區。第二電晶體的源/汲區也接觸該隔離層。因此，該第一電晶體位於該第二電晶體與該基板之間，且該隔離層位於該第一電晶體的該源/汲區與該第二電晶體的該源/汲區之間。
另外，該第一電晶體的通道區接觸並延伸於該第一電晶體的該源/汲區之間。類似地，該第二電晶體的通道區接觸並延伸於該第二電晶體的該源/汲區之間。該第一電晶體的該通道區與該第二電晶體的該通道區平行於該基板的該表面而延伸。
此外，閘極導體圍繞該第一電晶體的該通道區及該第二電晶體的該通道區的側面。襯裡介電質橫向鄰近該閘極導體。該襯裡介電質不同於該隔離層及該隔離元件。
本文中的方法實施例在基板上形成多層結構 以包括由間隔物層隔開的半導體層，以及圖案化該多層結構以形成凹槽，該凹槽穿過該多層結構伸至該基板中，從而定義鰭片。此類方法形成延伸至該鰭片之間的該基板的表面中的隔離元件，以及在該凹槽中形成第一電晶體的源/汲區，以接觸該隔離元件。該隔離元件經形成以自該基板延伸至該第一電晶體的該源/汲區中。該隔離元件可被形成為位於該基板中的絕緣體塞或埋置氧化物區。
另外，此類方法在該鰭片之間的該凹槽中形成隔離層以接觸該第一電晶體的該源/汲區，以及在該凹槽中形成第二電晶體的源/汲區以接觸該隔離層。該第一電晶體經形成以位於該第二電晶體與該基板之間。
該隔離層可經形成以位於該第一電晶體的該源/汲區與該第二電晶體的該源/汲區之間。該隔離層可經形成以具有小於或等於該第一電晶體的該源/汲區的寬度的寬度(其中，沿平行於該基板的該表面的方向測量該寬度)。另外，該第一電晶體的該源/汲區可經形成以接觸與該基板連接的埋置氧化物層。此外，該隔離層的高度(其垂直於上述寬度)經形成以小於該源/汲區的高度。
該半導體層的其中一個是接觸並延伸於該第一電晶體的該源/汲區之間的該第一電晶體的通道區，而該半導體層的另一個是接觸並延伸於該第二電晶體的該源/汲區之間的該第二電晶體的通道區。
這些方法還形成橫向鄰近該鰭片的襯裡介電質。該襯裡介電質不同於該隔離層及該隔離元件。該襯裡 介電質可經形成以位於該隔離元件與該基板之間。另外，這些方法用圍繞該第一電晶體的該通道區及該第二電晶體的該通道區的側面的閘極導體替代該間隔物層的部分。
102‧‧‧基板
103‧‧‧隔離塞
104‧‧‧隔離絕緣體
110‧‧‧襯裡介電質
112‧‧‧層結構、間隔物層、雙間隔物層、材料
114‧‧‧通道區、層結構、半導體層、下方半導體層
116‧‧‧層、額外矽層、材料、間隔物層
118‧‧‧通道區、半導體層、上方半導體層
120‧‧‧絕緣體層、材料
122‧‧‧非晶矽、材料
130‧‧‧氧化物、材料
132‧‧‧閘極覆蓋層、SiN、材料
134‧‧‧SiO、材料
136‧‧‧側壁間隔物、保護層、共形保護層
140‧‧‧隔離層氧化物
142‧‧‧pFET源/汲區、源/汲區
144‧‧‧隔離層、隔離層材料
146‧‧‧nFET源/汲區、源/汲區
148‧‧‧區域
150‧‧‧閘極導體、閘極導體材料
152‧‧‧閘極絕緣體
154‧‧‧接觸、導電接觸
156‧‧‧延伸區、閘極延伸區
160‧‧‧介電基板元件、埋置氧化物層、埋置絕緣體層、BOX、BOX層
162‧‧‧pFET、電晶體、第二電晶體
166‧‧‧nFET、電晶體、第一電晶體
通過參照附圖自下面的詳細說明將更能理解本文中的實施例，該些附圖並不一定按比例繪製，且其中：第1至6圖顯示依據本文中的實施例的各種結構的示意圖；第7至23圖顯示可用以製作第1圖中所示的結構的各種示例製程步驟的示意圖；第24至31圖顯示可用以製作第2圖中所示的結構的各種示例製程步驟的示意圖；第32至36圖顯示可用以製作第3圖中所示的結構的各種示例製程步驟的示意圖；第37至50圖顯示可用以製作第4圖中所示的結構的各種示例製程步驟的示意圖；第51至62圖顯示可用以製作第5圖中所示的結構的各種示例製程步驟的示意圖；以及第63至72圖顯示可用以製作第6圖中所示的結構的各種示例製程步驟的示意圖。
如上所述，各種類型的互補電晶體結構使用相反極性的電晶體(例如，n型場效電晶體(nFET)及p型場效電晶體(pFET))。此類nFET及pFET具有磊晶生長 的導電摻雜源/汲(S/D)區，且此類磊晶源/汲區被獨立生長於它們接觸半導體通道區之處(例如，在奈米片堆疊中)。該nFET及pFET磊晶源/汲區可被垂直集成於互補場效電晶體(CFET)中；不過，為避免短路，該nFET及pFET磊晶源/汲區應當彼此電性絕緣。
當在塊體基板上利用奈米片狀架構形成電晶體(例如，CFET)時，通常自(i)矽奈米片的側面以及(ii)底部矽基板生長磊晶源/汲區。這可能導致穿過基板的寄生源/汲洩漏，從而損害裝置性能。磊晶源/汲區(以及位於奈米片堆疊下方的區域)與基板的介電隔離有利於優化電性性能。鑒於此，本文中所述的裝置及製程在nFET磊晶製程期間結合襯裡使用pFET選擇性保護。另外，一些實施例可利用氧化物塞形成底部隔離，或者形成磊晶間隔物進行磊晶源/汲斷開。本文中的其它實施例利用pFET偽閘極(例如，磊晶硼摻雜矽鍺(SiGe：B))的選擇性氧化在nFET與pFET磊晶源/汲區之間形成自對準磊晶間隔物來提供源/汲區的電性隔離，從而解決這些問題。
現在請參照附圖，第1至6圖顯示依據本文中的實施例的各種結構的示意圖。第1圖顯示本文中的一個示例結構，且第7至23圖(下面討論)顯示可用以製作第1圖中所示的結構的各種示例製程步驟。
更具體地說，第1圖顯示矽基板102以及延伸至基板102的表面中的隔離元件(在此情況下是由隔離絕緣體104製成的隔離塞103)。在一些例子中，該絕緣體 可為氧化物，例如氧化矽。該隔離元件自基板102延伸至nFET源/汲區146，且這使隔離塞103能夠提供nFET源/汲區146與基板102的額外電性隔離(且這有助於防止穿過基板102的相鄰鰭片的橫向相鄰源/汲區之間的電流流動)。
第一電晶體(例如，nFET 166)的源/汲區146接觸隔離塞103，且隔離塞103自基板102延伸至第一電晶體166的源/汲區146。隔離層144接觸第一電晶體166的源/汲區146。另外，第二電晶體(例如，pFET 162)的源/汲區142接觸隔離層144。因此，第一電晶體166位於第二電晶體162與基板102之間，且隔離層144位於第一電晶體166的源/汲區146與第二電晶體162的源/汲區142之間。
如下面更詳細所述，隔離層144可為高質量絕緣體(例如SiO2、SiBCN、SiOC、SiOCN等)的共形沉積，且隔離層144與nFET源/汲區146及pFET源/汲區142自對準，以一致形成於nFET源/汲區146與pFET源/汲區142之間，並一致地在nFET源/汲區146與pFET源/汲區142之間提供高質量電性絕緣體。
另外，第一電晶體166的通道區114接觸並延伸於第一電晶體166的源/汲區146之間。類似地，第二電晶體162的通道區114接觸並延伸於第二電晶體162的源/汲區142之間。第一電晶體166的通道區114及第二電晶體162的通道區118平行於基板102的頂部表面(隔離 塞103延伸至其中)延伸。換句話說，基板102的頂部表面是最接近電晶體162、166的表面。
在第1圖中，潛在單個、連續的閘極導體150圍繞兩個電晶體162、166的長條形通道區114的側面。堆疊GAAFET的閘極結構可包括單個閘極導體，或者鄰近下方通道的第一功函數金屬層(例如，針對NFET性能最優)、鄰近上方通道的第二功函數金屬層(例如，針對PFET性能最優)，以及視需要地，某種填充金屬，且這些可被稱為共用閘極結構。閘極絕緣體152將閘極導體150與通道區114電性絕緣。
另外，襯裡介電質110將相鄰鰭片的組件彼此電性隔離(例如，將閘極導體150與其它鰭片中的橫向相鄰的閘極導體150絕緣)。閘極(側壁)間隔物136橫向鄰近閘極導體150的上部(上側壁)，且各種接觸154延伸穿過襯裡介電質110以接觸各種源/汲區(不是所有接觸都顯示於所提供的視圖中)。此外，閘極覆蓋層132可位於閘極導體150的頂部(該“頂部”是位於基板102遠側的閘極導體150的部分)。襯裡介電質110不同於(例如，不同材料、不同形成、不同結構等)隔離層144及該隔離元件(在此例中，該隔離元件為隔離塞103)。
第2圖顯示本文中的替代結構，其類似第1圖(因此，使用相同的識別標記來識別類似的特徵，而沒有多餘的說明，以保持讀者關注)；不過，在第2圖中，該隔離元件是埋置氧化物層(buried oxide layer；BOX)或相 對於基板的其餘部分具有較低導電性(較大電性絕緣(較高K))的其它類似介電基板元件160。此外，此隔離元件(BOX 160)用以提供nFET源/汲區146與基板102的額外電性隔離，以防止在相鄰鰭片之間的穿過基板102的不想要的電流流動。在第2圖中所示的結構中，隔離層144額外位於BOX 160與第一電晶體166的源/汲區146之間，以進一步絕緣源/汲區146與基板102。第24至31圖(下面說明)是顯示可用以製作第2圖中所示的結構的各種示例製程步驟的示意圖。
第3圖也顯示本文中的一種替代結構，其類似先前所述的附圖(因此，使用相同的識別標記來識別類似的特徵，同樣沒有多餘的說明)；不過，在第3圖中，隔離層144與源/汲區142、146的寬度相同。要注意的是，在第1圖中所示的結構中，與源/汲區142、146相比，隔離層144具有較小的寬度。在此例中，“寬度”沿平行於基板102的頂部表面以及平行於通道區114的方向測量。第32至36圖(下面說明)是顯示可用以製作第3圖中所示的結構的各種示例製程步驟的示意圖。
第4圖另外顯示本文中的一種替代結構，其類似先前所述的附圖(且同樣，使用相同的識別標記來識別類似的特徵，而沒有多餘的說明)；不過，在第4圖中，襯裡介電質110位於隔離元件(在此例中為隔離塞103)與基板102之間，以進一步絕緣源/汲區146與基板102。另外，第4圖包括較窄(不太寬)的隔離層144。第37至 50圖(下面說明)是顯示可用以製作第4圖中所示的結構的各種示例製程步驟的示意圖。
第5圖額外顯示本文中的一種替代結構，其類似先前所述的附圖(同樣，使用相同的識別標記來識別類似的特徵)；不過，在第5圖中，第一電晶體166的源/汲區146接觸埋置氧化物層160。相對於本文中所討論的其它結構中的源/汲區146的高度，這增加源/汲區146的高度，其中，電晶體162、166的源/汲區142、146的高度是相同的(且其中，該“高度”方向垂直於先前所述的“寬度”方向(例如，垂直於基板102的頂部))。在本文中所示的結構中，隔離層144的高度小於源/汲區142、146的高度。另外，在第5圖中所示的結構中，通道區114之間的間距大於第一電晶體166的通道區114與基板102之間的間距。閘極導體150包括橫向鄰近隔離層144將源/汲區142、146彼此電性隔離之處的延伸區156。此類延伸區156是來自用以增加通道間距的奈米片堆疊中的層(116，下面說明)的製品。第51至62圖(下面說明)是顯示可用以製作第5圖中所示的結構的各種示例製程步驟的示意圖。
第6圖也顯示本文中的一種替代結構，其類似第5圖中所示的結構(且同樣，使用相同的識別標記來識別類似的特徵，而沒有多餘的說明)；不過，在第6圖中，交換第一電晶體166與第二電晶體162的位置，以使第二電晶體162位於第一電晶體166與基板102之間。第63至72圖(下面說明)是顯示可用以製作第6圖中所示的結構 的各種示例製程步驟的示意圖。
如上所述，第7至23圖顯示可用以製作第1圖中所示的結構的各種示例製程步驟。如第7圖中所示，該製程利用多個磊晶生長製程在基板102上形成多層結構112、114，以包括被間隔物層112(可為SiGe等)隔開的半導體層114(例如，半導體摻雜矽)，例如，形成奈米片堆疊。
如圖8中所示，這些方法形成絕緣體層120(例如，氧化物)並形成額外層(例如，非晶矽122、氧化物130、SiN 132、SiO 134)，其被圖案化成鰭片。在圖8中，此類製程在該鰭片上方沉積共形保護層136(例如，SiBCN)。在圖9中，此類製程利用例如反應離子蝕刻(reactive ion etching；RIE)圖案化該多層結構，以形成穿過該多層結構延伸至基板102中的凹槽。此製程將保護層136重新成形為側壁間隔物136。在第10圖中，為減小間隔物層112的寬度，利用選擇性移除該間隔物層材料(例如，SiGe等)而基本不影響其它暴露材料的製程，以相對於其它材料凹入間隔物層112。
在第11圖中，利用例如SiN的共形沉積等在該鰭片上方形成襯裡介電質110(利用製程例如氧化物的原位自由基輔助沉積(in-situ radical assisted deposition；iRAD)形成例如60Å層等)。在第12圖中，在材料移除製程(例如，在165℃的H3PO4的回蝕刻製程等)中使襯裡介電質110自對準共形保護層136的形狀。接著，如第13 圖中所示，此製程通過例如在例如可流動化學氣相沉積(flowable chemical vapor deposition；FCVD)、非等向性高密度電漿(anisotropic high density plasma；HDP)製程等製程中沉積厚的共形氧化物襯裡(例如，SiO等)在該結構上方形成隔離絕緣體104。要注意的是，此步驟可導致與圖示不同的幾何，或者可能不會完全填充該閘極之間。在第14圖中，利用製程例如氧化物非等向性凹入(例如，混合濕式(BHF)/乾式脈衝蝕刻-沉積(C4F6+O2/CO/Ar)等)、完全等向性蝕刻或其組合向下凹入隔離絕緣體104至高於下方半導體層114(在此例中，其將最終成為nFET)的水平。
通過共形形成額外量的襯裡介電質110包覆上方半導體層118(在此例中，其將最終成為pFET)，如第15圖中所示。同樣，如參照第11圖所述，襯裡介電質110可通過氧化物的iRAD形成(例如，形成例如4奈米層等)。隨後，如第16圖中所示，蝕刻襯裡介電質110，以將其自隔離絕緣體104的頂部移除(例如，在非等向回蝕刻中，例如伴隨選擇性凹入的反應離子蝕刻(RIE)Ge植入等)。在第17圖中，由於隔離絕緣體104暴露，執行材料移除製程(例如，氧化物等向性凹入(oxide isotropic recess；BHS))，以向下移除隔離絕緣體104至下方半導體層114與基板102之間的水平，從而暴露下方半導體層114的側面。要注意的是，在此階段，上方半導體層118仍被襯裡介電質110保護，如第17圖中所示。由於下方半導體 層114的側面暴露，且上方半導體層118仍被保護，如第18圖中所示，所以在下方半導體層114的暴露表面上磊晶生長該下方電晶體的源/汲區146，以包括nFET源/汲型摻雜物(例如，Si：P)。
如第19圖中所示，利用製程例如SiO2、SiBCN、SiOC、SiOCN等的共形沉積在該結構上方形成隔離層材料144。要注意的是，可使用多個層，該些層可不同。這裡，該間隔物形成提供下方電晶體源/汲極146的包覆，並防止在下方電晶體源/汲極146上發生後續的上方源/汲極142成核。要注意的是，在一些實施例中，如第19圖中所示，在區域148中，通過在頂部過填充以最大限度地降低接縫，且隔離層材料144在該鰭片之間足夠厚，以促進在後續所形成的閘極之間的夾止。利用例如等向性或非等向性凹入等的製程減小隔離層材料144的高度，如第20圖中所示。接著，如第21圖中所示，在材料移除製程(例如，在165℃的H3PO4的回蝕刻製程等)中，使襯裡介電質110自對準共形保護層136的形狀，以暴露上方半導體層118。
由於上方半導體層118的側面暴露，且下方半導體層114仍被保護，如第22圖中所示，在上方半導體層118的暴露表面上磊晶生長該上方電晶體的源/汲區142，以包括pFET源/汲型摻雜物(例如，SiGe：B)。第23圖顯示與第22圖中所示相同的結構；不過，在第23圖中，向附圖添加示例材料識別，以顯示可用於該結構的不同組件的一些化學組分的一個例子(且本領域的普通技術人員將 理解，此例中所示的材料可由其它材料替代，而不背離後面所提出的申請專利範圍所識別的結構)。此外，第23圖顯示延伸至基板102中並形成隔離塞103的隔離絕緣體104的部分。接著，額外處理第22及23圖中所示的結構，以移除位於半導體層114、118之上及周圍的材料(上述材料112、120、122、130、132、134)，並用閘極導體150(上述)及各種閘極絕緣體152(例如，氧化物)以及其它導電接觸154替代此類組件，從而導致第1圖中所示的結構。
如上所述，第24至31圖顯示可用以製作第2圖中所示的結構的各種示例製程步驟的示意圖。要注意的是，第2圖及第24至31圖中所示的結構不使用隔離塞103；相反，在此實施例中，該基板包括(或是附著至)埋置絕緣體層160(其可為僅相對於基板102提供較大電性絕緣的任意類型介電質，且出於方便，在本文中被簡單地稱為埋置氧化物層(BOX))。因此，在第2圖及第24至31圖中所示的例子中，該隔離元件為BOX 160，而不是隔離塞103。
第24圖顯示在已完成與第7至16圖中所示的製程類似的製程以後的結構(不過，包括BOX 160而不是隔離塞103)，並避免關於此類製程的多餘的討論/說明，以保持關注此實施例的突出態樣。在第25圖中，利用例如氧化物非等向性凹入的製程(例如，混合濕式(BHF)/乾式脈衝蝕刻-沉積(C4F6+O2/CO/Ar)等)向下完全凹入隔離絕緣體104至BOX 160。這裡，可完全移除隔離絕緣體104， 因為底部BOX 160已提供與基板102的隔離。要注意的是，這裡，上方半導體層118仍被襯裡介電質110保護，如第25圖中所示。由於下方半導體層114的側面暴露，且上方半導體層118仍被保護，如第26圖中所示，在下方半導體層114的暴露表面上磊晶生長該下方電晶體的源/汲區146，以包括nFET源/汲型摻雜物(例如，Si：P)。
接著，在第27圖中，利用製程例如SiO2、SiBCN、SiOC、SiOCN等的共形沉積在該結構上方形成隔離層材料144。這裡，該共形沉積提供下方電晶體源/汲極146的包覆，並防止在下方電晶體源/汲極146上發生後續的上方源/汲極142成核。要注意的是，如第27圖中所示，在區域148中，通過在頂部過填充以最大限度地降低接縫，且隔離層材料144在該鰭片之間足夠厚，以促進在後續所形成的閘極之間的夾止。利用例如非等向性凹入等的製程減小隔離層材料144的高度，如第28圖中所示。接著，如第29圖中所示，在材料移除製程(例如，在165℃的H3PO4的回蝕刻製程等)中，使襯裡介電質110自對準共形保護層136的形狀，以暴露上方半導體層118。
由於上方半導體層118的側面暴露，且下方半導體層114仍被保護，如第30圖中所示，在上方半導體層118的暴露表面上磊晶生長該上方電晶體的源/汲區142，以包括pFET源/汲型摻雜物(例如，SiGe：B)。第31圖顯示與第30圖中所示相同的結構；不過，在第31圖中，向附圖添加示例材料識別，以顯示可用於該結構的不同組件 的一些化學組分的一個例子(且本領域的普通技術人員將理解，此例中所示的材料可由其它材料替代，而不背離後面所提出的申請專利範圍所識別的結構)。接著，額外處理第30及31圖中所示的結構，以移除位於半導體層114、118之上及周圍的材料(上述材料112、120、122、130、132、134)，並用閘極導體150(上述)及各種閘極絕緣體152(例如，氧化物)以及其它導電接觸154替代此類組件，從而導致第2圖中所示的結構。
如上所述，第32至36圖顯示可用以製作第3圖中所示的結構的各種示例製程步驟的示意圖。要注意的是，第3圖及第32至36圖中所示的結構再次使用隔離塞103而不是埋置絕緣體層160。因此，在第3圖及第32至36圖中所示的例子中，隔離元件是隔離塞103，而不是BOX 160。
第32圖顯示在已完成與第7至18圖中所示的製程類似的製程以後的結構，除了已回蝕刻在間隔物136對準之外的襯裡110的部分以外，其中，在材料移除製程(例如，在165℃的H3PO4的回蝕刻製程等)中，使襯裡介電質110自對準共形保護層136的形狀，此外，避免關於此類項目的多餘的討論/說明，以保持讀者關注。接著，在第33圖中，利用製程例如SiO2、SiBCN、SiOC、SiOCN等的共形沉積在該結構上方形成隔離層材料144。這裡，該共形沉積提供下方電晶體源/汲極146的包覆，並防止在下方電晶體源/汲極146上發生後續的上方源/汲極142成核。 要注意的是，如第33圖中所示，在區域148中，通過在頂部過填充以最大限度地降低接縫，且隔離層材料144在該鰭片之間足夠厚，以促進在後續所形成的閘極之間的夾止。利用例如非等向性凹入等的製程減小隔離層材料144的高度，如第34圖中所示，以暴露上方半導體層118的側面。由於上方半導體層118的側面暴露，且下方半導體層114仍被保護，如第35圖中所示，在上方半導體層118的暴露表面上磊晶生長該上方電晶體的源/汲區142，以包括pFET源/汲型摻雜物(例如，SiGe：B)。
第36圖顯示與第35圖中所示相同的結構；不過，在第36圖中，向附圖添加示例材料識別，以顯示可用於該結構的不同組件的一些化學組分的一個例子(且本領域的普通技術人員將理解，此例中所示的材料可由其它材料替代，而不背離後面所提出的申請專利範圍所識別的結構)。此外，第36圖顯示延伸至基板102中並形成隔離塞103的隔離絕緣體104的部分。接著，額外處理第35及36圖中所示的結構，以移除位於半導體層114、118之上及周圍的材料(上述材料112、120、122、130、132、134)，並用閘極導體150(上述)及各種閘極絕緣體152(例如，氧化物)以及其它導電接觸154替代此類組件，從而導致第3圖中所示的結構。
如上所述，第37至50圖顯示可用以製作第4圖中所示的結構的各種示例製程步驟的示意圖。要注意的是，第3圖及第37至50圖中所示的結構再次使用隔離塞 103而不是埋置絕緣體層160。因此，在第3圖及第37至50圖中所示的例子中，該隔離元件為隔離塞103，而不是BOX 160。
第37圖顯示在已完成與第7至13圖中所示的製程類似的製程以後的結構，除了未執行第12圖中所示的襯裡介電質110移除製程以外，並避免關於此類製程的多餘的討論/說明，以保持關注此實施例的突出態樣。這使第37圖中所示的結構具有在該鰭片上及在隔離絕緣體104與基板102之間保留於原位的襯裡介電質110。這使隔離塞103經形成以包括接觸該基板的襯裡介電質110，且在此處，襯裡介電質110位於後續所形成的間隔物材料144與基板102之間。
第38圖顯示利用例如氧化物非等向性凹入的製程(例如，混合濕式(BHF)/乾式脈衝蝕刻-沉積(C4F6+O2/CO/Ar)等)向下凹入隔離絕緣體104至低於下方半導體層114的水平(至下方半導體114與基板102之間的水平)。在第39圖中，在向下至被凹入的隔離絕緣體104的頂部的材料移除製程(例如，在165℃的H3PO4的回蝕刻製程等)中，使襯裡介電質110自對準共形保護層136的形狀。接著，如第40圖中所示，此製程通過例如在例如可流動化學氣相沉積(FCVD)、非等向性高密度電漿(HDP)製程等製程中沉積厚的共形氧化物襯裡(例如，SiO等)以在該結構上方重新形成隔離絕緣體104。
在第41圖中，利用例如氧化物非等向凹入的 製程(例如，混合濕式(BHF)/乾式脈衝蝕刻-沉積(C4F6+O2/CO/Ar)等)向下凹入隔離絕緣體104至高於下方半導體層114的水平(至下方半導體層114與上方半導體層118之間的水平)。接著，通過共形形成額外量的襯裡介電質110包覆該鰭片，如第42圖中所示。同樣，如關於第11圖所述，可利用氧化物的iRAD形成襯裡介電質110。隨後，如第43圖中所示，蝕刻襯裡介電質110，以將其自隔離絕緣體104的頂部移除(例如，在非等向性回蝕刻中，例如伴隨選擇性凹入的反應離子蝕刻(RIE)Ge植入等)。
在第44圖中，利用例如氧化物非等向性凹入的製程(例如，混合濕式(BHF)/乾式脈衝蝕刻-沉積(C4F6+O2/CO/Ar)等)完全凹入隔離絕緣體104。要注意的是，這裡，上方半導體層118仍被襯裡介電質110保護，如第44圖中所示。由於下方半導體層114的側面暴露，且上方半導體層118仍被保護，如第45圖中所示，在下方半導體層114的暴露表面上磊晶生長該下方電晶體的源/汲區146，以包括nFET源/汲型摻雜物(例如，Si：P)。
如第46圖中所示，利用例如SiO2、SiBCN、SiOC、SiOCN等的共形沉積製程在該結構上方形成隔離層材料144。要注意的是，如第46圖中所示，在區域148中，通過在頂部過填充以最大限度地降低接縫，且隔離層材料144在該鰭片之間足夠厚，以促進在該閘極之間的夾止。利用例如非等向性凹入等的製程減小隔離層材料144的高度至下方半導體層114與上方半導體層118之間的水平， 如第47圖中所示。接著，如第48圖中所示，在材料移除製程(例如，在165℃的H3PO4的回蝕刻製程等)中，使襯裡介電質110自對準共形保護層136的形狀，以暴露上方半導體層118。由於上方半導體層118的側面暴露，且下方半導體層114仍被保護，如第49圖中所示，在上方半導體層118的暴露表面上磊晶生長該上方電晶體的源/汲區142，以包括pFET源/汲型摻雜物(例如，SiGe：B)。
第50圖顯示與第49圖中所示相同的結構；不過，在第50圖中，向附圖添加示例材料識別，以顯示可用於該結構的不同組件的一些化學組分的一個例子(且本領域的普通技術人員將理解，此例中所示的材料可由其它材料替代，而不背離後面所提出的申請專利範圍所識別的結構)。此外，第50圖顯示由延伸至基板102中並形成隔離塞103的襯裡介電質110加襯的間隔物材料144的部分。接著，額外處理第49及50圖中所示的結構，以移除位於半導體層114、118之上及周圍的材料(上述材料112、120、122、130、132、134)，並用閘極導體150(上述)及各種閘極絕緣體152(例如，氧化物)以及其它導電接觸154替代此類組件，從而導致第4圖中所示的結構。
如上所述，第51至62圖顯示可用以製作第5圖中所示的結構的各種示例製程步驟的示意圖。要注意的是，第5圖及第51至62圖中所示的結構不使用隔離塞103；相反，在此實施例中，該基板包括(或是附著至)埋置絕緣體層160(其可為任意類型介電質，且出於方便，在本 文中被簡單稱為埋置氧化物層(BOX))。因此，在第5圖及第51至62圖中所示的例子中，該隔離元件為BOX 160，而不是隔離塞103。另外，第5圖及第51至62圖中所示的結構形成奈米片堆疊，以包括額外矽層116，此額外矽層116是不連續的且薄於下方及上方半導體層114、118。另外，由於下方與上方半導體層114、118之間的雙間隔物層112，因此相對於BOX層160與下方半導體層114之間的間距，此奈米片堆疊在下方與上方半導體層114、118之間提供更多的空間。因此，第51圖顯示在已完成與第7至9圖中所示的製程類似的製程及相關鰭片形成以後的結構(不過，包括BOX 160，及該不同的奈米片堆疊)，並避免關於此類製程的多餘的討論/說明，以保持關注此實施例的突出態樣。
在第52圖中，為減小間隔物層112的寬度，利用選擇性移除該間隔物層材料(例如，SiGe等)而基本不影響其它暴露材料的製程，以相對於其它材料凹入間隔物層112。在第53圖中，利用例如SiN的共形沉積等在該鰭片上方形成襯裡介電質110(利用例如氧化物的原位自由基輔助沉積(iRAD)的製程，以形成60A層等)。接著，如第54圖中所示，此製程通過例如在例如可流動化學氣相沉積(FCVD)、非等向性高密度電漿(HDP)製程等製程中沉積厚的共形氧化物襯裡(例如，SiO等)以在該結構上方形成隔離絕緣體104；以及利用例如氧化物非等向性凹入(例如，混合濕式(BHF)/乾式脈衝蝕刻-沉積 (C4F6+O2/CO/Ar)等)的製程向下凹入隔離絕緣體104至高於下方半導體層114的水平。
在第55圖中，在材料移除製程(例如，在165℃的H3PO4的回蝕刻製程等)中，使襯裡介電質110自對準共形保護層136的形狀，以暴露上方半導體層118的側面。由於上方半導體層118的側面暴露，且下方半導體層114仍被保護，如第56圖中所示，在上方半導體層118的暴露表面上磊晶生長該上方電晶體的源/汲區142，以包括pFET源/汲型摻雜物(例如，SiGe：B)。在第57圖中，利用例如氧化物等向性凹入的製程向下完全凹入隔離絕緣體104至BOX 160，使該上方電晶體的源/汲區142的部分暴露。
接著，在第58圖中，在通過在高壓及低溫下進行選擇性氧化以提供例如該pFET SiGe：B的SiO2包覆的製程中，氧化該上方電晶體的源/汲區142的暴露部分，以形成隔離層氧化物140。第58圖中所示的製程消耗該上方電晶體的源/汲區142的部分，並因此減小該上方電晶體的源/汲區142的高度。
如第59圖中所示，在材料移除製程(例如，在165℃的H3PO4的回蝕刻製程等)中，使襯裡介電質110自對準共形保護層136的形狀，以暴露下方半導體層114。此外，如第60圖中所示，在預清洗製程中部分凹入隔離層氧化物140的尺寸。接著，在第61圖中，在下方半導體層114的暴露表面上磊晶生長該下方電晶體的源/汲區146， 以包括nFET源/汲型摻雜物(例如，Si：P)。要注意的是，在第61圖中所示的製程中，該下方電晶體的源/汲區146可經形成以接觸BOX層160；不過，這不會導致穿過基板102的不想要的電流流動，因為BOX層160提供足夠的絕緣來防止這樣的狀況發生。
第62圖顯示與第61圖中所示相同的結構；不過，在第62圖中，向附圖添加示例材料識別，以顯示可用於該結構的不同組件的一些化學組分的一個例子(且本領域的普通技術人員將理解，此例中所示的材料可由其它材料替代，而不背離後面所提出的申請專利範圍所識別的結構)。接著，額外處理第61及62圖中所示的結構，以移除位於半導體層114、118之上及周圍的材料(上述材料112、116、120、122、130、132、134)，並用閘極導體150(上述)及各種閘極絕緣體152(例如，氧化物)以及其它導電接觸154替代此類組件，從而導致第5圖中所示的結構。要注意的是，在第5圖中，閘極延伸區156是通過用閘極導體材料150替代間隔物層116所形成的製品。
如上所述，第63至72圖顯示可用以製作第6圖中所示的結構的各種示例製程步驟的示意圖。要注意的是，第6圖及第63至72圖中所示的結構不使用隔離塞103；相反，在此實施例中，該基板包括(或是附著至)埋置絕緣體層160(其可為任意類型介電質，且出於方便，在本文中被簡單稱為埋置氧化物層(BOX))。因此，在第6圖及第63至72圖中所示的例子中，該隔離元件為BOX 160， 而不是隔離塞103。另外，第6圖及第63至72圖中所示的結構形成奈米片堆疊，以包括額外矽層116，此額外矽層116是不連續的且薄於下方及上方半導體層114、118。此外，由於下方與上方半導體層114、118之間的雙間隔物層112，因此相對於BOX層160與下方半導體層114之間的間距，此奈米片堆疊在下方與上方半導體層114、118之間提供更多的空間(雙間隔物層112由較薄且不連接的額外矽層116隔開及結構支持)。
因此，第63圖顯示在與第7至9圖及第51至53圖中所示的製程類似的製程以後的結構，其中，利用上述製程，已完成相關鰭片形成(不過，包括BOX 160，以及該不同的奈米片堆疊)，並使襯裡介電質110自對準共形保護層136的形狀，且形成隔離絕緣體104並向下凹入至高於中間半導體層116的水平。此外，避免關於此類製程的多餘的討論/說明，以保持關注此實施例的突出態樣。
在第64圖中，通過共形形成的額外量的襯裡介電質110包覆上方半導體層118。隨後，如第65圖中所示，蝕刻襯裡介電質110，以將其自隔離絕緣體104的頂部移除。在第66圖中，利用例如氧化物非等向性凹入的製程(例如，混合濕式(BHF)/乾式脈衝蝕刻-沉積(C4F6+O2/CO/Ar)等)向下完全凹入隔離絕緣體104至BOX 160，以暴露下方半導體層114。由於下方半導體層114暴露，且上方半導體層118仍被保護，如第67圖中所示，在下方半導體層114的暴露表面上磊晶生長該下方電晶體的 源/汲區142，以包括pFET源/汲型摻雜物(例如，SiGe：B)。要注意的是，在第67圖中所示的製程中，該下方電晶體的源/汲區142可經形成以接觸BOX層160；不過，這不會導致穿過基板102的不想要的電流流動，因為BOX層160提供足夠的絕緣以防止這樣的狀況發生。
在第68圖中，在通過在高壓及低溫下進行選擇性氧化以提供例如該pFET SiGe：B的SiO2包覆的製程中，氧化該下方電晶體的源/汲區142的暴露部分，以形成隔離層氧化物140。第68圖中所示的製程消耗該下方電晶體的源/汲區142的部分，從而減小該下方電晶體的源/汲區142的高度。
如第69圖中所示，在材料移除製程(例如，在165℃的H3PO4的回蝕刻製程等)中，使襯裡介電質110自對準共形保護層136的形狀，以暴露上方半導體層118。此外，如第70圖中所示，在預清洗製程中部分凹入隔離層氧化物140的尺寸。接著，在第71圖中，在上方半導體層118的暴露表面上磊晶生長該上方電晶體的源/汲區146，以包括nFET源/汲型摻雜物(例如，Si：P)。
第72圖顯示與第71圖中所示相同的結構；不過，在第72圖中，向附圖添加示例材料識別，以顯示可用於該結構的不同組件的一些化學組分的一個例子(且本領域的普通技術人員將理解，此例中所示的材料可由其它材料替代，而不背離後面所提出的申請專利範圍所識別的結構)。接著，額外處理第71及72圖中所示的結構，以移 除位於半導體層114、118之上及周圍的材料(上述材料112、116、120、122、130、132、134)，並用閘極導體150(上述)及各種閘極絕緣體152(例如，氧化物)以及其它導電接觸154替代此類組件，從而導致第6圖中所示的結構。要注意的是，在第6圖中，閘極延伸區156是通過用閘極導體材料150替代間隔物層116所形成的製品。
出於本文中的目的，“半導體”是一種材料或結構，其可包括植入或原位(例如，磊晶生長)的雜質，以基於電子及空穴載流子濃度使該材料有時是導體以及有時是絕緣體。本文中所使用的“植入製程”可採取任意合適的形式(無論現在已知還是未來開發的)且可為例如離子植入等。磊晶生長發生於加熱(有時加壓)環境中，該環境富含將要被生長的材料的氣體。
出於本文中的目的，“絕緣體”是相對術語，其是指與“導體”相比允許很小的電流流動(<95%)的材料或結構。本文中所提到的介電質(絕緣體)可例如自乾燥的氧環境或蒸汽生長並接著被圖案化。或者，本文中的介電質可自任意多種候選高介電常數(高k)材料形成，包括但不限於氮化矽、氮氧化矽、SiO2與Si3N4的閘極介電堆疊，以及金屬氧化物如氧化鉭。本文中的介電質的厚度可依據所需裝置性能而變化。
本文中所述的導體可由任意導電材料形成，例如多晶矽、非晶矽、非晶矽與多晶矽的組合，以及多晶矽-鍺，通過存在合適的摻雜物而賦予導電性。或者，本文 中的導體可為一種或多種金屬，例如鎢、鉿、鉭、鉬、鈦，或鎳，或金屬矽化物，此類金屬的任意合金，且可通過物理氣相沉積、化學氣相沉積，或現有技術中已知的任意其它技術來沉積。
存在各種類型的電晶體，其在如何被用於電路方面稍有差別。例如，雙極型電晶體具有被標記為基極、集電極及發射極的端子。在基極端子的小電流(也就是，在基極與發射極之間流動)可控制或切換集電極與發射極端子之間的較大電流。另一個例子是場效電晶體，其具有被標記為閘極、源極及汲極的端子。閘極的電壓可控制源極與汲極之間的電流。在此類電晶體內，半導體(通道區)位於導電源區與類似導電的汲極(或導電源極/發射極區)之間，且當該半導體處於導電狀態時，該半導體允許電流在源極與汲極之間或集電極與發射極之間流動。閘極為導電元件，通過“閘極氧化物”(其為絕緣體)與該半導體電性隔開；且閘極內的電流/電壓變化使通道區導電，以允許電流在源極與汲極之間流動。類似地，在基極與發射極之間流動的電流使半導體導電，以允許電流在集電極與發射極之間流動。
正型電晶體“P型電晶體”在本徵半導體基板內使用雜質例如硼、鋁或鎵等(以形成價電子不足)作為半導體區。類似地，“N型電晶體”是負型電晶體，其在本徵半導體基板內使用雜質例如銻、砷或磷等(以形成過剩的價電子)作為半導體區。
本文中的“基板”可為適於給定目標的任意材料(無論現在已知還是未來開發的)，且可為例如矽基晶圓(塊體材料)、陶瓷材料、有機材料、氧化物材料、氮化物材料等，無論是已摻雜還是未摻雜。當圖案化本文中的任意材料時，將要被圖案化的該材料可以任意已知的方式生長或沉積，並可在該材料上方形成圖案化層(例如有機光阻)。可將該圖案化層(阻劑)暴露於以光曝光模式設置的某些光輻射圖案(例如，圖案化曝光、雷射曝光等)，並接著，利用化學劑顯影該阻劑。此製程改變被曝光的該阻劑的部分的物理特性。接著，可洗掉該阻劑的一部分，保留該阻劑的其它部分以保護將要被圖案化的材料(洗掉該阻劑的哪部分依賴於該阻劑是負型阻劑(保留受照部分)還是正型阻劑(洗掉受照部分))。接著，執行材料移除製程(例如、濕式蝕刻、非等向性蝕刻(取向依賴性蝕刻)、電漿蝕刻(反應離子蝕刻(RIE)等))，以移除將要被圖案化的位於該阻劑下方的該材料的未受保護的部分。隨後移除該阻劑，以保留依據該光曝光圖案(或其負型圖像)圖案化的該下方材料。
出於本文中的目的，“側壁間隔物”是本領域的普通技術人員已知的結構，且為形成側壁間隔物，通常沉積或生長共形絕緣層(例如任意上述絕緣體)，並接著執行定向蝕刻製程(非等向性)，以與自垂直表面移除材料的速率相比較大的速率自水平表面蝕刻材料，從而保留沿結構的垂直側壁的絕緣材料。保留於垂直側壁上的此材料 被稱為側壁間隔物。
儘管附圖中僅顯示一個或有限數目的電晶體，但本領域的普通技術人員將理解，可用本文中的實施例同時形成許多不同類型的電晶體，且附圖意圖顯示同時形成多個不同類型的電晶體；不過，出於清晰目的，可簡化附圖以僅顯示有限數目的電晶體，並使讀者更容易地意識到所示的不同特徵。這並非意圖限制此揭示，因為如本領域的普通技術人員所理解的那樣，此揭示適用於附圖中所顯示的包括許多各類型電晶體的結構。
本文中所使用的術語僅是出於說明特定實施例的目的，並非意圖限制上述實施例。除非上下文中另外明確指出，否則本文中所使用的單數形式“一個”以及“該”也意圖包括複數形式。而且，本文中所使用的術語“右”、“左”、“垂直”、“水平”、“頂部”、“底部”、“上方”、“下方”、“平行”、“垂直”等意圖說明當它們以附圖中取向並顯示時的相對位置(除非另外指出)，且術語如“接觸”、“直接接觸”、“毗鄰”、“直接相鄰”、“緊鄰”等意圖表示至少一個元件物理接觸另一個元件(沒有其它元件隔開所述元件)。本文中所使用的術語“橫向”說明當元件以附圖中取向並顯示時該些元件的相對位置，尤其表示一個元件位於另一個元件的側邊而不是另一個元件的上方或下方。例如，一個元件橫向鄰近另一個元件將在該另一個元件旁邊，一個元件橫向緊鄰另一個元件將直接在該另一個元件旁邊，以及一個元 件橫向圍繞另一個元件將鄰近並環繞該另一個元件的外側壁。
本文中的實施例可用於各種電子應用，包括但不限於高級感測器、儲存器/資料儲存、半導體、微處理器以及其它應用。製造者可以原始晶圓形式(也就是，作為具有多個未封裝晶片的單個晶圓)、作為裸晶粒，或者以封裝形式分配所得裝置及結構，例如積體電路(IC)晶片。在後一種情況中，該晶片設於單晶片封裝件中(例如塑料承載件，其具有附著至母板或其它更高層次承載件的引腳)或者多晶片封裝件中(例如陶瓷承載件，其具有單面或雙面互連或嵌埋互連)。在任何情況下，接著將該晶片與其它晶片、分立電路元件和/或其它信號處理裝置集成，作為(a)中間產品例如母板的部分，或者作為(b)最終產品的部分。該最終產品可為包括積體電路晶片的任意產品，涉及範圍從玩具及其它低端應用直至具有顯示器、鍵盤或其它輸入裝置以及中央處理器的先進計算機產品。
儘管上面僅結合有限數目的實施例來詳細說明，但很容易理解，本文中的實施例不限於這些揭示。相反，可修改本文中的元件以包含此前未說明但符合本文的精神及範圍的任意數目的變化、更改、替代或等同佈置。此外，儘管已說明各種實施例，但應當理解，本文中的態樣可僅被某些所述實施例包括。相應地，下面的申請專利範圍將不被視為被上述說明限制。除非特別說明，否則提及單數元件並不意圖意味著“一個且僅一個”，而是“一 個或多個”。本發明中所述的各種實施例的元件的所有結構及功能等同(其為本領域的普通技術人員已知的或後來逐漸知道的)通過引用明確包含於此並意圖被本發明包括。因此，應當理解，在所揭示的特定實施例中可作變更，其落入如所附申請專利範圍所概述的上述範圍內。

Claims (20)

  1. 一種積體電路結構，包括：隔離元件，延伸至基板中；第一電晶體的源/汲區，接觸該隔離元件，其中，該隔離元件自該基板延伸至該第一電晶體的該源/汲區中；隔離層，接觸該第一電晶體的該源/汲區；第二電晶體的源/汲區，接觸該隔離層，其中，該第一電晶體位於該第二電晶體與該基板之間，以及其中，該隔離層位於該第一電晶體的該源/汲區與該第二電晶體的該源/汲區之間；該第一電晶體的通道區，接觸並延伸於該第一電晶體的該源/汲區之間；該第二電晶體的通道區，接觸並延伸於該第二電晶體的該源/汲區之間；以及閘極導體，圍繞該第一電晶體的該通道區及該第二電晶體的該通道區的側面。
  2. 如申請專利範圍第1項所述的積體電路結構，其中，該隔離元件包括位於該基板中的絕緣體塞或埋置氧化物區。
  3. 如申請專利範圍第1項所述的積體電路結構，其中，該隔離層具有沿平行於該基板的表面的方向小於或等於該第一電晶體的該源/汲區的寬度的寬度。
  4. 如申請專利範圍第1項所述的積體電路結構，進一步包 括襯裡介電質，位於該隔離元件與該基板之間。
  5. 如申請專利範圍第1項所述的積體電路結構，其中，該第一電晶體的該源/汲區接觸與該基板連接的埋置氧化物層。
  6. 如申請專利範圍第1項所述的積體電路結構，其中，該第二電晶體的該源/汲區是在該第二電晶體的該通道區的表面上的SiGe：B磊晶生長。
  7. 如申請專利範圍第1項所述的積體電路結構，其中，該第一電晶體的該源/汲區及該第二電晶體的該源/汲區包括磊晶生長材料。
  8. 一種積體電路結構，包括：基板；隔離元件，延伸至該基板的表面中；第一電晶體的源/汲區，接觸該隔離元件，其中，該隔離元件自該基板延伸至該第一電晶體的該源/汲區中；隔離層，接觸該第一電晶體的該源/汲區；第二電晶體的源/汲區，接觸該隔離層，其中，該第一電晶體位於該第二電晶體與該基板之間，以及其中，該隔離層位於該第一電晶體的該源/汲區與該第二電晶體的該源/汲區之間；該第一電晶體的通道區，接觸並延伸於該第一電晶體的該源/汲區之間；該第二電晶體的通道區，接觸並延伸於該第二電 晶體的該源/汲區之間，其中，該第一電晶體的該通道區與該第二電晶體的該通道區平行於該基板的該表面而延伸；閘極導體，圍繞該第一電晶體的該通道區及該第二電晶體的該通道區的側面；以及襯裡介電質，電性橫向鄰近該閘極導體，其中，該襯裡介電質不同於該隔離層及該隔離元件。
  9. 如申請專利範圍第8項所述的積體電路結構，其中，該隔離元件包括位於該基板中的絕緣體塞或埋置氧化物區。
  10. 如申請專利範圍第8項所述的積體電路結構，其中，該隔離層具有沿平行於該基板的該表面的方向小於或等於該第一電晶體的該源/汲區的寬度的寬度。
  11. 如申請專利範圍第8項所述的積體電路結構，其中，該襯裡介電質位於該隔離元件與該基板之間。
  12. 如申請專利範圍第8項所述的積體電路結構，其中，該第一電晶體的該源/汲區接觸與該基板連接的埋置氧化物層。
  13. 如申請專利範圍第8項所述的積體電路結構，其中，該第二電晶體的該源/汲區是在該第二電晶體的該通道區的表面上的SiGe：B磊晶生長。
  14. 如申請專利範圍第8項所述的積體電路結構，其中，該第一電晶體的該源/汲區及該第二電晶體的該源/汲區 包括磊晶生長材料。
  15. 一種方法，包括：在基板上形成多層結構，以包括由間隔物層隔開的半導體層；圖案化該多層結構，以形成穿過該多層結構延伸至該基板中從而定義鰭片的凹槽；形成延伸至該基板的表面中的隔離元件；在該凹槽中形成第一電晶體的源/汲區，以接觸該隔離元件，其中，該隔離元件經形成以自該基板延伸至該第一電晶體的該源/汲區中；在該凹槽中形成隔離層，以接觸該第一電晶體的該源/汲區；在該凹槽中形成第二電晶體的源/汲區，以接觸該隔離層，其中，該第一電晶體經形成以位於該第二電晶體與該基板之間，其中，該隔離層經形成以位於該第一電晶體的該源/汲區與該第二電晶體的該源/汲區之間，其中，該半導體層的其中一個包括接觸並延伸於該第一電晶體的該源/汲區之間的該第一電晶體的通道區，其中，該半導體層的另一個包括接觸並延伸於該第二電晶體的該源/汲區之間的該第二電晶體的通道區；形成橫向鄰近該鰭片的襯裡介電質，其中，該襯裡介電質不同於該隔離層及該隔離元件；以及用圍繞該第一電晶體的該通道區及該第二電晶體的該通道區的側面的閘極導體替代該間隔物層的部 分。
  16. 如申請專利範圍第15項所述的方法，其中，該隔離元件經形成以包括位於該基板中的絕緣體塞或埋置氧化物區。
  17. 如申請專利範圍第15項所述的方法，其中，所述形成該第二電晶體的該源/汲區包括在該第二電晶體的該通道區的表面上磊晶生長SiGe：B。
  18. 如申請專利範圍第15項所述的方法，其中，該襯裡介電質經形成以位於該隔離元件與該基板之間。
  19. 如申請專利範圍第15項所述的方法，其中，該第一電晶體的該源/汲區經形成以接觸與該基板連接的埋置氧化物層。
  20. 如申請專利範圍第15項所述的方法，其中，該隔離層的高度經形成以小於該源/汲區的高度。
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