CN110892531B - 带有局部存储器选择晶体管的后面存储器元件 - Google Patents

Abstract

存储器器件包括晶片上的半导体器件。该半导体器件包括栅极结构、第一源极/漏极区域和第二源极/漏极区域。栅极结构在晶片的第一面上。第一源极/漏极区域也在晶片的第一面上，并且与栅极结构的第一端接触。第二源极/漏极区域在晶片的第二面上并延伸到第一面中以与栅极结构的第二端接触。该存储装置还包括在晶片的第二面上的存储器存储元件。存储器存储元件与第二源极/漏极区域接触。

Description

带有局部存储器选择晶体管的后面存储器元件

技术领域

本发明总体上涉及用于半导体存储器和存储器件的制造方法和所得结构，并且更具体地，涉及非易失性存储器件。

背景技术

与常规随机存取存储器(RAM)芯片技术不同，磁性RAM(MRAM)中的数据不是作为电荷或电流流动存储的，而是由磁性存储元件存储的。磁存储元件由两个铁磁板形成，每个铁磁板可以保持磁化。两个铁磁板通过薄绝缘层彼此分隔开，以限定磁隧道结(MTJ)。两个铁磁板中的一个是设置为特定磁化方向的永磁体，而另一铁磁板的磁化方向可以改变以匹配外部磁场的磁化方向，或者可以使用施加的电流来改变磁化方向以存储数据。

因为MRAM装置采用MTJ来促进磁数据存储，所以与动态随机存取存储器(DRAM)技术不同，MRAM装置不需要恒定的电荷刷新。因此，MRAM装置在电源关闭的情况下保持存储器，而无需恒定的功耗，从而在整体电源效率上提供了实质性的改进。但是，MTJ的制造可能需要特殊的材料，例如非CMOS兼容材料，磁性铁氧体材料等。此外，根据传统的生产线后端(BEOL)工艺制造的MRAM器件尺寸受限这阻碍了减少总体MRAM占用空间的努力。

因此，在本领域中需要解决前述问题。

发明内容

从第一方面来看，本发明提供一种制造存储器器件的方法，该方法包括：在半导体晶片的第一面上形成包括至少一个栅极结构和第一源极/漏极区域的半导体器件；在半导体晶片的与第一面相对的第二面上，形成存储器存储元件；其中，存储器存储元件与半导体器件的不同于第一源极/漏极区域的第二源极/漏极区域电连通。

从另一方面来看，本发明提供了一种方法存储器件，包括：晶片，其沿着水平轴延伸以限定第一面和与第一面相对的第二面，并且沿垂直轴延伸以限定晶片的高度；半导体器件，在晶片上，该半导体器件包括：至少一个栅极结构，在晶片的第一面上；第一源极/漏极区域，在晶片的第一面上并与至少一个栅极结构的第一端接触；第二源极/漏极区域，在晶片第二面上，延伸到第一面，以与至少一个栅极结构的与第一端相对的第二端接触；存储器存储元件，在晶片的第二面上，与第二源极/漏极区域接触。

从另一方面来看，本发明提供一种制造存储器件的方法，该方法包括：在半导体晶片的第一面上形成包括至少一个栅极结构、第一源极/漏极区域和第二源极/漏极区域的半导体器件，第一源极/漏极区域的长度大于第二源极/漏极区域，以限定延伸超出第二源极/漏极区域的延伸部分；在半导体晶片的第一面上，在第一源极/漏极区域的上表面上形成掩埋绝缘层；形成延伸穿过掩埋绝缘层并与延伸部分接触的导电穿透通孔，以使穿透通孔相对于栅极结构偏移；在半导体晶片的与第一面相对的第二面上，形成偏移存储器存储元件，偏移存储器存储元件与所述穿透通孔的表面接触并且相对于所述栅极结构偏移。

从另一方面来看，本发明提供一种制造存储器件的方法，该方法包括：在半导体晶片的第一面上形成包括至少一个栅极结构和第一源极/漏极区域的半导体器件；在半导体晶片的第一面上，在第一源极/漏极区域的上表面上形成掩埋绝缘层；在半导体晶片的与第一面相对的第二面上形成导电通孔/触点，该导电通孔/触点延伸穿过掩埋绝缘层并与第一S/D区域接触；在半导体晶片的第二面上形成存储器存储元件，其中存储器存储元件和通孔/触点分别与半导体器件的不同于第一源极/漏极区域的第二源极/漏极区域电连通。

本发明的实施例涉及一种用于制造存储器器件的方法。该方法的非限制性示例包括在半导体晶片的第一面上形成包括至少一个栅极结构和第一源极/漏极区域的半导体器件。该方法还包括在半导体晶片的与第一面相对的第二面上形成存储器存储元件，使得该存储器存储元件与半导体器件的不同于第一源极/漏极区域的第二源极/漏极区域电连通。

本发明的实施例针对一种存储器器件，其包括晶片上的半导体器件。该半导体器件包括栅极结构、第一源极/漏极区域和第二源极/漏极区域。栅极结构在晶片的第一面上。第一源极/漏极区域也在晶片的第一面上，并且与栅极结构的第一端接触。第二源极/漏极区域在晶片的第二面上并延伸到第一面中以与栅极结构的第二端接触。该存储装置还包括在晶片的第二面上的存储元件。存储器存储元件与第二源极/漏极区域接触。

本发明的实施例涉及一种用于制造存储器件的方法。该方法的非限制性示例包括在半导体晶片的第一面上形成包括至少一个栅极结构、第一源极/漏极区域和第二源极/漏极区域的半导体器件，第一源极/漏极区域的长度大于第二源极/漏极区域的长度，以限定延伸超出第二源极/漏极区域的延伸部分。该方法还包括在半导体晶片的第一面上在第一源极/漏极区域的上表面上形成掩埋绝缘层。该方法还包括形成导电的穿透通孔，该穿透通孔延伸穿过掩埋绝缘层并与延伸的部分接触，使得穿透通孔相对于栅极结构偏移。该方法还包括在半导体晶片的与第一面相对的第二面上形成偏置的存储器存储元件，该偏置的存储器存储元件与穿透通孔的表面接触并且相对于栅极结构偏置。

本发明的实施例涉及一种用于制造存储器件的方法。该方法的非限制性示例包括在半导体晶片的第一面上形成包括至少一个栅极结构和第一源极/漏极区域的半导体器件。该方法还包括在半导体晶片的第一面上在第一源极/漏极区域的上表面上形成掩埋绝缘层。该方法还包括在半导体晶片的与第一面相对的第二面上形成导电通孔/触点，该导电通孔/触点延伸穿过掩埋绝缘层并与第一S/D区域接触。该方法还包括在半导体晶片的第二面上形成存储器存储元件，使得存储器存储元件和通孔/触点分别与半导体器件的不同于第一源极/漏极区域的第二源极/漏极区域电连通。

通过本发明的技术实现了额外的益处。本文详细描述了本发明的实施例和各个方面，并且将其视为所要求保护的主题的一部分。为了更好地理解，请参考具体实施方式和附图。

附图说明

在说明书的结论的权利要求书中特别指出并明确要求保护本文所述的专有权的细节。通过以下结合附图的详细描述，本发明的实施例的前述和其他优点将变得显而易见，在附图中：

图1是根据本发明实施例的在晶片上形成的垂直型场效应晶体管(VTFET)的截面图；

图2示出了根据本发明实施例的在晶片的正面上形成字线和源极线之后的VTFET；

图3示出了根据本发明实施例的VTFET的翻转方向；

图4示出了根据本发明实施例的在使晶片的后面凹陷之后的VTFET；

图5示出了根据本发明实施例的在暴露掩埋的源极/漏极区域之后的VTFET；

图6示出了根据本发明实施例的在形成后面源极/漏极触点之后的VTFET；

图7示出了根据本发明实施例的在后面源极/漏极触点上形成存储器触点之后的VTFET；

图8示出了根据本发明实施例的在存储器触点上堆叠多个MTJ层以形成MRAM器件之后的VTFET；

图9示出了根据本发明实施例的图案化MTJ层以形成磁存储元件之后的MRAM器件；以及

图10示出了根据本发明实施例的在磁存储元件上形成位线之后的MRAM器件；

图11是根据本发明实施例的包括后面存储器元件和正面存储器访问VTFET的完整MRAM器件的截面图；

图12是根据本发明实施例的表示MRAM阵列的示意图；

图13是根据本发明实施例的包括平面存储器访问FET的晶片的正视图；

图14是根据本发明实施例的沿图13中所示的晶片的线A-A截取的截面图；

图15示出了根据本发明实施例的在晶片的字体侧上形成字线和源极线之后的存储器阵列；

图16是根据本发明实施例的在字线上堆叠键合膜和体(bulk)处理晶片之后晶片的翻转方向；

图17示出了根据本发明实施例的在使后面凹陷之后的晶片；以及

图18示出了根据本发明实施例的在形成存储器存储元件和位线之后的存储器阵列；

图19是根据本发明实施例的包括接触VTFET的源极/漏极区域的偏移穿透通孔的晶片的截面图；以及

图20示出了根据本发明实施例的堆叠在偏移穿透通孔上以形成偏移存储器元件的多个MTJ层；

图21是根据本发明实施例的在晶片上形成的VTFET的截面图；以及

图22说明了形成包括在VTFET的源极/漏极区域上形成的后面通孔/触点的MRAM器件之后的晶片。

本文描述的图是说明性的。在不脱离本发明的范围的情况下，本文的图或描述的操作可以有许多变型。例如，可以以不同的顺序执行动作，或者可以添加、删除或修改动作。而且，术语“耦合”及其变型描述了在两个元件之间具有通信路径，并且并不意味着元件之间的直接连接，而在它们之间没有中间元件/连接。所有这些变体都被视为说明书的一部分。

在附图和以下对所描述的实施例的详细描述中，在附图中示出的各个元件设有两个或三个数字的附图标记。除少数例外，每个参考数字的最左边的数字与该元素首次被说明的图相对应。

具体实施方式

为了简洁起见，在此可以详细描述或可以不详细描述与半导体器件和IC制造有关的常规技术。此外，本文描述的各种任务和工艺步骤可以被合并到具有本文未详细描述的附加步骤或功能的更全面的过程或工艺中。特别地，半导体器件和基于半导体的IC的制造中的各个步骤是众所周知的，因此，为了简洁起见，这里将仅简要提及许多常规步骤，或者将在不提供众所周知的工艺细节的情况下将其完全省略。

在此详细描述中使用术语“RAM”及其变体来描述能够存储一个或多个数据位(例如，“0”或“1”)的数据存储器件。短语“中间半导体器件”及其变体是指在最终阶段之前的制造阶段中的半导体器件。

现在转向与本发明的方面更具体相关的技术的概述，已经出现了非易失性存储器(NVM)技术，其旨在为NVM器件提供改进的处理速度和高密度，同时提供低电流泄漏，减少器件占用空间。这些新兴的NVM技术包括相变随机存取存储器(PCRAM)、电阻式随机存取存储器(ReRAM)、铁电随机存取存储器(FeRAM)和磁阻随机存取存储器(MRAM)。例如，MRAM器件提供了优于传统的带电和基于电流的半导体存储器件的优势，传统的带电和基于电流的半导体存储器件包括例如动态随机存取存储器(DRAM)和闪存。例如，DRAM器件的存储器元件是电容器，其随着时间流逝而失去电荷。结果，使用DRAM的内存组件必须每秒刷新其芯片中的所有单元大约20次，读取每个单元并重新写入其内容。随着DRAM单元尺寸的减小，有必要更频繁地刷新单元，从而导致更大的功耗。

因为MRAM器件采用MTJ来促进磁数据存储，所以MRAM器件不需要恒定的电荷刷新。因此，MRAM装置在电源关闭的情况下保持存储器，而无需恒定的功耗，从而在整体电源效率上提供了实质性的改进。但是，MTJ的制造可能需要特殊的材料，例如非CMOS兼容材料、磁性铁氧体材料等。此外，根据传统的生产线后端(BEOL)工艺制造的MRAM器件尺寸受限，这阻碍了减少总体MRAM占用空间的努力。

现在转到本发明的一个或多个实施例的各方面的概述，描述了一种后面存储器架构，其提供了存储器件(例如，PCRAM器件、ReRAM器件、FeRAM器件、MRAM器件等)。后面存储器架构包括在半导体晶片的第一表面(例如，前面)上的存取晶体管和在晶片的相对的第二表面(例如，后面)上的存储器元件。存取晶体管可形成为垂直型场效应晶体管(VTFET)，其包括嵌入式存储器触点，该触点与形成在晶片后面的磁存储元件接触。存取晶体管也可以形成为平面型FET或finFET，其利用穿透通孔触点来促进与形成在晶片后面上的磁存储元件的电连接。在任一情况下，可以制造具有减小的占地面积的MRAM器件。

本发明的一个或多个实施例的各方面克服了现有技术的上述缺点，因为本文所述的后面存储器架构克服了阻碍常规BEOL制造技术的MTJ高度限制。这种后面存储器架构还允许沿着存储阵列的边缘将后面位线传递到前面，从而进一步减少MRAM器件的总体尺寸。

现在转向对本发明各方面的更详细描述，图1示出了根据一个或多个非限制性实施例的中间半导体器件100。中间半导体器件100包括沿着第一轴(例如，X轴)延伸以限定长度，第二轴(例如，Y轴)延伸以限定宽度和第三轴(例如，Z轴)延伸以限定高度的晶片101。晶片101具有第一表面和与第一表面相对的第二表面。例如，第一表面将被称为前面(指定为“前”)，而例如第二表面将被称为后面(指定为“后”)。

在一个或多个实施例中，例如，中间半导体器件100还包括诸如VTFET的晶体管器件。VTFET具有垂直布置在第一源/漏(S/D)区域116和第二S/D区域106之间的一个或多个沟道区域110。第一S/D区域116将被称为上部S/D。区域116和第二S/D区域106将被称为下部S/D区域106。上部S/D区域116和下部S/D区域106由诸如硅(Si)或硅锗(SiGe)的半导体材料构成，并且可以根据一种或多种外延工艺形成。可以使用各种众所周知的技术来进行外延工艺，包括但不限于汽相外延(VPE)、分子束外延(MBE)或具有气态或液态前驱体(例如，四氯化硅)的液相外延(LPE)。

VTFET还具有一个或多个栅极结构113。每个栅极结构113包括：封装沟道区域110的栅极电介质层114，以及缠绕在栅极电介质层114的所有部分周围的导电触点112。因此，沟道区域110的垂直取向允许栅极结构113封装或包裹沟道区域110的所有壁，从而改善静电栅极控制，同时提供降低栅极电压的可能性。在栅极介电层114与S/D区域106和116之间分别形成S/D间隔物108，以帮助将S/D区域与栅极结构113电隔离。在操作期间，电流以上S/D区域116和下S/D区域106之间的垂直方向流过沟道区域110，因此主要垂直于器件的上表面流动。

在晶片101的前面上形成第一层间电介质(ILD)120，并封装栅极结构113和上部S/D区域116。在第一ILD 120中形成第一通孔118以对上部S/D区域116提供电访问。例如，可以执行一个或多个掩模和图案化操作以在第一ILD层120中形成暴露上部S/D区域116的上表面的空隙。随后可以在该空隙内填充诸如金属材料之类的导电材料以形成第一通孔118。可以执行化学机械平面化(CMP)工艺以从ILD 120的上表面去除多余的金属材料。因此，ILD120和第一通孔118的上表面彼此齐平(即，共面)。

仍然参考图1，下部S/D区域106形成为掩埋的S/D区域并与半导体层102接触。半导体层102可以由各种半导体材料组成，包括但不限于Si，并且可以用作种子层以外延生长下部S/D区域106。

晶片101的后面可以进一步包括浅沟槽隔离(STI)区域104，其用于将下部S/D区域106与相邻的半导体器件(未示出)电隔离。STI区域104可以形成为具有期望的高度，根据下面更详细讨论的后续制造工艺，该期望的高度用于控制要在晶片101的后面上形成的存储器件触点(图1中未示出)的高度。在一个或多个非限制性实施例中，STI区域104具有例如大约100纳米(nm)的总高度。STI区域104的总高度(例如100nm)与下部S/D区域106的总高度(例如30nm)之间的差(例如70nm)将限定存储器件触点的高度，下面将更详细地描述。

图2示出了在晶片101的前面上形成存储线阵列150之后的图1的中间半导体器件。该存储线阵列包括源极线152和字线154。可以执行一个或多个后端线(BEOL)的制造工艺以形成源极线152和字线154。例如，最初在第一ILD 120的上表面上形成由导电材料构成的源极线152。源极线152沿着第一轴(例如，X轴)延伸，使得源极线152的一部分接触第一通孔118的上表面。第二ILD 121沉积在源极线152的上表面上，然后，将其图案化以形成限定字线154的尺寸的空隙。然后用导电材料填充该空隙以形成字线154，其通过第二ILD 120和源极线152分开，并延伸到与源极线152相反的方向(例如，沿Y轴)。

现在参考图3-10，示出了在翻转晶片101之后的半导体器件100。因此，可以将各种制造工艺应用于晶片101的后面以形成后面存储器元件(图3中未示出)。应当理解，在字线154的顶部上堆叠键合膜202和处理晶片204之后，可以翻转晶片101。在字线之外的正面上也可以形成附加的金属线和/或通孔，具体取决于器件的应用。例如，字线154的第一部分可以形成在晶片101的前面上，而字线154的第二部分被传递到晶片101的后面。

在键合膜202上形成处理晶片204。键合膜202由具有Si粘合剂的粘合材料或聚酰亚胺构成。可选地，键合膜202可以由基于氧化物或基于氮化物的材料组成，以促进与介电材料的键合。键合膜202可以由单层形成，或者可以包括多层。处理晶片204可由例如Si的各种材料组成，并且在执行一个或多个后续制造工艺时可提供额外的支撑。

转到图4，示出了在使半导体层102凹陷之后的半导体器件100。可以使用包括但不限于晶片研磨、反应离子蚀刻(RIE)工艺或CMP工艺在内的各种技术来使半导体层102凹陷。例如，当应用CMP工艺时，可以使半导体层102凹陷直到到达STI区域104(即，停止在STI区域104上)。因此，STI区域104的暴露表面和剩余的半导体层102彼此齐平(即，共面)。

转到图5，示出了在去除剩余的半导体层102以暴露下面的下部S/D区域106之后的半导体器件100。可以执行选择性蚀刻工艺，其选择性地蚀刻掉剩余的半导体层102，同时保留STI区域104和下部S/D区域106。因此，形成空隙208，该空隙暴露下面的下部S/D区域106。

选择性蚀刻工艺包括例如利用氢氧化铵(NH4OH)化学物质的湿蚀刻工艺。当半导体层102由Si形成并且下部S/D区域106由SiGe形成时，可以使用由NH4OH化学物质组成的湿蚀刻工艺，该湿蚀刻工艺侵蚀半导体层102的Si材料比侵蚀SiGe材料更强烈。例如，NH4OH化学物质可实现4：1的蚀刻比，即，可蚀刻Si材料比蚀刻SiGe材料强四倍。通常在pFET的S/D区域中发现SiGe。替代地，可以将存取晶体管(例如，VTFET)制造为可以包括SiC S/D区域106的nFET。在这种情况下，可以使用化学物质来实现硅去除，该化学物质在保留S/D区域106的SiC材料的同时积极侵蚀半导体层102的Si材料。碳掺杂也可以用来改变材料之间的蚀刻比。

现在参考图6，示出了在空隙208中沉积导电材料以在下部S/D区域106上形成S/D触点210之后的半导体器件100。导电材料可以是金属材料，包括但不限于钛(Ti)、氮化钛(TiN)和钨(W)。通过执行在STI区域104上停止的CMP工艺，可以从晶片101的后面去除过量的导电材料。因此，S/D触点210的暴露表面与STI区域104的暴露表面齐平。S/D触点210的高度被图示为70nm，S/D触点210的尺寸不限于此。

转到图7，S/D触点210可以部分地凹陷在STI区域104的表面下方。例如，可以将结合了氟基化学物质的RIE工艺用于使由钨(W)组成的S/D触点210凹陷。尽管未示出，但是S/D触点210可以包括一个或多个触点衬里。例如，可以在S/D触点210上沉积由钛(Ti)组成的第一衬里(未示出)。此后，可以在第一衬里(例如，Ti衬里)上沉积由氮化钛(TiN)组成的第二衬里(未示出)。

所形成的腔室可以填充有第二导电材料，例如TaN，以形成存储器触点212。存储器触点212是可选的，并且可以从本发明的一个或多个实施例中省略。可以使用诸如物理气相沉积(PVD)或其他溅射技术的各种工艺来沉积第二导电材料212。因此，可以通过对晶片101的后面执行各种制造技术来完成S/D触点210。另外，S/D触点210和存储器触点212的后面形成导致晶片的下部S/D区域106、S/D触点210的后面形成以及存储器触点212自对准。换句话说，掩埋的下部S/D区域116可以用于形成存储器元件的自对准触点，下面将对其进行详细讨论。触点(也称为接合焊盘)可以是抗蚀刻的，并且在后面存储器元件的图案化期间用作对下面的元件和结构的保护。

现在参考图8，在存储器触点212和STI区域104的暴露表面上形成存储器存储元件214。接下来，将根据MRAM存储元件来描述存储器存储元件214。然而，应当理解，本发明不限于此，并且在不脱离本发明的范围的情况下可以实现各种其他类型的存储器存储元件。

在一个或多个非限制性实施例中，MRAM存储元件214形成为存储器堆叠214，该存储器堆叠214包括彼此垂直地布置在彼此之上的多个单独的磁隧道结(MTJ)层215a-215c。MTJ层包括例如固定磁性层215a、介电隧道势垒层215b和自由磁性层215c。固定磁性层215a形成在存储器触点212上。自由磁性层215c位于固定磁性层215a的上方。介电隧道势垒层215b介于固定磁性层215a和自由磁性层215c之间。固定磁性层215a和自由磁性层215c由铁磁性材料构成。介电隧道势垒层215b由氧化物或金属氧化物材料例如氧化铝(AlO2)构成。因此，MTJ层215a-215c的堆叠限定能够促进磁存储器以形成MRAM位/单元的MJT。

可以使用例如PVD工艺沉积MTJ层215a-215c。每个MTJ层215a-215c可具有在大约10nm或更小的范围内的垂直厚度(例如，沿Z轴延伸)。尽管这里描述了三个MTJ层215a-215c，但是MTJ层的数量不限于此。

仍然参考图8，在存储器堆叠214上形成光致抗蚀剂掩模216。可以通过首先在存储器堆叠上沉积光致抗蚀剂层，然后执行光刻图案化工艺来形成光致抗蚀剂掩模216。

转到图9，示出了在执行离子束蚀刻(IBE)工艺之后的半导体器件100，该工艺将由光致抗蚀剂掩模216限定的图案转移到存储器堆叠214中。因此，在存储器触点212上形成磁存储元件217(例如，MRAM元件217)。因此，与传统的MRAM器件不同，传统的MRAM器件包括仅在晶片的单面(例如正面)上形成的MRAM元件和访问晶体管，在此描述的本发明的一个或多个非限制性实施例在晶片101面(例如，后面)上提供了MRAM元件217，而存取晶体管(例如，VTFET)在晶片101相对面(例如，前面)上。

仍参考图9，封装MRAM元件217的存储器堆叠绝缘膜218被沉积。存储器堆叠绝缘膜218由诸如氮化硅(SiN)的氮化物材料构成并根据化学气相沉积(CVD)工艺沉积。绝缘膜218有助于膜粘附，同时还抑制金属原子从MRAM元件217的表面扩散。绝缘膜218还可以在进一步处理期间限制MRAM元件217的热降解。

参照图10，在绝缘膜218上沉积第三ILD层219以包围MRAM元件217。然后使第三ILD层219凹陷以暴露绝缘膜218的上表面。执行RIE工艺以使ILD层219凹陷，并且可以继续进行直到去除绝缘膜218的上表面并且露出下面的MRAM元件217。可替代地，可以执行第一蚀刻工艺以使ILD层219凹陷直到暴露绝缘膜218的上表面。然后可以使用不同的蚀刻工艺(例如，使用不同化学物质的蚀刻工艺)来去除绝缘膜218的上表面以暴露出下面的MRAM元件217。

仍然参考图10，在第三ILD 219上形成由导电材料构成的位线220。位线220沿着第一轴(例如，X轴)延伸，使得一部分位线220接触MRAM元件217的暴露表面。尽管未示出，但是晶片101可以在位线220形成之后再次翻转，并且如果需要可以继续进行前面组件处理。

现在参考图11，示出了完整的MRAM器件600，其包括后面存储器元件217和前面VTFET608。例如后面存储器元件217可以构造为MTJ。电路示意图叠加在MRAM器件600上，以帮助识别某些组件。例如，该电路示意图示出了VTFET 608在源极线152和存储器元件217之间被连接。因此，VTFET 608可以用作由后面存储器元件217限定的存储位/单元的访问晶体管。完整的MRAM器件600还可以在阵列的边缘包括一个额外的通孔604，以从晶片101的前面访问位线220。

参考图12，示出了表示MRAM阵列700的示意图。在包括前面704和后面702的晶片上形成MRAM阵列700。前面704包含多个存取晶体管710A、710B和710C。每个晶体管710A-710C包括第一源极端子、栅极端子和第二源极/漏极端子。每个第一源极/漏极端子连接到在前面704上形成的公共源极线708。每个栅极端子连接到在前面704上形成的各自的字线714A、714B和714C。

后面702包含多个MTJ 712A、712B和712C。每个MTJ 712a-712c可以包括插入在固定磁性层713a和自由磁性层713c之间的介电隧道势垒层713b。每个访问晶体管710A、710B和710C的第二个S/D端子延伸到后面702中，并连接到相应的MTJ 712A、712B和712C的第一端子。MTJ712A、712B和712C的相对端连接到在后面702上形成的位线706。

MRAM阵列700还包括在前面704上形成的感测放大器716。感测放大器716包括位线输入端子717、基准输入端子718和输出端子720。位线输入端子717连接到位线706。基准输入端子718连接到基准电压源。位的读取操作由将所需位与参考单元进行比较的电流检测放大器执行。通过使用读出放大器评估单元相对于参考单元的电阻，可以确定该位处于低状态或高状态。

现在转到图13，图13示出了根据一个或多个实施例的包括晶体管阵列300的晶片302的第一侧视图(例如，前视图)。所得到的晶体管阵列300的前面401包括连接到字线310和源极线304的一个或多个晶体管308。晶体管308可以被制造为平面型FET或鳍型FET(finFET)。每个晶体管308的栅极接触字线310，并且晶体管308的第一源极/漏极端子通过通孔416接触源极线304。晶体管308的第二源极/漏极端子接触MRAM元件(未在图13中示出)的一面，该MRAM元件在晶片302的相对面(即，后面)上形成。位线306也形成在晶片302的后面上，并与存储器存储元件的第二面接触。晶体管阵列300可以根据下文将更详细地描述的图14-18所示的一系列制造操作来制造。

现在转向图14，示出了在完成中线(MOL)制造工艺之后沿线A-A截取的中间晶体管阵列300。中间晶体管阵列300包括晶片302，晶片302包括前面401和后面403。前面401包括掩埋氧化物(BOX)层404和中间层406。BOX层404由各种电介质材料(例如SiO2)构成，并且具有例如从大约5nm到大约50nm的范围的厚度。中间层406在BOX层404的第一表面上形成，并且由包括但不限于Si的半导体材料构成。中间层406的厚度例如在大约2nm至大约10nm的范围内。

在中间层406的上表面上形成一个或多个晶体管308。每个晶体管308包括栅极结构412、第一源极/漏极区域411和第二源极/漏极区域413。栅极结构412包括插入在一对相对的间隔物410之间的栅极408。栅极408可以由例如包括钨(W)的导电材料形成，并且间隔物可以由诸如SiN的氮化物材料形成。

在栅极结构412的相对面形成第一S/D区域411和第二S/D区域413。第一和第二S/D区域411和413可以由例如Si、锗(Ge)、SiGe、碳化硅(SiC)、磷化铟(InP)、砷化镓(GaAs)等或其组合构成。可以执行各种外延工艺来形成S/D区域，各种外延工艺包括但不限于金属有机CVD(MOCVD)外延、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)等或其组合。在生长和/或随后的注入期间，可以通过原位掺杂将外延源极/漏极区域进一步掺杂至大于或等于5×1019cm-3的浓度。对于p型晶体管，掺杂剂可以包括例如硼、铟等，对于n型晶体管，掺杂剂可以包括例如磷、砷等。第一S/D区域411和第二S/D区域413可以根据各种外延工艺形成，各种外延工艺包括但不限于气相外延(VPE)、分子束外延(MBE)或带有气态或液态前体(例如四氯化硅)的液相外延(LPE)。

前面401还包括第一ILD层414和导电通孔416。ILD层414在中间层406的上表面上形成，并封装晶体管308。ILD层414由介电材料(例如SiO2)组成，并且用于使晶体管308彼此电隔离。通孔416延伸穿过ILD层414并接触第一S/D区域411的上表面。因此，源极线(图14中未示出)可以实现与第一S/D区域411的电连接。

后面403包括在BOX层404的相对面上形成的第二ILD402。穿透通孔418穿透中间层406和BOX层404以便访问后面403。穿透通孔418包括与给定晶体管308的第二S/D区域413接触的第一端，以及延伸到第二ILD 402中的第二端。

转向图15，示出了在各种BEOL处理技术之后的晶体管阵列300，以在晶片302的字体端形成字线310和源极线304。通过例如在第一ILD 414的上表面上沉积由SiO2组成的第三ILD层420形成源极线304。对第三ILD层420进行构图，以形成一个空腔，该空腔暴露出下面的通孔416。空腔填充有导电材料，以形成接触通孔416的源极线304。

仍然参考图15，例如，由SiO2组成的第四ILD层422沉积在第三ILD层420的上表面上并覆盖源极线304。字线310在第四ILD层422的上表面上形成，并由导电材料制成。第四ILD层422用于将字线310与源极线304电隔离。尽管示出了单个字线310，但是根据应用可以形成附加的金属线和通孔。

转向图16，在将键合膜452和体处理晶片454堆叠在字线310的顶部之后，翻转晶体管阵列300。在翻转晶体管阵列300之前(即，从前面401到后面403)，键合膜452在字线310的上表面上形成，并且由具有Si粘合剂的粘合材料或聚酰亚胺构成。替代地，键合材料也可以是用于介电键合的基于氧化物的膜或基于氮化物的膜。体处理晶片454在接合膜452的上表面上形成。键合膜452在体处理晶片454的上表面上形成，然后附着在晶片101上。体处理晶片454可以由各种材料构成，诸如Si，当进行一个或多个后续制造工艺时，可以提供额外的支撑。

转到图17，示出了在去除第二ILD 402之后的晶体管阵列300。例如，可以通过执行化学机械平坦化(CMP)工艺来去除第二ILD 402，该化学机械平坦化(CMP)工艺在BOX层404的上表面上停止。因此，穿透通孔418的一部分可在BOX层404的表面处进入。

现在参考图18，示出了在形成MRAM元件504和位线306之后，作为MRAM阵列的晶体管阵列300。尽管示出了单个MRAM元件504和位线306，但是应当理解，可以对应于形成在晶片302上的附加晶体管308n来形成附加的MRAM元件和位线。

MRAM元件504限定了MTJ，其能够促进磁存储器以形成MRAM位/单元。MRAM元件504被示出为在例如由TaN构成的存储器触点的顶部上形成。MRAM元件504可以通过以下方式形成：在BOX层404的上表面上沉积MTJ层505a、505b和505c的堆叠，然后对MRAM堆叠构图，使得MRAM堆叠的一部分保留在限义了MRAM元件504的存储器触点505的顶部。MTJ层505a-505c包括固定磁性层505a、介电隧道势垒层505b和自由磁性层505c。固定磁性层505a和自由磁性层505c由铁磁性材料构成。介电隧道势垒层505b由氧化物或金属氧化物材料(例如氧化铝(AlO2))构成。介电隧道势垒层505b具有允许电子从自由磁性层505c隧穿至固定磁性层505a的厚度。尽管描述了三个MTJ层，但是应当理解，MRAM元件504不限于此，并且可以包括附加的MTJ层。

存储器堆叠绝缘膜506在BOX层404的上表面上沉积并且与MRAM元件504的外表面吻合。存储器堆叠绝缘膜506由氮化物材料(诸如氮化硅(SiN))组成，并且根据例如化学气相沉积(CVD)工艺沉积。执行蚀刻工艺以使存储器堆叠绝缘膜506的上部凹陷并暴露下面的MRAM元件504。

仍然参考图18，例如，在存储器堆叠绝缘膜506上沉积由SiO2组成的第五ILD层508以封装MRAM元件504。然后使第五ILD层508凹陷以暴露存储器堆叠绝缘膜506的上表面。可以执行RIE工艺以使第五ILD层508凹陷，并且可以继续进行RIE工艺直到去除存储器叠层绝缘膜506的上表面并且暴露出下面的MRAM元件504。可选地，可以执行第一蚀刻工艺以使第五ILD层508凹陷直到暴露出存储器堆叠绝缘膜506的上表面。然后可以执行不同的蚀刻工艺(例如，使用不同化学物质的蚀刻工艺)以去除存储器堆叠绝缘膜506的上表面并暴露下面的MRAM元件504。

现在参考图19和20，示出了根据本发明的一个或多个实施例的中间半导体器件100的截面图。参照图19，示出了在翻转晶片101以暴露后面之后的中间半导体器件100。半导体器件100包括VTFET，该VTFET具有插在第一S/D区域106和第二S/D区域116之间的栅极结构113。

中间半导体器件100进一步包括在第一S/D区域106的上表面上的掩埋绝缘层450和延伸穿过掩埋绝缘层450以接触第一S/D的偏移穿透通孔455。在本发明的一个或多个实施例中，在晶片的前面上形成掩埋绝缘层450和偏置的穿透通孔455，即在翻转晶片101以暴露后面之前。第一S/D触点106的长度大于第二S/D触点116的长度。以这种方式，第一S/D触点106提供延伸部分107，其延伸超过第二S/D触点并支撑偏置通孔455的一端的一部分。掩埋绝缘层450可以包括由氧化物材料(诸如SiO2)组成的层。偏置穿透通孔455可以由导电材料(诸如金属材料)组成。

转到图20，从偏置穿透通孔455的上表面形成偏置存储器元件217。偏置存储器元件217可以包括在偏置穿透通孔455的上表面上形成的存储器触点212，以及堆叠在存储器触点212上的多个MTJ层。可以通过执行用于形成图9和图10所示的217的类似制造技术来实现偏置存储器元件217的形成。位线220在ILD层219的上表面上形成并且接触偏置存储器元件217的上表面以形成完整的MRAM半导体器件100。

现在参考图21和22，示出了根据本发明的一个或多个实施例的中间半导体器件100的截面图。参照图21，中间半导体器件100包括VTFET，该VTFET具有在第一S/D区域106和第二S/D区域116之间延伸的一个或多个沟道区域110。栅极结构113环绕在沟道区域110的外部部分。

中间半导体器件100还包括掩埋绝缘层500。掩埋绝缘层500在第一S/D区域106的上表面上形成。掩埋绝缘层500可以由氧化物材料构成，包括但不限于SiO2。

转到图22，示出了在第一S/D区域106的上表面上形成的后面的通孔/触点502形成之后的完整的MRAM半导体器件。可以通过去除掩埋绝缘层500的一部分以形成空隙(未示出)，该空隙暴露出第一S/D区域106的上表面，来形成后面的通孔/触点502。然后，将该空隙填充导电材料(例如金属材料)以形成后面的通孔/触点502。

仍然参考图22，在后面的通孔/触点502的上表面上形成存储器元件217。存储器元件217可以包括在后面的通孔/触点502的上表面上形成的存储器触点212，以及堆叠在存储器触点212上的多个MTJ。存储器元件217的形成可以通过执行用于形成图9和图10所示的217的类似制造技术来实现。位线220在ILD层219的上表面上形成并且与存储器元件217的上表面接触以形成MRAM半导体器件100。

如本文中所描述，本发明的各种非限制性实施例通过提供一种具有后面存储器架构的MRAM器件来客服现有技术的缺点，该后面存储器架构克服了阻碍传统BEOL制造技术的MTJ高度限制。这种后面存储器架构还允许沿着存储阵列的边缘将后面位线传递到前面，从而进一步减少MRAM器件的总体尺寸。

在此参考相关附图描述了本发明的一个或多个实施例。在不脱离范围的情况下，可以设计替代实施例。尽管在以下描述和附图中阐述了在元件之间的各种连接和位置关系(例如，在上方，下方，相邻等)，但是本领域技术人员将认识到，本文描述的许多位置关系即使更改了方向，在保持所描述的功能被维护时是方向独立的。除非另有说明，否则这些连接和/或位置关系可以是直接的或间接的，并且本发明并不意图在这方面进行限制。因此，实体的耦合可以指直接或间接耦合，并且实体之间的位置关系可以是直接或间接的位置关系。作为间接位置关系的示例，在本说明书中提到在层“B”上形成层“A”包括其中一个或多个中间层(例如，层“C”)在层“A”和层“B”之间的情况，只要中间层基本不改变层“A”和层“B”的相关特征和功能即可。

以下定义和缩写将用于权利要求和说明书的解释。如本文所使用的，术语“包括”、“包括”(进行时)、“包含”、“包含”(进行时)、“具有”、“具有”(进行时)、“含有”或“含有”(进行时)或其任何其他上述术语的变型旨在覆盖非-独家包容。例如，包括一系列元件的组合物、混合物、工艺、方法、制品或器件不必仅限于那些元件，而是可以包括未明确列出或此类组合物、混合物、工艺、方法、物品或器件所固有的其他元件。

另外，术语“示例性”在本文中用于表示“用作示例、实例或说明”。本文中描述为“示例性”的任何实施例或设计不必被解释为比其他实施例或设计优选或有利。术语“至少一个”和“一个或多个”应理解为包括大于或等于一的任何整数，即一个、两个、三个、四个等。术语“多个”应理解为包括任何大于或等于2的整数，即两个、三个、四个、五个等。术语“连接”可以包括间接“连接”和直接“连接”。

在说明书中对“一个实施例”、“、实施例”，“示例性实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可以包括或可以不包括特定的特征、结构或特征。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，可以认为结合其他是否明确描述的实施例影响该特征、结构或特性是本领域技术人员公知的。

为了下文描述的目的，术语“上部”、“下部”、“右侧”、“左侧”、“垂直”、“水平”、“顶部”、“底部”及其派生词应与以附图为导向的所描述的结构和方法相关。术语“覆盖”、“顶部”、“在顶部”、“位于...之上”或“位于顶部”是指第一元素(例如第一结构)存在于第二元素(例如第二结构)上，其中在第一元件和第二元件之间可以存在诸如界面结构的中间元件。术语“直接接触”是指第一元件(例如第一结构)和第二元件(例如第二结构)在两个元件的界面处没有任何中间导电、绝缘或半导体层的情况下被连接。

短语“对……有选择性”，例如“对第二元素具有选择性的第一元素”，是指第一元素可以被蚀刻，第二元素可以用作蚀刻停止层。

术语“约”，“基本上”，“大约”及其变体旨在包括与基于提交申请时可用设备的特定量的测量相关联的误差程度。例如，“约”可以包括给定值的±8％或5％，或2％的范围。

如前所述，为了简洁起见，本文中可能详细描述或不详细描述与半导体器件和集成电路(IC)制造有关的常规技术。然而，作为背景，现在将提供可用于实现本发明的一个或多个实施例的半导体器件制造工艺的更一般描述。尽管用于实现本发明的一个或多个实施例的特定制造操作可以是单独已知的，但是所描述的本发明的操作和/或所得结构的组合是唯一的。因此，结合根据本发明的半导体器件的制造描述的操作的独特组合利用在半导体(例如，硅)衬底上执行的各种单独已知的物理和化学工艺，其中一些工艺在紧接着的段落描述。

通常，用于形成将被封装到IC中的微芯片的各种工艺分为四大类，即膜沉积、去除/蚀刻、半导体掺杂和图案化/光刻。沉积是生长、涂覆或以其他方式将材料转移到晶片上的任何过程。可用的技术包括物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)以及最近的原子层沉积(ALD)等。

凹陷工艺包括从晶片去除材料的任何工艺，例如蚀刻，研磨等。示例包括蚀刻工艺(湿法或干法)和化学机械平面化(CMP)等。半导体掺杂是通过掺杂(例如，晶体管源极和漏极)，通常通过扩散和/或通过离子注入来改变电特性。这些掺杂工艺之后是炉退火或快速热退火(RTA)。退火用于激活注入的掺杂剂。两个导体(例如，多晶硅、铝、铜等)和绝缘体(例如，各种形式的二氧化硅、氮化硅等)的膜用于连接和隔离晶体管及其组件。半导体衬底的各个区域的选择性掺杂允许通过施加电压来改变衬底的导电性。

通过创建这些各种组件的结构，可以构建数百万个晶体管并将它们连接在一起以形成现代微电子器件的复杂电路。半导体光刻是在半导体衬底上形成三维浮雕图像或图案，用于随后将图案转移到衬底。在半导体光刻中，图案由称为光致抗蚀剂的光敏聚合物形成。为了构建构成晶体管的复杂结构和连接电路的数百万个晶体管的许多导线，重复多次光刻和蚀刻图案转移步骤。印刷在晶片上的每个图案与先前形成的图案对齐，并且缓慢地构建导体、绝缘体和选择性的掺杂区域以形成最终器件。

附图中的流程图和框图显示了根据本发明的各种实施例的制造和/或操作方法的可能实施方式。该方法的各种功能/操作在流程图中由块表示。在一些替代实施方式中，框中提到的功能可以不按图中所示的顺序发生。例如，连续示出的两个方框实际上可以基本上同时执行，或者这些方框有时可以以相反的顺序执行，这取决于所涉及的功能。

已经出于说明的目的给出了对本发明的一个或多个实施例的描述，但并不意图是穷举性的或限于所描述的实施例。在不脱离所描述的实施例的范围的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。选择本文使用的术语是为了最好地解释实施例的原理，对市场上存在的技术的实际应用或技术上的改进，或者使本领域的其他普通技术人员能够理解本文所述的实施例。

Claims (5)

1.一种制造存储器器件的方法，该方法包括：

在半导体晶片的第一面上，形成包括至少一个栅极结构和第一源极/漏极区域的半导体器件；以及

在所述半导体晶片的与所述第一面相对的第二面上形成存储器存储元件；

其中，所述存储器存储元件与所述半导体器件的不同于所述第一源极/漏极区域的第二源极/漏极区域电连通，

所述方法还包括：

在所述半导体晶片的所述第一面上形成第一导电元件，该第一导电元件与至少一个栅极结构接触以限定源极线；

在所述半导体晶片的所述第一面上形成与所述源极线电隔离的第二导电元件，所述第二导电元件限定字线；以及

在所述半导体晶片的所述第二面上形成与所述存储器存储元件接触的第三导电元件，所述第三导电元件限定位线，

其中形成所述半导体器件还包括：

在位于所述半导体晶片的所述第一面上的所述至少一个栅极结构的第一端上形成所述第一源极/漏极区域；

在所述半导体晶片的与所述第一面相对的所述第二面上形成所述第二源极/漏极区域，所述第二源极/漏极区域具有第一表面，所述第一表面延伸到所述半导体晶片的所述第一面并且与所述至少一个栅极结构的与所述第一端相对的第二端接触；以及

在所述第二源极/漏极区域的上表面上形成所述存储器存储元件，

其中形成所述存储器存储元件包括：

使所述半导体晶片的所述第二面凹陷以暴露所述第二源极/漏极区域的与所述第一表面相对的第二表面；

在所述第二源极/漏极区域的所述第二表面上形成导电存储器触点，使得所述导电存储器触点与所诉第二源极/漏极区域彼此垂直对准；以及

在所述导电存储器触点上形成所述存储器存储元件。

2.如权利要求1所述的方法，其中形成所述存储器存储元件还包括：

在所述导电存储器触点上堆叠多个单独的磁隧道结层；以及

图案化所述磁隧道结层以形成磁隧道结存储元件。

3.如权利要求2所述的方法，其中堆叠所述多个单独的磁隧道结层包括：

在所述存储器触点的表面上沉积固定磁性层；

在所述固定磁性层上沉积介电隧道势垒层；以及

在所述介电隧道势垒层上沉积自由磁性层。

4.如权利要求3所述的方法，其中，所述固定磁性层和所述自由磁性层由铁磁材料构成，并且所述介电隧道势垒层包括氧化物材料。

5.如权利要求4所述的方法，其中所述第一源极/漏极区域，所述至少一个栅极结构和所述第二源极/漏极区域沿着将所述半导体器件定义为垂直型场效应晶体管的垂直轴对准。