CN115280528A

CN115280528A - 倒置的宽基底双磁性隧道结器件

Info

Publication number: CN115280528A
Application number: CN202180020436.5A
Authority: CN
Inventors: P·哈希米; B·多里斯; J·J·诺瓦克; J·Z·孙
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2020-03-13
Filing date: 2021-02-01
Publication date: 2022-11-01
Also published as: GB202215020D0; KR20220119644A; US11316104B2; GB2609775A; US20210288246A1; DE112021000348T5; WO2021181172A1; KR102672584B1; JP2023517839A

Abstract

提供了一种制造双磁性隧道结器件的方法。该方法包括：形成第一磁性隧道结堆叠(204)，在第一磁性隧道结堆叠(204)上形成自旋导电层(206)，以及在自旋导电层(206)上形成第二磁性隧道结堆叠(704)。第二磁性隧道结堆叠(704)的宽度大于第一磁性隧道结堆叠(204)的宽度。相对于相关的单磁性隧道结器件，双磁性隧道结器件可以实现切换效率的提升，并且可以实现潜在地减小切换电流的增加的磁阻比。

Description

倒置的宽基底双磁性隧道结器件

背景技术

本发明涉及包括双磁性隧道结(“DMTJ”)堆叠的磁阻随机存取(“MRAM”)存储器器件基元和制造MRAM器件的方法。隧道磁阻(“TMR”)和写入效率是影响MRAM器件性能的因素，并且某些DMTJ器件可能遭受低磁阻比。

发明内容

本发明的实施例涉及一种制造双磁性隧道结器件的方法。该方法包括：形成第一磁性隧道结堆叠；在第一磁性隧道结堆叠上形成自旋导电层；以及在自旋导电层上形成第二磁性隧道结堆叠。第二磁性隧道结堆叠的宽度大于第一磁性隧道结堆叠的宽度。

其他实施例涉及一种双磁性隧道结器件。一种双磁性隧道结器件包括：第一磁性隧道结堆叠；位于所述第一磁性隧道结堆叠上的自旋导电层；以及位于所述自旋导电层上的第二磁性隧道结堆叠。第二磁性隧道结堆叠的宽度大于第一磁性隧道结堆叠的宽度。

以上概述并不旨在描述本发明的每个所示实施例或每个实现方式。

附图说明

本申请包括的附图被结合到说明书中并且形成说明书的部分。它们示出了本发明的实施例，并且与说明书一起解释本发明的原理。附图仅示例了某些实施例，而并不限制本发明。

图1是根据实施例的在双磁性隧道结(DMTJ)堆叠下方形成的后段制程基底层的截面图。

图2是根据实施例的在附加制造操作之后的图1的DMTJ器件的截面图。

图3是根据实施例的在附加制造操作之后的图2的DMTJ器件的截面图。

图4是根据实施例的在附加制造操作之后的图3的DMTJ器件的截面图。

图5是根据实施例的在附加制造操作之后的图4的DMTJ器件的截面图。

图6是根据实施例的在附加制造操作之后的图5的DMTJ器件的截面图。

图7是根据实施例的在附加制造操作之后的图6的DMTJ器件的截面图。

图8是根据实施例的图7的DMTJ器件的截面图。

图9是根据实施例的图8的DMTJ器件的截面图。

图10是根据实施例的图9的DMTJ器件的截面图。

图11是根据实施例的图10的DMTJ器件的截面图。

图12是根据实施例的图11的DMTJ器件的截面图。

图13是根据实施例的图12的DMTJ器件的截面图。

图14是根据实施例的图13的DMTJ器件的截面图。

具体实施方式

本公开描述了包括双磁性隧道结(“DMTJ”)堆叠的MRAM器件和制造MRAM器件的方法。具体而言，本公开内容描述了一种具有与倒置的宽基底竖直堆叠的两个MTJ(即，其中顶部MTJ堆叠具有比底部MTJ堆叠更大的临界尺寸(“CD”))的单个位MRAM器件。

本文参考相关附图描述本发明的各种实施例。在不背离本发明的范围的情况下，可设计替代实施例。要注意的是，在以下描述和附图中，在元件之间阐述了各种连接和位置关系(例如，上方、下方、相邻等)。除非另有说明，否则这些连接和/或位置关系可以是直接或间接的，并且本发明在此方面并非旨在是限制性的。因此，实体的耦接可以指直接的或间接的耦接，并且实体之间的位置关系可以是直接的或间接的位置关系。作为间接位置关系的示例，在本说明书中提及在层“B”之上形成层“A”包括其中一个或多个中间层(例如，层“C”)在层“A”和层“B”之间的情况，只要一个或多个中间层基本上不改变层“A”和层“B”的相关特征和功能。

以下定义和缩写将用于解释权利要求书和说明书。如本文所使用的，术语“包括(comprise)”、“包括(comprising)”、“包括(include)”、“包括(including)”、“具有(has)”、“具有(having)”、“包含(contain)”或“包含(containing)”或者其任何其他变体旨在涵盖非排他性的包括。例如，包括一系列元件的组合物、混合物、工艺、方法、物品或装置不必仅限于那些元素，而是可以包括未明确列出的或这种组合物、混合物、工艺、方法、物品或装置所固有的其他元件。

为了下文描述的目的，术语“上”、“下”、“右”、“左”、“竖直”、“水平”、“顶部”、“底部”及其派生词应涉及所公开的结构和方法，如附图中所定向的。术语“覆盖”、“在…顶上”、“在顶部上”、“位于…上”或“位于…顶部”表示例如第一结构的第一元件存在于例如第二结构的第二元件上，其中例如界面结构的中间元件可存在于第一元件与第二元件之间。术语“直接接触”是指第一元件(例如第一结构)和第二元件(例如第二结构)在两个元件的界面处没有任何中间导电、绝缘或半导体层的情况下被连接。应当指出的是，术语“对…具有选择性的”，例如“对第二元件具有选择性的第一元件”意味着第一元件可以被蚀刻，并且第二元件可以充当蚀刻停止件。

为了简洁起见，本文可以或可以不详细描述与半导体器件和集成电路(“IC”)制造相关的常规技术。此外，本文描述的各种任务和过程步骤可以被并入到具有本文未详细描述的附加步骤或功能的更全面的程序或过程中。特别地，半导体器件和基于半导体的IC的制造中的各种步骤是公知的，因此，为了简洁起见，许多常规步骤将仅在本文中简要提及，或将完全省略，而不提供公知的过程细节。

通常，用于形成将被封装成IC的微芯片的各种工艺落入四个一般类别中，即，膜沉积、去除/蚀刻、半导体掺杂和图案化/光刻。

沉积是将材料生长、涂覆或以其他方式转移到晶圆上的任何工艺。可用的技术包括物理气相沉积(“PVD”)、化学气相沉积(“CVD”)、电化学沉积(“ECD”)、分子束外延(“MBE”)以及最近的原子层沉积(“ALD”)等。另一种沉积技术是等离子体增强化学气相沉积(“PECVD”)，其是使用等离子体内的能量在晶圆表面处引起反应的工艺，否则这些反应将需要与常规CVD相关联的更高温度。在PECVD沉积期间的能量离子轰击还可改善膜的电性能和机械性能。

去除/蚀刻是从晶圆去除材料的任何工艺。示例包括蚀刻工艺(湿法或干法)、化学机械平面化(“CMP”)等。去除工艺的一个示例是离子束蚀刻(“IBE”)。通常，IBE(或铣削)指的是干法等离子体蚀刻方法，该方法利用远程宽束离子/等离子体源通过物理惰性气体和/或化学反应气体方法来去除衬底材料。与其他干式等离子体蚀刻技术类似，IBE具有诸如蚀刻速率、各向异性、选择性、均匀性、纵横比、以及衬底损伤最小化之类的益处。干式去除工艺的另一示例为反应离子蚀刻(“RIE”)。通常，RIE使用化学反应等离子体来去除沉积在晶圆上的材料。利用RIE，在低压(真空)下通过电磁场生成等离子体。来自RIE等离子体的高能离子攻击晶圆表面并与其反应以去除材料。

半导体掺杂是通过一般借助扩散和/或通过离子注入的掺杂(例如，晶体管源极和漏极)来改变电性质。这些掺杂工艺之后是炉退火或快速热退火(“RTA”)。退火用于激活所注入的掺杂剂。导体(例如，多晶硅、铝、铜等)和绝缘体(例如，各种形式的二氧化硅、氮化硅等)的膜用于连接和隔离晶体管及其部件。半导体衬底的各个区域的选择性掺杂允许衬底的导电性随着电压的施加而改变。通过创建这些各种部件的结构，数百万个晶体管可以被构建并且被布线在一起以形成现代微电子器件的复杂电路。

半导体光刻是在半导体衬底上形成三维浮雕图像或图案以用于随后将图案转移到衬底。在半导体光刻中，图案由被称为光致抗蚀剂的光敏聚合物形成。为了构建构成晶体管的复杂结构和连接电路的数百万晶体管的许多布线，光刻和蚀刻图案转移步骤被重复多次。将被印刷在晶圆上的每个图案与先前形成的图案对准，并且缓慢地建立导体、绝缘体和选择性掺杂区以形成最终器件。

现在转向与本发明的各方面更具体地相关的技术的概述，嵌入式DRAM(“eDRAM”)是集成在专用集成电路(“ASIC”)或微处理器的同一裸片或多芯片模块(“MCM”)上的动态随机存取存储器(“DRAM”)。eDRAM已经在绝缘体上硅(“SOI”)技术中实现，该技术指在半导体制造中使用分层的硅-绝缘体-硅衬底来代替常规硅衬底。eDRAM技术已经取得了不同程度的成功，并且对SOI技术作为服务器存储器选项的需求近年来已经降低。

使用磁性隧道结(“MTJ”)的磁阻随机存取存储器(“MRAM”)器件是替代现有eDRAM技术的一种选择。MRAM是非易失性存储器，并且该益处是加速这种存储器技术的发展的驱动因素。当前的MRAM MTJ结构相对较慢，并且达到与eDRAM(～5ns)可比的MTJ写入目标速度的唯一方式是具有双磁性隧道结(“DMTJ”)。

在某些DMTJ器件中，宽的非磁性基底改性的DMTJ器件用于通过消除与具有临界尺寸(“CD”)类似的顶部和底部MTJ的标准DMTJ相关联的电阻面积(“RA”)损失(penalty)和磁阻(“MR”)损失两者来增加MTJ的切换效率。这些类型的宽基底器件提供双自旋电流源(sourcing)(“DSTT”)益处。而且，对于这些类型的器件，底部势垒层可以具有相对高的RA。这些器件中的某些器件利用设置在两个MTJ堆叠之间的非磁性(“NM”)金属层中的自旋扩散传输，并且它们可实现通过底部MgO层的充电电流密度的减小。然而，在这些宽基底DMTJ器件中的某些器件中，每个MTJ堆叠包括参考层。两个单独的参考层与中间NM层的组合导致更高的DMTJ堆叠，这增加了制造过程的复杂性并且可能导致跨越屏障的电短路。

本实施例包括DMJT结构和制造DMTJ结构的方法，其中MTJ堆叠中的一者具有比另一者更宽的基底。在这些实施例的某些实施例中，MRAM器件包括具有倒置的(inverted)结构的DMTJ结构(即，其中顶部MTJ堆叠具有比底部MTJ堆叠更大的临界尺寸(“CD”))。

现在参考附图，其中相同的标号表示相同或相似的元件并且初始参见图1，示出了制造可以应用本发明实施例的DMTJ堆叠的示例性方法。形成几个后段制程(“BEOL”)层。通常，BEOL是IC制造的第二部分，其中，各个器件(晶体管、电容器、电阻器等)与晶圆上的布线互连。如图1所示，第一BEOL层包括BEOL金属层102和BEOL电介质层100。BEOL金属层102可以包括例如Cu、TaN、Ta、Ti、TiN或其组合。BEOL电介质层100形成在BEOL金属层102的侧面上。BEOL电介质层100可以由例如SiO_x、SiN_x、SiBCN、低k、NBLOK、或任何其他合适的电介质材料组成。

在BEOL金属层102和BEOL电介质层100上形成另一BEOL层。具体地，在BEOL金属层102上形成过孔填充层104，以及在过孔填充层104的侧面上形成过孔电介质层106。初始地，可经由光刻通过图案化来形成过孔电介质层106。然后，通过例如RIE去除用于随后被过孔填充层104填充的空间来在过孔电介质层106中形成过孔。在某些实施例中，过孔填充层104可包括诸如W、Cu、TaN、Ta、Ti、TiN、TiOCN、TaOCN或这些材料的组合的材料。过孔填充层104可通过CVD、PVD、ALD或其组合形成。在形成过孔填充层104之后，使结构经历例如CMP以使表面平面化来用于进一步处理。包括图1中所示的BEOL层的结构是要在其上形成MTJ堆叠的起始结构。

现在参见图2，在过孔电介质层106上形成种子层202。种子层202具有适合作为第一MTJ堆叠204的自由层的生长表面的晶格和晶粒结构。例如，种子层202可以是由Ru、Ta、NiCr或这些材料的组合构成的金属种子层。

再次参见图2，在种子层上形成第一MTJ堆叠204。一般地，MTJ堆叠可包括磁性自由层、隧道势垒层和参考层(未示出)。通常，磁性自由层具有可翻转的磁矩或磁化。在某些实施例中，隧道势垒层是在两种导电材料之间的势垒，诸如薄绝缘层或电势。电子(或准粒子)通过量子隧穿的过程穿过隧道势垒。在某些实施例中，隧道势垒层包括由MgO构成的至少一个子层。在某些实施例中，MTJ堆叠的每个层可以具有小于埃的厚度至几埃或几纳米的厚度。MTJ堆叠中的典型材料的示例可以包括用于隧道势垒层的MgO、用于自由层的CoFeB、以及用于参考层的由不同材料构成的多个层。应当理解，MRAM材料堆叠(MTJ堆叠)不限于上述这些材料或层。也就是，MRAM材料堆叠可以由在MRAM器件中使用的任何已知的材料的堆叠构成。此外，应当理解，第一MTJ堆叠204和第二MTJ堆叠704(参见图7)中的任一者可包括附加层，省略某些层，且这些层中的每一者可包括任何数目的子层。此外，在第一MTJ堆叠204与第二MTJ堆叠704(参见图7)之间的层和/或子层的组成可以是不同的。

如图2所示，在第一MTJ堆叠204上形成非磁性自旋导电层206。自旋导电层206形成在第一MTJ堆叠204与第二MTJ堆叠704(参见图7)之间，并且在某些示例中可由Cu、CuN、Ag、AgSn或其组合构成。一般地，自旋导电层206的功能是收集来自第一MTJ堆叠204的隧道势垒层的自旋电流。

现在参见图3，在自旋导电层206上沉积牺牲电介质/有机硬掩模堆叠302，并且随后通过光刻和RIE对硬掩模堆叠302进行图案化。在某些实施例中，硬掩模堆叠302由有机平面化层(“OPL”)材料、SiN_x、SiO_x、光致抗蚀剂或其组合构成。

现在参见图4，在将牺牲电介质/有机硬掩模堆叠302用于图案的同时，用IBE或RIE来对第一MTJ堆叠204进行图案化。如图4所示，蚀刻在过孔电介质层106内(或其顶部附近)停止。由此，在蚀刻过程之后，自旋导电层206、第一MTJ堆叠204和种子层202的宽度已被减小。在某些实施例中，在制造过程的这个阶段，可以利用空气断路器(air-break)(即，在形成自旋导电层206之后)。在某些实施例中，可以利用受控的原位氧化来去除由于金属再沉积引起的部分电短路。

现在参见图5，沉积第一电介质层502。该第一电介质层502可由SiN、SiBCN、其组合或任何其他合适的电介质材料构成。如图5所示，第一电介质层502被沉积到足以至少覆盖自旋导电层206、第一MTJ堆叠204和种子层202的侧壁的高度。在某些实施例中，第一电介质层502初始被形成高达大约牺牲电介质/有机硬掩模堆叠302的顶表面的层级。

现在参见图6，在器件上执行CMP以去除最近沉积的第一电介质层502的厚度的部分。向下执行CMP至去除整个牺牲电介质/有机硬掩模堆叠302的点，并且通常与自旋导电层206的上表面一致。也就是，去除足够的材料以暴露自旋导电层206的上表面。

现在参见图7，继续自旋导电层206的生长以初始地覆盖器件的整个表面。应当理解，虽然自旋导电层206被示出为单层，但是其以两个单独的步骤生长。因此，自旋导电层206的上部的材料可以与自旋导电层206的下部的材料相同或不同。在某些实施例中，在形成自旋导电层206的上部之前，可执行预溅射清洁，以在上文关于图6所讨论的CMP之后去除任何原生氧化物材料。然后在自旋导电层206的顶部上形成第二MTJ堆叠704。第二MTJ堆叠704的层的数目和类型可与第一MTJ堆叠204中的层相同或不同。然后在第二MTJ堆叠704上形成金属蚀刻停止层706。金属蚀刻停止层706可由Ru或任何其他合适的金属或合金构成。然后在金属蚀刻停止层706上形成顶部电极金属硬掩模层708。顶部电极金属硬掩模层708可以由W、TaN、TiN、其组合或任何其他合适的材料构成。然后在顶部电极金属硬掩模层708上形成第二牺牲电介质/有机硬掩模堆叠710。第二牺牲电介质/有机硬掩模堆叠710可以由与上文关于图3讨论的第一牺牲电介质/有机硬掩模堆叠302相同或不同的材料(例如，OPL、SiN_x、SiO_x、光致抗蚀剂等)形成。最后，如图7所示，通过光刻和RIE对顶部电极金属硬掩模层708和第二牺牲电介质/有机硬掩模堆叠710进行图案化，并且这些层的宽度比先前形成的第一MTJ堆叠204的宽度更宽。

现在参见图8，利用第二牺牲电介质/有机硬掩模堆叠710作为掩模，通过IBE、RIE或其组合来图案化第二MTJ堆叠704。由此，第二MTJ堆叠704和自旋导电层206的上部的宽度已经被减小到与第二牺牲电介质/有机硬掩模堆叠710的宽度大致相同。如图8所示，将器件向下蚀刻至在第一电介质层502的内部(例如，顶部附近)的层级。即使在此去除步骤之后，第二MTJ堆叠704的宽度仍大于第一MTJ堆叠204的宽度。在某些实施例中，在制造过程的这个阶段，可以利用空气断路器。在某些实施例中，可利用受控的原位氧化来去除由于第二MTJ堆叠704的MgO隧道势垒层(未示出)附近的金属再沉积而导致的部分电短路。

现在参见图9，形成电介质封装层902以覆盖自旋导电层206、第二MTJ堆叠704、金属蚀刻停止层706和顶部电极金属硬掩模层708的暴露表面。例如，电介质封装层可包括PVD、ALD、PECVD、AlO_x、TiO_x、BN、SiN和SiBCN中的至少一者。在某些实施例中，在形成电介质封装层902之后，可以使器件经历利用例如等离子体O₂、H₂、N₂、NH₃或其组合的可选预处理。然后，沉积并形成层间电介质层904以填充相邻的DMTJ器件之间的空间。

现在参见图10，在器件上执行CMP平面化工艺以暴露顶部电极硬掩模层708和电介质封装层902的上表面。现在参见图11，在CMP平面化工艺之后，通过光刻形成第二ILD层1100。参见图12，使第二ILD层1100经历去除工艺(例如，RIE)以去除第二ILD层1100的部分，从而再次暴露顶部电极硬掩模层708和电介质封装层902的部分。现在参见图13，在图12的RIE工艺之后，形成填充衬里1202，之后形成图14所示的位线1402。在某些实施例中，位线由Ta、TaN、Cu或其任何合适的组合构成。

在本实施例中，相对于相关的单个MTJ器件，DMTJ结器件可以实现切换效率的提升(与保持率(retention)成正比并且与切换电流成反比)。此外，本实施例可以实现潜在地减小切换电流的增加的磁阻比。

本文已经出于说明的目的呈现了对各种实施例的描述，但其并非旨在是穷尽性的或限于所公开的实施例。在不背离所描述的实施例的范围的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择本文所使用的术语以最好地解释实施例的原理、实际应用或对市场上存在的技术改进，或使本领域的其他普通技术人员能够理解本文所公开的实施例。

Claims

1.一种制造双磁性隧道结器件的方法，所述方法包括：

形成第一磁性隧道结堆叠；

在所述第一磁性隧道结堆叠上形成自旋导电层；以及

在所述自旋导电层上形成第二磁性隧道结堆叠，所述第二磁性隧道结堆叠的宽度大于所述第一磁性隧道结堆叠的宽度。

2.根据权利要求1所述的方法，其中，所述第一磁性隧道结堆叠被形成在后段制程基底层上。

3.根据权利要求1所述的方法，

其中，所述第一磁性隧道结堆叠包括第一参考层、第一隧道势垒层和第一磁性自由层，以及

其中，所述第二磁性隧道结堆叠包括第二参考层、第二隧道势垒层和第二磁性自由层。

4.根据权利要求1所述的方法，其中，在形成所述自旋导电层之后，所述方法还包括：

在所述第一磁性隧道结堆叠的侧面上并且在所述自旋导电层的侧面上形成第一电介质层；以及

在所述自旋导电层上形成第二自旋导电层，所述第二自旋导电层的宽度大于所述自旋导电层的宽度且大于所述第一磁性隧道结堆叠的宽度。

5.根据权利要求4所述的方法，其中，所述第二自旋导电层被形成为与所述自旋导电层直接接触，并且其中，所述第二自旋导电层具有与所述自旋导电层相同的材料组成。

6.根据权利要求4所述的方法，其中，在形成所述自旋导电层之后，所述方法还包括：

在所述第一磁性隧道结堆叠的侧面上并且在所述自旋导电层的侧面上形成第一电介质层；

在所述自旋导电层和所述第一电介质层上形成第二自旋导电层，

在所述第二自旋导电层上形成第二磁性隧道结堆叠；

在所述第二磁性隧道结堆叠上形成金属蚀刻停止层；

在所述金属蚀刻停止层上形成金属硬掩模层；以及

蚀刻穿过所述金属蚀刻停止层、所述第二磁性隧道结堆叠、所述第二自旋导电层、以及所述第一电介质层的厚度的一部分，

其中，所述第二自旋导电层具有与所述第二磁性隧道结堆叠的宽度相同的宽度。

7.根据权利要求4所述的方法，还包括：在形成所述第二自旋导电层之前，使用从由等离子体O₂、H₂、N₂和NH₃构成的组中选择的至少一种对暴露表面进行预处理。

8.根据权利要求1所述的方法，其中，所述自旋导电层包括从由Cu、CuN、Ag和AgSn构成的组中选择的至少一种非磁性材料。

9.根据权利要求1所述的方法，还包括：在所述第二磁性隧道结堆叠上形成电介质封装层。

10.根据权利要求9所述的方法，其中，所述电介质封装层包括从由PVD、ALD、PECVD、AlO_x、TiO_x、BN、SiN和SiBCN构成的组中选择的至少一种。

11.一种双磁性隧道结器件，包括：

第一磁性隧道结堆叠；

位于所述第一磁性隧道结堆叠上的自旋导电层；以及

位于所述自旋导电层上的第二磁性隧道结堆叠，所述第二磁性隧道结堆叠的宽度大于所述第一磁性隧道结堆叠的宽度。

12.根据权利要求11所述的双磁性隧道结器件，其中，所述第一磁性隧道结堆叠位于后段制程基底层上。

13.根据权利要求12所述的双磁性隧道结器件，还包括：位于所述后段制程基底层与所述第一磁性隧道结堆叠之间的种子层。

14.根据权利要求11所述的双磁性隧道结器件，

15.根据权利要求11所述的双磁性隧道结器件，还包括：

位于所述第一磁性隧道结堆叠的侧面上并且位于所述自旋导电层的侧面上的第一电介质层；以及

位于所述自旋导电层上的第二自旋导电层，所述第二自旋导电层的宽度大于所述自旋导电层的宽度且大于所述第一磁性隧道结堆叠的宽度。

16.根据权利要求15所述的双磁性隧道结器件，其中，所述第二自旋导电层与所述自旋导电层直接接触，并且其中，所述第二自旋导电层具有与所述自旋导电层相同的材料组成。

17.根据权利要求15所述的双磁性隧道结器件，还包括：

位于所述第一磁性隧道结堆叠的侧面上并且位于所述自旋导电层的侧面上的第一电介质层；

位于所述自旋导电层上的第二自旋导电层，所述第二磁性隧道结堆叠被形成在所述第二自旋导电层上；

位于所述第二磁性隧道结堆叠上的金属蚀刻停止层；以及

位于所述金属蚀刻停止层上的金属硬掩模层，

18.根据权利要求11所述的双磁性隧道结器件，其中，所述自旋导电层包括从由Cu、CuN、Ag和AgSn构成的组中选择的至少一种非磁性材料。

19.根据权利要求11所述的双磁性隧道结器件，还包括：位于所述第二磁性隧道结堆叠上的电介质封装层。

20.根据权利要求19所述的双磁性隧道结器件，其中，所述电介质封装层包括从由PVD、ALD、PECVD、AlO_x、TiO_x、BN、SiN和SiBCN构成的组中选择的至少一种。