JP2023517839A

JP2023517839A - 逆ワイド・ベース二重磁気トンネル接合デバイス

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Publication number: JP2023517839A
Application number: JP2022549644A
Authority: JP
Inventors: ハーシェミー、プーヤ; ドリス、ブルース; ノヴァク、ヤヌシュ、ヨゼフ; スン、ジョナサン、ザンホン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2020-03-13
Filing date: 2021-02-01
Publication date: 2023-04-27
Also published as: GB202215020D0; DE112021000348T5; US20210288246A1; GB2609775A; WO2021181172A1; US11316104B2; CN115280528A; KR102672584B1; KR20220119644A

Abstract

二重磁気トンネル接合デバイスを製造する方法が提供される。この方法は、第１の磁気トンネル接合スタックを形成すること、第１の磁気トンネル接合スタック上にスピン伝導層を形成すること、および、スピン伝導層上に第２の磁気トンネル接合スタックを形成することを含む。第２の磁気トンネル接合スタックは、第１の磁気トンネル接合スタックの幅よりも大きい幅を有する。

Description

本発明は、二重磁気トンネル接合（ＤＭＴＪ）スタックを含む磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイス・セルおよびＭＲＡＭデバイスを製造する方法に関する。トンネル磁気抵抗（ＴＭＲ）および書き込み効率は、ＭＲＡＭデバイスの性能に影響する要因であり、特定のＤＭＴＪデバイスは、低い磁気抵抗率の問題が生じ得る。

本発明の実施形態は、二重磁気トンネル接合デバイスを製造する方法に関する。この方法は、第１の磁気トンネル接合スタックを形成すること、第１の磁気トンネル接合スタック上にスピン伝導層を形成すること、および、スピン伝導層上に第２の磁気トンネル接合スタックを形成することを含む。第２の磁気トンネル接合スタックは、第１の磁気トンネル接合スタックの幅よりも大きい幅を有する。

他の実施形態は二重磁気トンネル接合デバイスに関する。二重磁気トンネル接合デバイスは、第１の磁気トンネル接合スタック、第１の磁気トンネル接合スタック上のスピン伝導層、および、スピン伝導層上の第２の磁気トンネル接合スタックを含む。第２の磁気トンネル接合スタックは、第１の磁気トンネル接合スタックの幅よりも大きい幅を有する。

上記の概要は、各例示の実施形態、または、本発明のあらゆる実装を説明することを意図するものではない。

本出願に含まれる図面は、明細書に組み込まれ、明細書の一部を形成する。それらは、本発明の実施形態を例示し、説明とともに本発明の原理を説明する。図面は、特定の実施形態を例示するのみであり、本発明を限定するものではない。

実施形態による、二重磁気トンネル接合（ＤＭＴＪ）スタックの下に形成されるバック・エンド・オブ・ライン・ベース層の断面図。実施形態による、追加の製造動作の後の図１のＤＭＴＪデバイスの断面図。実施形態による、追加の製造動作の後の図２のＤＭＴＪデバイスの断面図。実施形態による、追加の製造動作の後の図３のＤＭＴＪデバイスの断面図。実施形態による、追加の製造動作の後の図４のＤＭＴＪデバイスの断面図。実施形態による、追加の製造動作の後の図５のＤＭＴＪデバイスの断面図。実施形態による、追加の製造動作の後の図６のＤＭＴＪデバイスの断面図。実施形態による、追加の製造動作の後の図７のＤＭＴＪデバイスの断面図。実施形態による、追加の製造動作の後の図８のＤＭＴＪデバイスの断面図。実施形態による、追加の製造動作の後の図９のＤＭＴＪデバイスの断面図。実施形態による、追加の製造動作の後の図１０のＤＭＴＪデバイスの断面図。実施形態による、追加の製造動作の後の図１１のＤＭＴＪデバイスの断面図。実施形態による、追加の製造動作の後の図１２のＤＭＴＪデバイスの断面図。実施形態による、追加の製造動作の後の図１３のＤＭＴＪデバイスの断面図。

本開示は、二重磁気トンネル接合（ＤＭＴＪ）スタックを含むＭＲＡＭデバイスおよびＭＲＡＭデバイスを製造する方法を説明する。特に、本開示は、逆ワイド・ベース（Inverted wide base）に垂直にスタックされた（すなわち、上部ＭＴＪスタックが底部ＭＴＪスタックよりも大きい臨界寸法（ＣＤ）を有する）２つのＭＪＴスタックを有する単一ビットＭＲＡＭデバイスを説明する。

本発明の種々の実施形態は、関連する図面を参照して本明細書で説明される。本発明の範囲から逸脱することなく、代替の実施形態が考案され得る。以下の説明および図面において、種々の接続および位置関係（例えば、上、下、隣接など）が要素間に記載されていることに留意されたい。これらの接続もしくは位置関係またはその両方は、特に断りがない限り、直接的または間接的であってよく、本発明はこの点に関して限定することを意図していない。したがって、エンティティの結合は、直接的な結合または間接的な結合のいずれかを指すことができ、エンティティ間の位置関係は、直接的な位置関係または間接的な位置関係とすることができる。間接的な位置関係の一例として、層「Ｂ」の上に層「Ａ」を形成することについての本明細書における言及は、層「Ａ」および層「Ｂ」の関連する特性および機能が中間層（例えば、層「Ｃ」）によって実質的に変更されない限り、１つまたは複数の中間層が層「Ａ」および層「Ｂ」の間にある状況を含む。

以下の定義および略語は、請求の範囲および明細書の解釈のために使用される。本明細書において、用語「含む（comprises）」、「含んでいる（comprising）」、「含む（includes）」、「含んでいる（including）」、「有する（has）」、「有している（having）」、「包含する（contains）」、「包含している（containing）」、またはこれらのその他の任意の変形は、非排他的な含有をカバーすることが意図される。例えば、要素のリストを含む組成物、混合物、プロセス、方法、物品または装置は、必ずしもそれらの要素のみに限定されるものではなく、明示的にリストされていないその他の要素、または、そのような組成物、混合物、プロセス、方法、物品または装置に固有のその他の要素を含むことができる。

以下の説明を目的として、用語「上（upper）」、「下（lower）」、「右（right）」、「左（left）」、「垂直（vertical）」、「水平（horizontal）」、「頂部（top）」、「底部（bottom）」、およびこれらの派生は、図面において配向されるように、記載された構造および方法に関連する。用語「上に横たわる（overlying）」、「の上（atop）」、「の上（on top）」、「の上に配置（positioned on）」、または「の上に配置（positioned atop）」は、第１の構造などの第１の要素が、第２の構造などの第２の要素上に存在し、界面構造などの介在要素が、第１の要素と第２の要素との間に存在し得ることを意味する。用語「直接接触」は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、２つの要素の界面において、いかなる中間の導電層、絶縁層、または半導体層を有さずに接続されることを意味する。例えば「第２の要素に対して選択的な第１の要素（a first element selective to a second element）」などの用語「選択的（selective to）」は、第１の要素をエッチングすることができ、第２の要素がエッチングストップとして作用することができることを意味することに留意すべきである。

簡潔のために、半導体デバイスおよび集積回路（ＩＣ）の製造に関する従来技術は、本明細書で詳細に説明される場合も、されない場合もある。さらに、本明細書で説明される種々のタスクおよびプロセスのステップは、本明細書に詳細に記載されていない追加的なステップまたは機能を有する、より包括的な手順またはプロセスに組み込まれ得る。特に、半導体デバイスおよび半導体ベースのＩＣの製造における種々のステップはよく知られているので、簡潔にするために、多くの従来のステップは、ここで簡単に言及されるか、よく知られているプロセスの詳細を提供することなく完全に省略される。

一般に、ＩＣ内にパッケージされるマイクロチップを形成するために使用される種々のプロセスは、４つの一般的なカテゴリ、すなわち、膜堆積、除去／エッチング、半導体ドーピング、およびパターニング／リソグラフィに分類される。

堆積は、ウェハ上への材料の成長、コーティング、またはその他の移送を行う任意のプロセスである。利用可能な技術は、物理的気相成長（ＰＶＤ）、化学的気相成長（ＣＶＤ）、電気化学的析出（ＥＣＤ）、分子線エピタキシー（ＭＢＥ）、および近年では原子層堆積（ＡＬＤ）を含む。他の堆積技術は、プラズマ励起化学的気相成長（ＰＥＣＶＤ）であり、これは、プラズマ内のエネルギーを使用して、従来のＣＶＤよりも高い温度を必要とするウェハ表面での反応を起こすプロセスである。ＰＥＣＶＤ堆積の間のエネルギーイオン衝突は、膜の電気的および機械的特性も改善できる。

除去／エッチングは、ウェハから材料を取り除く任意のプロセスである。例としては、エッチング・プロセス（ウェットまたはドライ）、化学機械的平坦化（ＣＭＰ）などがある。除去プロセスの一例は、イオン・ビーム・エッチング（ＩＢＥ）である。一般に、ＩＢＥ（またはミリング）は、離間した、ブロードなビームのイオン／プラズマ源を利用して、物理的不活性ガスもしくは化学的反応性ガス手段またはその両方によって基板材料を除去する、ドライ・プラズマ・エッチング法を指す。他のドライ・プラズマ・エッチング技術と同様に、ＩＢＥは、エッチング速度、異方性、選択性、均一性、アスペクト比、および基板ダメージの最小化などの利点を有する。ドライ除去プロセスの他の例は、反応性イオンエッチング（ＲＩＥ）がある。一般に、ＲＩＥは、化学的な反応性プラズマを使用して、ウェハ上に堆積された材料を除去する。ＲＩＥでは、電磁場によって、低圧（真空）下でプラズマが生成される。ＲＩＥプラズマからの高エネルギーイオンが基板表面に衝突して、それと反応し、材料を除去する。

半導体ドーピングは、一般に拡散もしくはイオン注入またはその両方によって、例えばトランジスタのソースおよびドレインをドーピングすることによる、電気的特性の変更である。これらのドーピングプロセスは、炉アニール、または急速熱アニール（ＲＴＡ）が後続する。アニールは、注入されたドーパントの活性化を提供する。導電体（例えば、ポリシリコン、アルミニウム、銅など）および絶縁体（例えば、種々の形態の二酸化ケイ素、窒化ケイ素など）の両者の膜が、トランジスタおよびそれらの構成要素の接続および絶縁に使用される。半導体基板の種々の領域の選択的ドーピングをすることで、電圧の印加によって基板の伝導率を変化させることが可能になる。これらの種々の構成要素の構造を作製することにより、数百万個のトランジスタが構築され、かつ、一体的に配線され、現代のマイクロ電子デバイスの複雑な回路を形成できる。

半導体リソグラフィは、３次元のレリーフイメージまたはパターンを半導体基板に形成したあと、パターンを基板に転写する。半導体リソグラフィにおいては、パターンは、フォトレジストと呼ばれる感光性ポリマーによって形成される。トランジスタを構成する複雑な構造および回路の数百万個のトランジスタを接続する多数の配線を構築するために、リソグラフィおよびエッチング・パターン転写ステップは、複数回繰り返される。ウェハ上にプリントされる各パターンは、以前に形成されたパターンに位置合わせされ、導電体、絶縁体および選択的ドープ領域が徐々に構築されて、最終的なデバイスが形成される。

ここで、本発明の態様に特に関連する技術の概要に移ると、埋め込みＤＲＡＭ（ｅＤＲＡＭ）は、特定用途向け集積回路（ＡＳＩＣ）またはマイクロプロセッサの同じダイまたはマルチチップモジュール（ＭＣＭ）上に集積されたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）である。ｅＤＲＡＭは、半導体製造における従来のシリコン基板の代わりに、層状のシリコン－絶縁体－シリコン基板の使用を指す、シリコン・オン・インシュレータ（ＳＯＩ）技術で実装される。ｅＤＲＡＭ技術は、さまざまな程度での成功を収めており、サーバ・メモリ・オプションとしてのＳＯＩ技術の需要は、近年減少している。

磁気トンネル接合（ＭＴＪ）を使用する磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイスは、既存のｅＤＲＡＭ技術を置き換える１つのオプションである。ＭＲＡＭは、不揮発性メモリであり、この利点が、このメモリ技術の開発を加速させる原動力となる。現在のＭＲＡＭＭＴＪ構造は、相対的に遅く、ｅＤＲＡＭに匹敵するＭＪＴの書き込み目標速度（～５ｎｓ）に達するための唯一の方法は、二重磁気トンネル接合（ＤＭＴＪ）を使用することである。

特定のＤＭＴＪデバイスでは、ワイド非磁性ベース変更ＤＭＴＪデバイスを使用して、同様の臨界寸法（ＣＤ）を有する頂部ＭＴＪおよび底部ＭＴＪを有する標準的なＤＭＴＪに両方が関連する、抵抗領域（ＲＡ）ペナルティおよび磁気抵抗（ＭＲ）ペナルティの両方を排除することによって、ＭＴＪのスイッチング特性を向上する。これらのタイプのワイド・ベース・デバイスは、二重スピン電流供給（ＤＳＴＴ）の利点を提供する。また、これらのタイプのデバイスでは、底部バリア層は、比較的高いＲＡを有することができる。これらのあるデバイスは、２つのＭＴＪスタック間に設けられた非磁性（ＮＭ）金属層内のスピン拡散輸送を活用し、底部ＭｇＯ層を通る電荷電流密度の低減を達成できる。しかしながら、これらのあるワイド・ベースＤＭＴＪデバイスにおいて、ＭＴＪスタックの各々は、参照層を含む。分離した２つの参照層および中間ＮＭ層の組み合わせは、より高いＤＭＴＪスタックをもたらし、製造工程の複雑さが増加し、バリアを横切る電気的短絡が生じ得る。

本実施形態は、ＭＴＪスタックの１つが他方よりも広いベースを有する、ＤＭＴＪ構造、および、ＤＭＴＪ構造を製造する方法を含む。これらのある実施形態では、ＭＲＡＭデバイスは反転した構造を有するＤＭＴＪ構造を含む（すなわち、頂部ＭＴＪスタックは、底部ＭＴＪスタックよりも大きな臨界寸法（ＣＤ）を有する）。

ここで、同様の符番が同じまたは類似の要素を示す図面を参照し、最初に図１に示す図面を参照すると、本実施形態が適用され得るＤＭＴＪスタックを製造する例示的な方法が示される。いくつかのバック・エンド・オブ・ライン（ＢＥＯＬ）層が形成される。一般に、ＢＥＯＬは、個々のデバイス（トランジスタ、キャパシタ、抵抗など）がウェハ上の配線で相互接続される、ＩＣ製造の２番目の部分である。図１に示されるように、第１のＢＥＯＬ層は、ＢＥＯＬ金属層１０２およびＢＥＯＬ誘電体層１００を含む。ＢＥＯＬ金属層１０２は、例えば、Ｃｕ、ＴａＮ、Ｔａ、Ｔｉ、ＴｉＮまたはこれらの組み合わせを含むことができる。ＢＥＯＬ誘電体層１００は、ＢＥＯＬ金属層１０２の側方に形成される。ＢＥＯＬ誘電体層１００は、例えば、ＳｉＯ_ｘ、ＳｉＮ_ｘ、ＳｉＢＣＮ、ｌｏｗ－ｋ、ＮＢＬＯＫまたは任意のその他の適切な誘電体材料が含まれ得る。

その他のＢＥＯＬ層は、ＢＥＯＬ金属層１０２およびＢＥＯＬ誘電体層１００の上に形成される。特に、ビア充填層１０４は、ＢＥＯＬ金属層１０２上に形成され、ビア誘電体層１０６は、ビア充填層１０４の側方に形成される。最初に、ビア誘電体層１０６は、リソグラフィを介したパターニングによって形成され得る。次に、例えばＲＩＥによってビア誘電体層１０６内にビアが形成され、後にビア充填層１０４を充填するための空間を除去する。ある実施形態では、ビア充填層１０４は、Ｗ、Ｃｕ、ＴａＮ、Ｔａ、Ｔｉ、ＴｉＮ、ＴｉＯＣＮ、ＴａＯＣＮまたはこれらの材料の組み合わせなどの材料を含む。ビア充填層１０４は、ＣＶＤ、ＰＶＤ、ＡＬＤまたはこれらの組み合わせによって形成され得る。ビア充填層１０４が形成されたあと、構造は、例えばＣＭＰが行われ、さらなるプロセスのために表面が平坦化される。図１に示されるＢＥＯＬ層を含む構造は、ＭＴＪスタックが形成される最初の構造である。

ここで、図２を参照すると、シード層２０２がビア誘電体層１０６の上に形成される。シード層２０２は、第１のＭＴＪスタック２０４の自由層のための成長表面として適切な結晶格子および粒状構造を有する。シード層２０２は、例えば、Ｒｕ、Ｔａ、ＮｉＣｒまたはこれらの材料の組み合わせを含む金属シード層とすることができる。

再び図２を参照すると、第１のＭＴＪスタック２０４がシード層の上に形成される。一般に、ＭＴＪスタックは、磁気自由層、トンネル・バリア層および参照層（不図示）を含み得る。一般に、磁気自由層は、反転が可能な磁気モーメントまたは磁化を有する。ある実施形態では、トンネル・バリア層は、薄い絶縁層または電気ポテンシャルのような、２つの電気的な伝導層間のバリアである。電子（または準粒子）は、量子トンネルの過程によって、トンネル・バリアを通過する。ある実施形態では、トンネル・バリア層は、ＭｇＯから構成される少なくとも１つの副層を含む。ある実施形態では、ＭＴＪスタックの各層は、１オングストローム未満の厚さから、数オングストロームまたは数ナノメートルの厚さを有し得る。ＭＴＪスタック内の典型的な材料の例は、トンネル・バリア層用のＭｇＯ、自由層用のＣｏＦｅＢ、および参照層用の異なる材料を含む複数の層が含まれ得る。ＭＲＡＭ材料スタック（ＭＴＪスタック）は、これらの材料または上記の層に限定されないことを理解されたい。すなわち、ＭＲＡＭ材料スタックは、ＭＲＡＭデバイスに使用される任意の既知の材料のスタックから構成され得る。さらに、第１のＭＴＪスタック２０４および第２のＭＴＪスタック７０４（図７参照）のいずれかが、追加の層を含むことができ、特定の層を省略でき、各層が任意の数の副層を含み得ることを理解されたい。さらに、層もしくは副層またはその組み合わせの組成は、第１のＭＴＪスタック２０４および第２のＭＴＪスタック７０４（図７参照）の間で異なってもよい。

図２に示すように、非磁性スピン伝導層２０６が、第１のＭＴＪスタック２０４上に形成される。スピン伝導層２０６は、第１のＭＴＪスタック２０４および第２のＭＴＪスタック７０４（図７参照）の間に形成され、ある例では、Ｃｕ、ＣｕＮ、Ａｇ、ＡｇＳｎまたはこれらの組み合わせが含まれ得る。一般にスピン伝導層２０６の機能は、第１のＭＴＪスタック２０４のトンネル・バリア層からスピン電流を集めることである。

ここで、図３を参照すると、犠牲誘電体／有機ハードマスク・スタック３０２が、スピン伝導層２０６上に堆積され、続いてハードマスク・スタック３０２は、リソグラフィおよびＲＩＥによってパターニングされる。ある実施形態では、ハードマスク・スタック３０２は、有機平坦層（ＯＰＬ）材料、ＳｉＮ_ｘ、ＳｉＯ_ｘ、フォトレジスト、またはこれらの組み合わせから構成される。

ここで、図４を参照すると、第１のＭＴＪスタック２０４は、パターンのための犠牲誘電体／有機ハードマスク・スタック３０２を利用しながら、ＩＢＥまたはＲＩＥでパターニングされる。図４に示すように、エッチングは、ビア誘電体層１０６の内部（または頂部近傍）で停止される。したがって、エッチング手順の後、スピン伝導層２０６、第１のＭＴＪスタック２０４およびシード層２０２の幅は縮小される。ある実施形態では、製造プロセスのこの段階において（すなわち、スピン伝導層２０６の形成後）、エアブレイクが用いられ得る。ある実施形態では、制御されたその場での（in-situ）酸化を利用して、金属の再堆積による部分的な電気的短絡を除去することができる。

ここで、図５を参照すると、第１の誘電体層５０２が堆積される。この第１の誘電体層５０２は、ＳｉＮ、ＳｉＢＣＮ、これらの組み合わせ、または任意のその他の適切な誘電体材料から構成され得る。図５に示されるように、第１の誘電体層５０２は、スピン伝導層２０６、第１のＭＴＪスタック２０４およびシード層２０２の側壁を少なくとも覆うのに十分な高さで堆積される。特定の実施形態では、第１の誘電体層５０２は、最初に犠牲誘電体／有機ハードマスク・スタック３０２の頂部表面のレベルまで形成される。

ここで、図６を参照すると、デバイス上でＣＭＰを行って、直近で堆積された第１の誘電体層５０２の膜厚の一部を除去する。ＣＭＰは、犠牲誘電体／有機ハードマスク・スタック３０２が除去される点まで行われ、スピン伝導層２０６の上面に一般に一致する。すなわち、スピン伝導層２０６の上面が露出するのに十分な材料が除去される。

ここで、図７を参照すると、スピン伝導層２０６の成長は、デバイスの表面全体を最初に覆うまで継続される。スピン伝導層２０６は、単一の層として示されているが、２つの別個のステップで成長されることを理解されたい。したがって、スピン伝導層２０６の上側部分の材料は、スピン伝導層２０６の下側部分の材料と同じであってもよいし、異なっていてもよい。ある実施形態では、スピン伝導層２０６の上側部分の形成前に、図６に関して上述したＣＭＰのあとで、プレスパッタ・クリーニングを行い、任意の自然酸化物を除去してもよい。次に、第２のＭＴＪスタック７０４が、スピン伝導層２０６の頂部の上に形成される。第２のＭＴＪスタック７０４の数および種類は、第１のＭＴＪスタック２０４内の層と同じであってもよいし、異なっていてもよい。次に、金属エッチングストップ層７０６が、第２のＭＴＪスタック７０４上に形成される。金属エッチングストップ層７０６は、Ｒｕまたは任意のその他の適切な金属もしくは合金から構成される。次に、頂部電極金属ハードマスク層７０８が、金属エッチングストップ層７０６上に形成される。頂部電極金属ハードマスク層７０８は、Ｗ、ＴａＮ、ＴｉＮ、これらの組み合わせ、または任意のその他の適切な材料から構成される。次に、第２の犠牲誘電体／有機ハードマスク・スタック７１０が、頂部電極金属ハードマスク層７０８上に形成される。第２の犠牲誘電体／有機ハードマスク・スタック７１０は、図３に関して上述した第１の犠牲誘電体／有機ハードマスク・スタック３０２と同じまたは異なる材料（例えば、ＯＰＬ、ＳｉＮ_ｘ、ＳｉＯ_ｘ、フォトレジストなど）で形成され得る。最後に、図７に示されるように、頂部電極金属ハードマスク層７０８および第２の犠牲誘電体／有機ハードマスク・スタック７１０が、リソグラフィおよびＲＩＥによってパターニングされ、これらの層の幅が、事前に形成された第１のＭＴＪスタック２０４の幅よりも広くなる。

ここで、図８を参照すると、第２のＭＴＪスタック７０４が、第２の犠牲誘電体／有機ハードマスク・スタック７１０をマスクとして利用して、ＩＢＥ、ＲＩＥまたはこれらの組み合わせによってパターニングされる。したがって、第２のＭＴＪスタック７０４の幅およびスピン伝導層２０６の上側部分の幅は、第２の犠牲誘電体／有機ハードマスク・スタック７１０の幅とほぼ同じになるように縮小される。図８に示されるように、デバイスは、第１の誘電体層５０２の内部（例えば、頂部近傍）のレベルまでエッチングされる。この除去ステップの後でも、第２のＭＴＪスタック７０４の幅は、第１のＭＴＪスタック２０４の幅よりもまだ大きい。ある実施形態では、製造プロセスのこの段階において、エアブレイクが用いられ得る。ある実施形態では、制御されたその場での（in-situ）酸化を利用して、第２のＭＴＪスタック７０４のＭｇＯトンネル・バリア層（不図示）付近の金属の再堆積による部分的な電気的短絡を除去することができる。

ここで、図９を参照すると、誘電体封止層９０２が、スピン伝導層２０６、第２のＭＴＪスタック７０４、金属エッチングストップ層７０６、および頂部電極金属ハードマスク層８０７の露出した表面を覆うように形成される。例えば、誘電体封止層９０２は、ＰＶＤ、ＡＬＤ、ＰＥＣＶＤ、ＡｌＯ_ｘ、ＴｉＯ_ｘ、ＢＮ、ＳｉＮ、およびＳｉＢＣＮの少なくとも１つを含み得る。ある実施形態では、誘電体封止層９０２の形成に続いて、デバイスは、例えば、プラズマＯ_２、Ｈ_２、Ｎ_２、ＮＨ_３、またはこれらの組み合わせを利用した任意の前処理を行うことができる。その後、層間誘電体層９０４が、隣接するＤＭＴＪデバイス間のスペースを充填するように、堆積および形成される。

ここで、図１０を参照すると、ＣＭＰ平坦化プロセスがデバイス上で行われ、頂部電極金属ハードマスク層７０８および誘電体封止層９０２の上部表面を露出させる。ここで、図１１を参照すると、ＣＭＰ平坦化プロセスに続いて、第２のＩＬＤ層１１００が、リソグラフィによって形成される。図１２を参照すると、第２のＩＬＤ層１１００は、除去プロセス（例えば、ＲＩＥ）が行われ、頂部電極金属ハードマスク層７０８および誘電体封止層９０２の一部をもう一度露出するために、第２のＩＬＤ層１１００の一部を除去する。ここで、図１３を参照すると、図１２のＲＩＥプロセスに続き、充填ライナ１２０２が形成され、続いて図１４に示されるビットライン１４０２が形成される。ある実施形態では、ビットラインは、Ｔａ、ＴａＮ、Ｃｕ、またはこれらの任意の適切な組み合わせから構成される。

本実施形態では、ＤＭＴＪデバイスは、関連する単一ＭＴＪデバイスと比較して、スイッチング効率（これは、保持力に比例し、スイッチング電流に反比例する）の向上を達成することができる。さらに、本実施形態は、スイッチング電流を潜在的に減少する、増加した磁気抵抗率を達成し得る。

様々な実施形態の説明が例示の目的のために提示されたが、網羅的であること、または開示された諸実施形態に限定されることを意図されてはいない。当業者には、説明した実施形態の範囲および思想から逸脱することなく、多くの変更および変形が明らかとなるであろう。本明細書において使用される用語は、実施形態の原理、実際の適用、または市場において見いだされる技術を超える技術的改善を最もうまく説明するため、あるいは他の当業者が、本明細書において開示される実施形態を理解することを可能にするために選定された。

Claims

二重磁気トンネル接合デバイスを製造する方法であって、前記方法は、
第１の磁気トンネル接合スタックを形成すること、
前記第１の磁気トンネル接合スタック上にスピン伝導層を形成すること、および、
前記スピン伝導層上に第２の磁気トンネル接合スタックを形成することを含み、前記第２の磁気トンネル接合スタックは、前記第１の磁気トンネル接合スタックの幅よりも大きい幅を有する、
方法。
前記第１の磁気トンネル接合スタックは、バック・エンド・オブ・ライン層上に形成される、請求項１に記載の方法。
前記第１の磁気トンネル接合スタックは、第１の参照層、第１のトンネル・バリア層、および第１の磁気自由層を含み、
前記第２の磁気トンネル接合スタックは、第２の参照層、第２のトンネル・バリア層、および第２の磁気自由層を含む、
請求項１に記載の方法。
前記方法は、前記スピン伝導層を形成した後に、
前記第１の磁気トンネル接合スタックの側方および前記スピン伝導層の側方に第１の誘電体層を形成すること、および、
前記スピン伝導層上に第２のスピン伝導層を形成することをさらに含み、前記第２のスピン伝導層は、前記スピン伝導層の幅よりも大きく、かつ、第１の磁気トンネル接合スタックの幅よりも大きい幅を有する、
請求項１に記載の方法。
前記第２のスピン伝導層は、前記スピン伝導層に直接接触して形成され、前記第２のスピン伝導層は、前記スピン伝導層と同じ材料組成を有する、請求項４に記載の方法。
前記方法は、前記スピン伝導層を形成した後に、
前記第１の磁気トンネル接合スタックの前記側方および前記スピン伝導層の前記側方に第１の誘電体層を形成すること、
前記スピン伝導層および前記第１の誘電体層上に第２のスピン伝導層を形成すること、
前記第２のスピン伝導層上に前記第２の磁気トンネル接合スタックを形成すること、
前記第２の磁気トンネル接合スタック上に金属エッチングストップ層を形成すること、
前記金属エッチングストップ層上に金属ハードマスク層を形成すること、および、
前記金属エッチングストップ層、前記第２の磁気トンネル接合スタック、前記第２のスピン伝導層、および前記第１の誘電体層の膜厚の一部をエッチングすることをさらに含み、
前記第２のスピン伝導層は、前記第２の磁気トンネル接合スタックと同じ幅を有する、
請求項４に記載の方法。
前記第２のスピン伝導層を形成する前に、プラズマＯ_２、Ｈ_２、Ｎ_２、ＮＨ_３からなる群から選択される少なくとも１つを用いて、露出した表面の前処理を行うことをさらに含む、請求項４に記載の方法。
前記スピン伝導層は、Ｃｕ、ＣｕＮ、ＡｇおよびＡｇＳｎからなる群から選択される少なくとも１つの非磁性材料を含む、請求項１に記載の方法。
前記第２の磁気トンネル接合スタック上に誘電体封止層を形成することをさらに含む、請求項１に記載の方法。
前記誘電体封止層は、ＰＶＤ、ＡＬＤ、ＰＥＣＶＤ、ＡｌＯ_ｘ、ＴｉＯ_ｘ、ＢＮ、ＳｉＮ、およびＳｉＢＣＮからなる群から選択される少なくとも１つを含む、請求項９に記載の方法。
第１の磁気トンネル接合スタック、
前記第１の磁気トンネル接合スタック上のスピン伝導層、および、
前記スピン伝導層上の第２の磁気トンネル接合スタックを含み、前記第２の磁気トンネル接合スタックは、前記第１の磁気トンネル接合スタックの幅よりも大きい幅を有する、
二重磁気トンネル接合デバイス。
前記第１の磁気トンネル接合スタックは、バック・エンド・オブ・ライン層上にある、請求項１１に記載の二重磁気トンネル接合デバイス。
前記バック・エンド・オブ・ライン層および前記第１の磁気トンネル接合スタックの間にシード層をさらに含む、請求項１２に記載の二重磁気トンネル接合デバイス。
前記第１の磁気トンネル接合スタックは、第１の参照層、第１のトンネル・バリア層、および第１の磁気自由層を含み、
前記第２の磁気トンネル接合スタックは、第２の参照層、第２のトンネル・バリア層、および第２の磁気自由層を含む、
請求項１１に記載の二重磁気トンネル接合デバイス。
前記第１の磁気トンネル接合スタックの側方および前記スピン伝導層の側方の第１の誘電体層、および
前記スピン伝導層上の第２のスピン伝導層をさらに含み、前記第２のスピン伝導層は、前記スピン伝導層の幅よりも大きく、かつ、第１の磁気トンネル接合スタックの幅よりも大きい幅を有する、
請求項１１に記載の二重磁気トンネル接合デバイス。
前記第２のスピン伝導層は、前記スピン伝導層に直接接触し、前記第２のスピン伝導層は、前記スピン伝導層と同じ材料組成を有する、請求項１５に記載の二重磁気トンネル接合デバイス。
前記第１の磁気トンネル接合スタックの前記側方および前記スピン伝導層の前記側方の第１の誘電体層、
前記スピン伝導層上の第２のスピン伝導層、
前記第２のスピン伝導層上に形成された前記第２の磁気トンネル接合スタック、
前記第２の磁気トンネル接合スタック上の金属エッチングストップ層、および、
前記金属エッチングストップ層上の金属ハードマスク層をさらに含み、
前記第２のスピン伝導層は、前記第２の磁気トンネル接合スタックと同じ幅を有する、
請求項１５に記載の二重磁気トンネル接合デバイス。
前記スピン伝導層は、Ｃｕ、ＣｕＮ、ＡｇおよびＡｇＳｎからなる群から選択される少なくとも１つの非磁性材料を含む、請求項１１に記載の二重磁気トンネル接合デバイス。
前記第２の磁気トンネル接合スタック上の誘電体封止層をさらに含む、請求項１１に記載の二重磁気トンネル接合デバイス。
前記誘電体封止層は、ＰＶＤ、ＡＬＤ、ＰＥＣＶＤ、ＡｌＯ_ｘ、ＴｉＯ_ｘ、ＢＮ、ＳｉＮ、およびＳｉＢＣＮからなる群から選択される少なくとも１つを含む、請求項１９に記載の二重磁気トンネル接合デバイス。