KR102099192B1

KR102099192B1 - 스핀 홀 mtj 디바이스들을 갖는 교차점 어레이 mram

Info

Publication number: KR102099192B1
Application number: KR1020157021547A
Authority: KR
Inventors: 사시칸스 마니파트루니; 드미트리 이. 니코노브; 이안 에이. 영
Original assignee: 인텔 코포레이션
Priority date: 2013-03-14
Filing date: 2013-03-14
Publication date: 2020-04-09
Also published as: KR20150130980A; GB2526455A; DE112013006526T5; CN104995682A; WO2014142922A1; GB201513900D0; CN104995682B; US9460768B2; JP2016517165A; JP6176882B2; US20140269035A1; GB2526455B

Abstract

스핀 홀 MTJ(magnetic tunnel junction)-기반 디바이스들을 구현하는 교차점 어레이 MRAM(magnetoresistive random access memory) 및 그러한 어레이들의 작동 방법들을 설명한다. 예를 들어, 비휘발성 메모리용 비트 셀은, 기판 위에 배치되며, 고정 자성 층 위에 배치된 유전체 층 위에 배치된 자유 자성 층을 갖는 MTJ(magnetic tunnel junction) 스택을 포함한다. 비트 셀은 또한 MTJ 스택의 자유 자성 층 위에 배치된 스핀 홀 금속 전극을 포함한다.

Description

스핀 홀 MTJ 디바이스들을 갖는 교차점 어레이 MRAM{CROSS POINT ARRAY MRAM HAVING SPIN HALL MTJ DEVICES}

본 발명의 실시형태들은 메모리 디바이스들의 분야이며, 특히 스핀 홀(spin hall) 자기 터널 접합(magnetic tunnel junction; MTJ)-기반 디바이스들을 구현하는 교차점 어레이(cross point array) MRAM(magnetoresistive random access memory) 및 그러한 어레이들의 작동 방법들의 분야이다.

지난 수십 년 동안, 집적 회로들에서 피처들(features)의 크기 조정(scaling)은 점점 더 성장하는 반도체 산업의 견인차였다. 점점 더 작은 피처들로의 크기 조정은 제한된 면적의 반도체 칩들 상에 기능 유닛들의 밀도를 증가시키는 것을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소함으로써 칩 상에 증가된 수의 메모리 디바이스들을 통합하는 것이 가능하여, 용량이 증가된 제품들을 제조하는 결과를 초래한다. 하지만, 점점 더 많은 용량에 대한 요구가 쟁점이다. 각 디바이스의 성능을 최적화할 필요성이 점점 더 중요해지고 있다.

비휘발성 임베디드 메모리, 예를 들어 비휘발성을 갖는 온-칩 임베디드 메모리는 에너지 및 계산 효율을 가능하게 할 수 있다. 하지만, STT-MRAM(spin torque transfer magnetoresistive random access memory)과 같은 선도하는 임베디드 메모리 옵션들은 셀의 프로그래밍(기록) 동안 고 전압 및 고 전류-밀도 문제점들을 겪을 수 있다. 또한, 큰 기록 스위칭 전류 및 선택 트랜지스터 요건들로 인해 STT-MRAM의 밀도 제한이 있을 수 있다. 구체적으로, 종래의 STT-MRAM은 충분한 스핀 전류를 제공하기 위한 구동 트랜지스터 요건으로 인해 셀 크기 제한을 갖는다. 또한, 그러한 메모리는 종래의 MTJ(magnetic tunnel junction) 기반 디바이스들의 큰 기록 전류(＞100 μA) 및 전압(＞0.7 V) 요건들과 관련된다.

상기와 같이, MTJ들을 기반으로 한 비휘발성 메모리 어레이들 분야에는 여전히 상당한 개선이 필요하다.

도 1은 종래 기술에 따른, (a) GSHE-MTJ(giant spin Hall Effect magnetic tunnel junction)를 위해 예시된 통상적인 재료 스택, (b) (a)의 디바이스의 예시된 평면도, 및 (c) 금속들에서의 스핀 홀 효과(spin Hall Effect)에 의해 결정된 스핀 전류들 및 전하 전류들의 방향을 묘사하는 도면으로 GSHE-MTJ 디바이스의 작동 메커니즘을 예시한다.
도 2a는 본 발명의 한 실시형태에 따른, 디바이스의 상응하는 평면 개략도와 함께, 선택 라인(select line; SL), 비트 라인(bit line; BL) 및 워드 라인(word line; WL)에 대한 연결성(connectivity)을 갖는 비트 셀의 단면도를 예시한다.
도 2b는 본 발명의 한 실시형태에 따른, (a) 축 a-a'을 따라 작성한 및 (b) 축 b-b'을 따라 작성한 도 2a의 디바이스의 단면도들을 예시한다.
도 3은 본 발명의 한 실시형태에 따른, (a) 비트 셀 투시도, 및 (b) 하부 AFM 층들을 갖는 비트 셀들을 갖는 교차점 어레이의 평면도를 예시한다.
도 4는 본 발명의 한 실시형태에 따른, 교차점 GSHE-MRAM(giant spin Hall Effect magnetoresistive random access memory)에서 로직 1을 기록하기 위한 방법을 예시한다.
도 5는 본 발명의 한 실시형태에 따른, 교차점 GSHE-MRAM에서 로직 0을 기록하기 위한 방법을 예시한다.
도 6은 본 발명의 한 실시형태에 따른, 교차점 GSHE-MRAM에서 비트 셀을 판독하는 방법을 예시한다.
도 7은 본 발명의 한 실시형태에 따른, 디바이스의 상응하는 평면 개략도와 함께, 선택 라인(SL), 비트 라인(BL) 및 워드 라인(WL)에 대한 연결성을 갖는 다른 비트 셀의 단면도를 예시한다.
도 8은 본 발명의 한 실시형태에 따른, (a) 축 a-a'을 따라 작성한 및 (b) 축 b-b'를 따라 작성한 도 7의 디바이스의 단면도들을 예시한다.
도 9는 본 발명의 한 실시형태에 따른, 상부 AFM 층들을 갖는 비트 셀들을 갖는 교차점 어레이의 비트 셀 투시도를 예시한다.
도 10은 본 발명의 한 실시형태에 따른, 도 9의 교차점 어레이의 평면도이다.
도 11은 본 발명의 한 실시형태에 따른, 프릭 전류들(freak currents)을 방지하기 위해 교차점 GSHE-MRAM에서 로직 1을 기록하는 방법을 예시한다.
도 12는 본 발명의 한 실시형태에 따른, 프릭 전류들을 방지하기 위해 교차점 GSHE-MRAM에 로직 0을 기록하는 방법을 예시한다.
도 13은 본 발명의 한 실시형태에 따른, 프릭 전류들을 방지하기 위해 교차점 GSHE-MRAM를 판독하는 방법을 예시한다.
도 14는 본 발명의 한 실시형태에 따른, GSHE 또는 MTJ 기반 기록 메커니즘을 이용한, STT 스위칭 디바이스에 대한 인가된 전압(V로 나타냄)의 함수로서의 스위칭 시간(ns로 나타냄)의 그래프이다.
도 15는 본 발명의 한 실시형태에 따른, 두께가 4 nm인 GSHE 금속에 대해, 변화하는 나노마그네트(nanomagnet) 폭에 대한 GSHE 및 MTJ 기반 자기 메모리 기록의 상대적인 스위칭 에너지를 도시하는 그래프이다.
도 16은 본 발명의 한 실시형태에 따른, 재료 및 수송 파라미터들의 표이다.
도 17은 본 발명의 한 실시형태에 따른, 전자 시스템의 블럭도를 예시한다.
도 18은 본 발명의 한 실시형태에 따른 컴퓨팅 디바이스를 예시한다.

스핀 홀 MTJ(magnetic tunnel junction)-기반 디바이스들을 구현하는 교차점 어레이 MRAM(magnetoresistive random access memory), 및 그러한 어레이들의 작동 방법들을 설명한다. 후속하는 설명에서, 본 발명의 실시형태들의 철저한 이해를 제공하기 위해, 특정 MTJ(magnetic tunnel junction) 층 체제들과 같은 다수의 특정 상세사항들이 서술된다. 본 발명의 실시형태들은 이들 특정 상세사항들 없이도 실시될 수 있음이 통상의 기술자에게 명백할 것이다. 다른 경우에, 집적 가공 제조 흐름들과 같은 공지된 특징들은 본 발명의 실시형태들을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지 않는다. 또한, 도면들에 도시된 각종 실시형태들은 예시적 표현들이며 반드시 크기에 비례하여 그려진 것은 아님이 이해될 것이다.

본 발명의 한 실시형태 또는 실시형태들은 스핀 홀 MTJ 디바이스들을 이용한 교차점 어레이 MRAM에 관한 것이다. 그러한 어레이의 일반적인 응용들은, 이에 제한되지는 않지만, 임베디드 메모리, 자기 터널 접합 아키텍처들, MRAM, 비휘발성 메모리, 스핀 홀 효과들, 스핀 토크 메모리, 및 자기 메모리 디바이스들을 이용한 임베디드 메모리를 포함한다. 한 실시형태에서, 본 발명에 설명된 스핀 홀 디바이스들을 이용하여 MTJ 기반 스핀 토크 MRAM의 밀도 및 에너지/비트가 개선된다.

더 구체적으로, 하나 이상의 실시형태들은 교차-접속 아키텍처(cross-connect architecture)를 이용하여 고도의 조밀한 GSHE-MRAM(giant spin hall effect MRAM)을 사용하거나 응용하는 것을 목표로 한다. 제1 양태에서, GSHE(giant spin Hall Effect)에 의해 낮은 프로그래밍(기록) 전류들 및 전압들이 가능해진다. 제2 양태에서, 각 비트 셀에 선택 트랜지스터를 갖지 않는 고밀도 교차 접속 아키텍처가 실현된다. 실시형태들은 교차점 아키텍처에 형성된 GSHE-MTJ 셀들의 어레이의 제조 및/또는 구현을 포함하며, 교차 접속된 스핀 홀 MRAM, 3개의 금속 층들을 이용한 비트 셀 레이아웃, 및/또는 GSHE-MTJ MRAM을 이용한 교차 접속된 비트 셀 중 하나 이상을 포함할 수 있다.

한 양태에서, 자기 디바이스의 스핀 홀 효과 기반 프로그래밍(기록) 및 MTJ 기반 판독-출력(read-out)을 기반으로 한 GSHE(giant spin hall effect) MRAM 교차 접속 어레이를 설명한다. 전후사정을 제공하기 위해, GSHE(giant spin hall effect) MRAM의 작동 원리를 예시하는 것을 돕는 도 1이 제공된다. 구체적으로, 도 1은 종래 기술에 따른, (a) GSHE-MTJ를 위한 예시된 통상적인 재료 스택(100A), (b) (a)의 디바이스의 예시된 평면도(100B), 및 (c) 금속들에서의 스핀 홀 효과에 의해 결정된 스핀 전류들 및 전하 전류들의 방향을 묘사한 도면으로 GSHE-MTJ의 작동 메커니즘을 예시한다.

다시 도 1에 있어서, 스핀 홀 효과 유도 기록 메커니즘 및 MTJ 기반 판독-출력을 갖는 3-단자 메모리 셀의 공칭 기하학적 구조가 도시된다. 공칭 재료 스택(100A)은 GSHE 금속(104)과 직접 접촉하는 자유 층 나노마그네트(102)를 포함한다. 공칭 MTJ 스택은 자유 층(102)(FM1), 산화 마그네슘(MgO) 터널링 산화물(106), CoFe/Ru계인 합성 반강자성체(synthetic anti-ferro-magnet; SAF)(110)를 갖는 고정 마그네트(108)(FM2), 및 AFM(anti-ferromagnet)(112)으로 구성된다. SAF 층들(110)은 자유 층(102) 주위의 이중극장들(dipole fields)을 말소하는 것을 가능하게 한다. 이러한 재료 적층을 위해 광범위한 조합의 재료들이 연구되었다. 예를 들어, 기록 전극(114)은 β-탄탈룸(β-Ta), β-텅스텐(β-W) 또는 백금(Pt)으로 구성된 GSHE 금속을 포함한다. 기록 전극(114)은 기록 전극 저항을 최소화하기 위해 보통의 고 전도성 금속(예를 들어, 구리(Cu))으로 전이(transition)된다. 디바이스의 평면도(100B)는 적절한 스핀 주입을 위해 마그네트가 GSHE 전극의 폭을 따라 배향(orient)됨을 나타낸다.

다시 도 1에 있어서, 자기 셀은 GSHE 전극을 통해 전하 전류를 인가함으로써 기록된다. 자기 기록의 방향은 인가된 전하 전류의 방향에 의해 결정된다. 양 전류들(+y를 따름)은 수송 방향(+z를 따름)을 갖는 스핀 주입 전류, 및 (+x) 방향을 가리키는 스핀들을 생성한다. 주입된 스핀 전류는 결국 마그네트를 +x 또는 -x 방향으로 정렬하기 위해 스핀 토크를 생성한다. 기록 전극에서 전하 전류를 위한 횡 스핀 전류(transverse spin current)가 식(1)로 제공된다:

여기서, P_SHE는 횡 스핀 전류 대 측면 전하 전류(lateral charge current)의 규모의 비인 스핀 홀 주입 효율이고, w는 마그네트의 폭이고, t는 GSHE 금속 전극의 두께이고, λ_sf는 GSHE 금속에서 스핀 플립 길이이고, θ_GSHE는 FM1 계면에 대한 GSHE-금속의 스핀 홀 각도이다. 스핀 토크(spin torque)의 원인인 주입 스핀 각 운동량(injected spin angular momentum)은 첫 번째 풀이식(1)에 의해 결정될 수 있다.

본 발명의 각종 실시형태들에 따라, GSHE-MRAM 교차 접속 메모리를 위한 비트 셀들 및 어레이들이 하기에 설명된다. 제1 실시형태에서, GSHE-MTJ 스택은 AFM(anti-ferro-magnet)이 스택의 하부 층인 것이 제공된다. 즉, 한 실시형태에서, GSHE-MTJ용 비트 셀은 하부 층에 AFM 층을 갖는 재료 스택을 기반으로 한다. 한 예시적 실시형태에서, GSHE-MRAM 비트 셀은 MTJ 집적을 위한 종래의 공정 집적 흐름에 의해 제조된다. 비트 셀은 선택 라인(SL), 워드 라인(WL) 및 비트 라인(BL)에 각각 접속된 3개의 단자들을 갖는다. 그러한 배치를 위한 기록 프로세스는 BL과 SL 간의 전류가 스핀 전류를 디바이스에 주입하는 것을 가능하게 한다. 판독 프로세스는 SL과 WL 간의 TMR(tunneling magneto-resistance)을 판독하는 단계를 포함한다.

예로서, 도 2a는 본 발명의 한 실시형태에 따른, 디바이스(200)의 상응하는 평면 개략도와 함께, 선택 라인(SL), 비트 라인(BL) 및 워드 라인(WL)에의 연결성을 갖는 비트 셀(200)의 단면도를 예시한다. 도 2a에 있어서, 도시된 비트 셀(200)은, 예를 들어 금속 층들(M2, M3, M4 및 M5)을 이용하여 교차점 GSHE-MRAM를 위해 사용될 수 있다. 특정 실시형태에서, 비트 셀(200)의 재료 스택은, 하부 기판(미도시)의 배향에 대해, 하부 전극(202)(예를 들어, Ru/Ta/Ru), AFM 층(204)(예를 들어, IrMn), SAF 스택(206)(예를 들어, CoFe/Ru), MTJ 스택(208)(예를 들어, CoFeB/MgO/CoFeB), 및 스핀 홀 금속 전극(210)을 포함한다. 도시된 특정 재료들은 오직 예시적 목적들만을 위한 것임이 이해될 것이다. 상기 제시된 층들을 위한 다른 가능한 재료들을 하기에 더 상세히 설명한다. 추가의 명료성을 위해, 도 2b는, 본 발명의 한 실시형태에 따른, (a) 축 a-a'를 따라 작성한 및 (b) 축 b-b'를 따라 작성한 도 2a의 디바이스의 단면도들을 예시한다.

도 2a 및 2b와 관련하여 설명된 디바이스의 중요한 양태는, 한 실시형태에서, GSHE-교차점 MRAM 비트 셀이 선택 트랜지스터의 사용을 필요로 하지 않는다는 점이다. 디바이스가 4개의 단일방향성 금속 층들을 사용하므로 선택 트랜지스터의 배제가 실현될 수 있다. 하나의 그러한 실시형태에서, 비트 셀 당 디바이스의 백 엔드(back end) 영역은 단일 층 MRAM을 위한 백 엔드 MRAM 밀도에 대해, 하기 식(2)로 제공된다:

도 2a 및 2b와 관련하여 설명된 디바이스에 있어서, 스핀 홀 금속 층(예를 들어, 전극(210)의)이 자유 층(예를 들어, MTJ 스택(208)의 상부 CoFeB 층)에 바로 인접한 금속 또는 비아 층(V3)에 형성된다. MTJ는 V2 및 M3 층들에 통합된다. M2는 SL과 WL 간의 MTJ 터널링 자기-저항을 판독하기 위한 워드 라인으로서 작용한다.

다른 양태에서, 도 2a 및 2b의 디바이스는 각 비트 셀이 하부 층에 AFM 층을 갖는 GSHE-MRAM을 제공하기 위해 교차점 어레이에 포함될 수 있다. 구체적으로, 한 실시형태에서, 디바이스(200)의 배치를 갖는 비트 셀이 교차점 어레이 GSHE-MRAM으로 구현된다. 예를 들어, 도 3은, 본 발명의 한 실시형태에 따른, (a) 비트 셀 투시도(300A) 및 (b) 하부 AFM 층들을 갖는 비트 셀들(304)을 갖는 교차점 어레이(302)의 평면도(300B)를 예시한다. 한 실시형태에서, MRAM 어레이(302)는 교차점 GSHE-MRAM을 위한 것이며 도 3에 묘사된 바와 같이 단일방향성 금속 층들(M2, M3, M4, M5)을 사용한다. 마그네트와 직접 접촉하는 금속 층의 방향은 마그네트들에 적절한 스핀 전류가 주입되도록 선택된다. 비트 라인들은 컬럼(column)들을 따라 공통이며, WL 및 SL은 로우(row)들을 따라 공통이다. 기록 및 판독 경로들 및 디스터브들(disturbs)을 하기에 설명한다. 박스 부분(350)은 단위 비트 셀을 도시한다.

도 3의 어레이(302)의 비트 셀에 로직 1(Logic 1)을 기록하는 것에 있어서, 도 4는 본 발명의 한 실시형태에 따른, 교차점 GSHE-MRAM(400)에 로직 1을 기록하는 방법을 예시한다. 도 4에 있어서, 로직 1은 BL 전압(404)을 기록 전압(Vw)까지 증가시키고 SL 전압(406)을 접지 전압(Gnd)까지 감소시킴으로써 강조된 셀(402)에 프로그래밍된다. 나머지 라인들은 기록 디스터브들을 방지하기 위해 고 임피던스 상태(high impedance condition)(High Z)이다.

도 3의 어레이(302)의 비트 셀에 로직 0(Logic 0)을 기록하는 것에 있어서, 도 5는 본 발명의 한 실시형태에 따른, 교차점 GSHE-MRAM(500)에 로직 0을 기록하는 방법을 예시한다. 도 5에 있어서, 로직 0은 BL 전압(504)을 음의 기록 전압(-Vw)까지 감소시키고 SL 전압(506)을 접지 전압(Gnd)까지 감소시킴으로써 강조된 셀(502)에 프로그래밍된다. 나머지 라인들은 기록 디스터브들을 방지하기 위해 고 임피던스 상태(High Z)에 있다.

도 3의 어레이(302)의 비트 셀을 판독하는 것에 있어서, 도 6은, 본 발명의 한 실시형태에 따른, 교차점 GSHE-MRAM(600)의 비트 셀을 판독하는 방법을 예시한다. 도 6에 있어서, SL과 WL 간의 저항(MR)이 측정되고, 즉, BL과 WL 사이에 낮은 판독 전압을 인가함으로써 강조된 비트 셀(602)이 판독-출력된다. 나머지 라인들은 High Z 상태에 있다. 그러한 판독과 관련된 프릭 전류들을 극복하는 방법이 하기에 더 상세히 설명된다.

다른 양태에서, 교차 접속 GSHE MRAM(판독 및 기록 회로 포함)의 비트 셀 당 프론트 엔드 유효 면적의 추정치(an estimate of front end effective area per bit cell)가 결정될 수 있다. 한 실시형태에서, 비트 셀 당 프론트 엔드 면적은 식(3)에 제공된 바와 같이 어레이에 걸쳐 평균을 낸다:

여기서, N은 워드 당 비트들이며, M은 어레이당 워드들의 수이고, A_SA는 감지 증폭기의 면적이며, A_se는 워드 당 선택기(selector)의 면적이고, A_Write는 기록 회로의 면적이다. 통상적인 감지 증폭기, 기록 및 선택기 치수들에 있어서, 예를 들어 A_SA는 약 40F²이고, A_Write는 약 37F²이고, A_se는 112F²이다. 특정 실시형태에서, 1024x1024 어레이에 있어서, 셀 당 선택, 감지 및 기록 회로들을 위한 프론트 엔드 요건은 식(4)로 제공된다:

다른 양태에서, 비트 셀에서 AFM(anti-ferro-magnet) 층이 상부 층인 GSHE-MTJ 스택이 제공될 수 있다. 한 실시형태에서, GSHE-MTJ 스택은 GSHE 교차점 어레이의 백 엔드 풋프린트(footprint)를 감소시키고 따라서 더 높은 밀도들을 제공하기 위해 상부 층으로서 AFM 층을 포함한다. 한 예에서, 도 7은 본 발명의 한 실시형태에 따른, 디바이스(700)의 상응하는 평면 개략도와 함께, 선택 라인(SL), 비트 라인(BL) 및 워드 라인(WL)에 대한 연결성을 갖는 다른 비트 셀(700)의 단면도를 예시한다. 도 7에 있어서, 도시된 비트 셀(700)은, 예를 들어 금속 층들(M2, M3, M4 및 M5)을 이용하여 교차점 GSHE-MRAM을 위해 사용될 수 있다. 특정 실시형태에서, 비트 셀(700)의 재료 스택은, 하부 기판(미도시)의 배향에 대해, 상부 전극(702)(예를 들어, Ru/Ta/Ru), AFM 층(704)(예를 들어, IrMn), SAF 스택(706)(예를 들어, CoFe/Ru), MTJ 스택(708)(예를 들어, CoFeB/MgO/CoFeB), 및 하부 스핀 홀 금속 전극(710)을 포함한다. 도시된 특정 재료들은 오직 예시적 목적만을 위한 것임이 이해될 것이다. 상기 제시된 층들을 위한 다른 가능한 재료들이 하기에 더 상세히 설명된다. 추가의 명료성을 위해, 도 8은, 본 발명의 한 실시형태에 따른, (a) 축 a-a'를 따라 작성된 및 (b) 축 b-b'를 따라 작성된 도 7의 디바이스의 단면도들을 예시한다. 한 실시형태에서, 도 7의 디바이스는 역 MTJ 스택들을 갖는 조밀한 교차점 GSHE-MRAM에 사용될 수 있다. 비트 셀은 BL과 WL 사이에 인가된 약한 판독 전압에 의해 판독 출력된다. 나머지 라인들은 High Z 상태에 있다. 디바이스는, 한 실시형태에서, 도 8에 묘사된 바와 같이, 금속 층들(M1-M3) 사이에 형성될 수 있다.

따라서, 다른 양태에서, 도 7 및 8의 디바이스는 각 비트 셀이 상부 층에 AFM 층을 갖는 GSHE-MRAM을 제공하도록 교차점 어레이에 포함될 수 있다. 구체적으로, 한 실시형태에서, 디바이스(700)의 배치를 갖는 비트 셀은 교차점 어레이 GSHE-MRAM으로 구현된다. 예를 들어, 도 9는, 본 발명의 한 실시형태에 따른, 상부 AFM 층들을 갖는 비트 셀들(904)을 갖는 교차점 어레이(902)의 비트 셀 투시도를 예시한다. 도 10은 도 9의 교차점 어레이(902)의 평면도이다. 따라서, 도 9 및 10에 있어서, 비트 셀의 상부 층에 AFM 층을 갖는 GSHE-MRAM을 위한 조밀한 교차점 어레이가 제공된다. MRAM의 한 관련된 층에 대한 백 엔드 MRAM 밀도는 식(5)로 제공된다:

다른 양태에서, 종래에는 교차점 어레이 메모리들이, 어레이의 달성가능한 최대 크기를 제한할 수 있는 프릭 전류를 겪는다. 그러한 쟁점들을 해결하기 위해, 본 발명의 한 실시형태에 따라, 프릭 전류들의 영향을 감소시키기 위한 프리-차지(pre-charging), High Z, 로우(row) 프로그램 기술이 사용된다. 예를 들어, 하나의 그러한 실시형태에서, GSHE-MRAM 교차점 어레이에서 프릭 전류들을 방지하기 위한 방법은 SL 및 BL을 고 임피던스 상태들에 두기 위해(예를 들어, 충전 후에) SL 및 WL을 적절한 전압들까지 프리-차지하는 단계를 포함한다. 그러한 다른 실시형태에서, 방법은 각 기록 동작에 대해 전체 로우(예를 들어, 워드)를 프로그래밍하는 단계를 포함한다. 두 접근법들 모두 하기에 더 상세히 설명된다.

제1 실시형태에서, 기록 및 판독 디스터브들을 방지하기 위한 접근법은 프릭 전류들을 방지하고 라인들을 고 임피던스 상태에 두기 위해 라인들을 프리-차지하는 단계를 포함한다. 예로서, 도 11은 본 발명의 한 실시형태에 따른, 프릭 전류를 방지하기 위해 교차점 GSHE-MRAM(1100)에 로직 1을 기록하는 방법을 예시한다. 도 11에 있어서, 비-선택 로우들(1102, 1104, 1106 및 1108)의 SL 및 WL을 V_write 또는 V_write/2까지 충전하고 고 임피던스 상태(High Z)에 둔다. 다른 예로서, 도 12는 본 발명의 한 실시형태에 따른, 프릭 전류들을 방지하기 위해 교차점 GSHE-MRAM(1200)에 로직 0을 기록하는 방법을 예시한다. 도 12에 있어서, 비-선택 로우들(1202, 1204, 1206, 1208 및 1210)의 SL 및 WL을 -V_write 또는 -V_write/2까지 충전하고 고 임피던스 상태(High Z)에 둔다.

제2 실시형태에서, 기록 및 판독 디스터브들을 방지하기 위한 접근법은 특정 판독 접근법을 포함한다. 예를 들어, 도 13은 본 발명의 한 실시형태에 따른, 프릭 전류들을 방지하기 위한 교차점 GSHE-MRAM(1300)을 판독하는 방법을 예시한다. 도 13에 있어서, 비-선택 열들(1302, 1304, 1306 및 1308)의 SL 및 WL을 V_read까지 충전하고 고 임피던스 상태(High Z)에 둔다.

전반적으로, 종래의 MTJ 기반 MRAM에 비해, 스핀 홀 효과 메모리의 에너지, 지연 및 전압 장점들이 실현될 수 있다. 그러한 스핀 홀 효과 메모리의 에너지 및 전압 장점들은 분석적 및 나노자기 시뮬레이션들을 이용하여 입증되었다. 임계 전압(V_C)을 갖는 스핀 토크 메모리의 기록 전압에 스위칭 시간을 연결하는 분석적 관계식이 식 (6) 및 (7)에 제공되었다:

여기서, θ₀는 열 잡음(thermal noise)으로 인한 확률론적 변이(stochastic variation)의 영향이며 체적, 포화 자화 및 이방성의 마그네트의 열 장벽을 기반으로 하고, τ0는 특성 시간(characteristic time)이다. Ic는 스핀 토크 유도 자기 스위칭(spin torque induced magnetic switching)에 대한 임계 전류이다. 식(6)의 유효성은 나노마그네트의 확률론적 스핀 토크 시뮬레이션들을 통해 입증되었다.

전압 대 스핀 홀 효과 스위칭의 스위칭 시간을 도 14에 그래프로 나타낸다. 구체적으로, 도 14는, 본 발명의 한 실시형태에 따른, GSHE 또는 MTJ 기반 기록 메커니즘을 이용한 STT 스위칭 디바이스에 대한 인가된 전압(V로 나타냄)의 함수로서 스위칭 시간(ns로 나타냄)의 그래프(1400)이다. 동일한 스위칭 역학(예를 들어, 동일한 지연 및 임계 전류)에 대해, MTJ STT 디바이스들에 대한 GSHE 기록의 상대 스위칭 에너지가 식(8)로 제공된다:

치수의 크기조정(dimensional scaling) 효과를 이해하기 위해, 동일한 나노마그네트들을 이용하여(예를 들어, 동일한 장벽, 댐핑(damping) 및 임계 전류들을 이용하여) 스위칭하기 위해 필요한 에너지의 비를 도 15에 그래프로 나타낸다. 구체적으로, 도 15는, 본 발명의 한 실시형태에 따른, 두께가 4 nm인 GSHE 금속에 대해, 변화하는 나노마그네트 폭에 대한 GSHE 및 MTJ 기반 자기 메모리 기록의 상대 스위칭 에너지를 도시하는 그래프(1500)이다. 그래프(1500)에 있어서, 기록 전극의 저항을 갖는 상대 에너지 스케일들(scales)은 스핀 주입 효율의 제곱에 반비례한다. MTJ 디바이스들에 있어서, 터널링 저항을 감소시키는 것은 스핀 분극을 감소시키는 것과 연결되므로 식(8)의 첫 번째 산물(first product)은 근본적으로 제한된다. 재료 파라미터들의 예로서, 도 16은 본 발명의 한 실시형태에 따른, 재료 및 수송 파라미터들의 표(1600)이다.

다시 도 2a 및 7에 있어서, 한 실시형태에서, 스핀 홀 금속 전극(210 또는 710)은 각각, 이에 제한되지는 않지만, β-탄탈룸(β-Ta), β-텅스텐(β-W) 또는 백금(Pt)과 같은 금속으로 구성되며, 여기서, 전극은 상응하는 MTJ(208 또는 708)와 접촉한다. 한 실시형태에서, 스핀 홀 금속 전극(210 또는 710)은 전극의 어느 한 단부 상에서 통상의 고 전도성 금속(예를 들어, 구리(Cu))으로 전이된다.

다시 도 2a 및 7에 있어서, 한 실시형태에서, 각각 전극(210 또는 710)에 가장 가까운 상응하는 MTJ 스택들(208 및 708)의 자성 층은 자유 자성 층이다. 자유 자성 층은 응용에 따라 다수 스핀(majority spin)과 소수 스핀(minority spin) 간의 전이에 적합한 재료로 구성된다. 따라서, 자유 자성 층(또는 메모리 층)은 강자성 메모리 층으로 지칭될 수 있다. 한 실시형태에서, 자유 자성 층은 코발트 철(CoFe) 또는 코발트 철 붕소(CoFeB)의 층으로 구성된다.

다시 도 2a 및 7에 있어서, 한 실시형태에서, 전극(210 또는 710)으로부터 가장 먼 상응하는 MTJ 스택들(208 및 708)의 자성 층은 각각 고정 자성 층이다. 고정 자성 층은 고정 다수 스핀을 유지하기에 적합한 재료 또는 재료들의 스택으로 구성된다. 따라서, 고정 자성 층(또는 기준 층)은 강자성 층으로 지칭될 수 있다. 한 실시형태에서, 고정 자성 층은 코발트 철 붕소(CoFeB)의 단일 층으로 구성된다. 하지만, 다른 실시형태에서, 고정 자성 층은 코발트 철 붕소(CoFeB) 층, 루테늄(Ru) 층, 코발트 철 붕소(CoFeB) 층 스택으로 구성된다.

다시 도 2a 및 7에 있어서, 한 실시형태에서, 고정 및 자유 자성 층들 사이에 존재하는 상응하는 MTJ 스택들(208 및 708)의 층은 유전체 층이다. 유전체 층은 다수 스핀의 전류가 층을 통과하는 것을 가능하게 하는 한편, 소수 스핀의 전류가 층을 통과하는 것을 적어도 어느 정도까지 지연시키기에 적합한 재료로 구성된다. 따라서, 유전체 층(또는 스핀 필터층)은 터널링 층으로 지칭될 수 있다. 한 실시형태에서, 유전체 층은, 이에 제한되지는 않지만, 산화 마그네슘(MgO) 또는 산화 알루미늄(Al₂O₃)과 같은 재료로 구성된다. 한 실시형태에서, 유전체 층은 약 1 nm의 두께를 갖는다.

한 실시형태에서, 고정 자성 층에 인접하여 SAF(synthetic antiferromagnet)가 배치된다. 예를 들어, 비트 셀들(200 및 700)의 부분들(206 및 706)은 각각 Ru/CoFe 스택을 포함한다. 한 실시형태에서, Ru 두께는, CoFeB(고정 층) 및 CoFe 간의 커플링이 반강자성이도록, 즉 이들이 반대 방향을 가리키도록 매우 특정하며, 예를 들어 8-9 Å(Angstroms)이다. 한 실시형태에서, 반강자성 층(예를 들어, IrMn)(204 또는 704)은 각각 SAF 스택들(206 및 706)에 각각 인접하여 포함된다.

다시 도 2a 및 7에 있어서, 한 실시형태에서, 스핀 홀 전극(210 또는 710)에 각각 대향하는 전극(202 또는 702)은 비트 셀(200 또는 700)의 고정 자성 층 측에 전기적으로 접촉하기에 적합한 재료 또는 재료들의 스택으로 구성된다. 한 실시형태에서, 전극(202 또는 702)은 지형적으로 매끄러운 전극이다. 하나의 그러한 실시형태에서, 전극(202 또는 702)은 양호한 전도성에 적합한 두께를 갖지만, 그렇지 않을 경우 거친 상부 표면을 초래할 주상 구조(columnar structure) 형성이 거의 내지는 전혀 없다. 그러한 지형적으로 매끄러운 전극(topographically smooth electrode)은 구조상 비정질로 지칭될 수 있다. 특정 실시형태에서, 전극(202 또는 702)은 Ta 층들이 인터리브된(interleaved) Ru 층들로 구성된다. 효과적으로는, 본 발명의 한 실시형태에 따라, 전극(202 또는 702)은 Ru 전극과 같은 종래의 두꺼운 단일 금속 전극이 아닐 수 있고 대신 Ru/Ta 인터리브된 재료들 스택이다. 하지만, 다른 실시형태들에서, 전극(202 또는 702)은 Ru 전극과 같은 종래의 두꺼운 단일 금속 전극이다.

본 발명의 특정 양태들 및 적어도 일부 실시형태들에서, 특정 용어들은 특정한 정의가능한 의미들을 갖는다. 예를 들어, "자유" 자성 층은 연산가능한 변수(computational variable)를 저장하는 자성 층이다. "고정" 자성 층은 고정 자화를 갖는 자성 층이다(자유 자성 층보다 더 경자성임(magnetically harder)). 터널링 유전체 또는 터널링 산화물과 같은 터널링 장벽은 자유 및 고정 자성 층들 사이에 배치된 것이다. 고정 자성 층은 관련 회로에 입력들 및 출력들을 생성하도록 패터닝될 수 있다. 자화는 스핀 홀 효과에 의해 기록될 수 있다. 자화는 전압을 인가하는 동안 터널링 자기-저항 효과를 통해 판독될 수 있다. 한 실시형태에서, 유전체 층의 역할은 큰 자기-저항 비를 유발하는 것이다. 자기-저항은, 2개의 강자성 층들이 반평행 자화(anti-parallel magnetization)들을 가질 경우의 저항들과 평행 자화(parallel magnetization)들을 갖는 상태의 저항 간의 차이의 비이다.

한 실시형태에서, MTJ(예를 들어, MTJ(208 또는 708))는 본질적으로 저항기로 작용하며, 여기서, MTJ를 통한 전기 경로의 저항은 자유 자성 층 및 고정 자성 층에서 자화의 방향 또는 배향에 따라 "고(high)" 또는 "저(low)" 중 어느 하나인 2개의 저항 상태로 존재할 수 있다. 스핀 방향이 자유 자성 층에서 소수의 방향일 경우 고 저항 상태가 존재하고, 여기서, 자유 자성 층 및 고정 자성 층에서의 자화 방향은 서로 실질적으로 반대이거나 반평행이다. 스핀 방향이 자유 자성 층에서 다수의 방향인 경우 저 저항 상태가 존재하고, 여기서, 자유 자성 층 및 고정 자성 층에서의 자화 방향은 서로 실질적으로 정렬되거나 평행이다. MTJ의 저항 상태에 관한 용어 "저" 및 "고"는 서로 상대적인 것으로 이해될 것이다. 즉, 고 저항 상태는 저 저항 상태보다 단지 탐지가능하게 더 높은 저항이며, 그 반대도 마찬가지이다. 따라서, 탐지가능한 저항 차가 있을 경우, 저 및 고 저항 상태들은 상이한 비트들의 정보(즉, "0" 또는 "1")를 나타낼 수 있다.

따라서, MTJ는 그의 자화 상태에 의해 단일 비트의 정보("0" 또는 "1")를 저장할 수 있다. MTJ에 저장된 정보는 MTJ를 통해 전류를 구동함으로써 감지된다. 자유 자성 층은 그의 자기 배향들(magnetic orientations)을 유지하기 위한 전력을 필요로 하지 않는다. 이로써, 디바이스에 대한 전력이 제거될 경우 MTJ의 상태가 보존된다. 따라서, 도 2a 또는 7의 스택(208 또는 708)으로 구성된 메모리 비트 셀은 각각, 한 실시형태에서 비휘발성이다.

비록, 예를 들어 메모리 비트 셀을 위한 비트 셀들(200 또는 700)의 층들의 스택을 제조하는 방법은 본 발명에서 완전한 상세사항이 설명되지 않았지만, 제조 단계들은 리소그래피, 식각, 박막 증착, 평탄화(예를 들어, 화학 기계적 연마(CMP; chemical mechanical polishing)), 확산, 도량형학(metrology), 희생 층들의 사용, 식각 정지 층들의 사용, 평탄화 정지 층들의 사용, 및/또는 마이크로전자 컴포넌트 제조와 관련된 임의의 다른 실행과 같은 표준 마이크로전자 제조 공정들을 포함할 수 있음이 이해될 것이다.

도 17은 본 발명의 한 실시형태에 따른, 전자 시스템(1700)의 블럭도를 예시한다. 전자 시스템(1700)은, 예를 들어 휴대용 시스템, 컴퓨터 시스템, 공정 제어 시스템, 또는 프로세서 및 관련 메모리를 사용하는 임의의 다른 시스템에 상응할 수 있다. 전자 시스템(1700)은 마이크로프로세서(1702)(프로세서(1704) 및 제어 유닛(1706)을 가짐), 메모리 디바이스(1708), 및 입력/출력 디바이스(1710)를 포함할 수 있다(각종 실시형태들에서 전자 시스템(1700)이 복수의 프로세서들, 제어 유닛들, 메모리 디바이스 유닛들 및/또는 입력/출력 디바이스들을 가질 수 있음이 이해될 것이다). 한 실시형태에서, 전자 시스템(1700)은 프로세서(1704)에 의해 데이터에 대해 수행되는 동작들뿐만 아니라 프로세서(1704), 메모리 디바이스(1708) 및 입력/출력 디바이스(1710) 간의 다른 트랜잭션들(transactions)을 정의하는 한 세트의 명령들을 갖는다. 제어 유닛(1706)은 명령들이 메모리 디바이스(1708)로부터 검색되고 실행되도록 유발하는 한 세트의 동작들을 통해 순환(cycling)시킴으로써 프로세서(1704), 메모리 디바이스(1708) 및 입력/출력 디바이스(1710)의 작동들을 조정한다. 메모리 디바이스(1708)는 본 발명에 설명된 바와 같은, 스핀 홀 MTJ(magnetic tunnel junction)-기반 디바이스들을 구현하는 교차점 어레이 MRAM(magnetoresistive random access memory)을 포함할 수 있다. 한 실시형태에서, 메모리 디바이스(1708)는 도 17에 묘사된 바와 같이 마이크로프로세서(1702)에 내장된다.

도 18은 본 발명의 한 실시형태에 따른 컴퓨팅 디바이스(1800)를 예시한다. 컴퓨팅 디바이스(1800)는 보드(1802)를 수용(house)한다. 보드(1802)는, 이에 제한되지는 않지만, 프로세서(1804) 및 적어도 하나의 통신 칩(1806)을 포함하는 다수의 구성요소들을 포함할 수 있다. 프로세서(1804)는 보드(1802)에 물리적 및 전기적으로 연결된다. 일부 구현들에서, 적어도 하나의 통신 칩(1806)도 또한 보드(1802)에 물리적 및 전기적으로 연결된다. 추가 구현들에서, 통신 칩(1806)은 프로세서(1804)의 일부이다.

응용에 따라, 컴퓨팅 디바이스(1800)는 보드(1802)에 물리적 및 전기적으로 연결될 수 있거나 연결되지 않을 수 있는 다른 구성요소들을 포함할 수 있다. 이들 다른 구성요소들은, 이에 제한되지는 않지만, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 콤파스, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(예를 들어, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함한다.

통신 칩(1806)은 컴퓨팅 디바이스(1800)에 및 이로부터의 데이터를 전송하기 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어들은 비고형 매체를 통해 변조 전자기 복사를 이용함으로써 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 비록 일부 실시형태들에서는 그렇지 않을 수도 있지만, 용어는 관련 디바이스들이 임의의 와이어들을 포함하지 않는 것을 시사하지 않는다. 통신 칩(1806)은, 이에 제한되지는 않지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그의 파생물 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1800)는 복수의 통신 칩(1806)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1806)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신 전용일 수 있으며, 제2 통신 칩(1806)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 장거리 무선 통신 전용일 수 있다.

컴퓨팅 디바이스(1800)의 프로세서(1804)는 프로세서(1804) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는, 본 발명의 실시형태들에 따라 구축된, 스핀 홀 MTJ(magnetic tunnel junction)-기반 디바이스들을 구현하는 교차점 어레이 MRAM(magnetoresistive random access memory)과 같은 하나 이상의 어레이들을 포함한다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변형시키는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.

통신 칩(1806)은 또한 통신 칩(1806) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따라, 통신 칩의 집적 회로 다이는, 본 발명의 실시형태들에 따라 구축된, 스핀 홀 MTJ-기반 디바이스들을 구현하는 교차점 어레이 MRAM과 같은 하나 이상의 어레이들을 포함한다.

추가 구현들에서, 컴퓨팅 디바이스(1800) 내에 수용된 다른 구성요소는, 본 발명의 실시형태들에 따라 구축된, 스핀 홀 MTJ(magnetic tunnel junction)-기반 디바이스들을 구현하는 교차점 어레이 MRAM(magnetoresistive random access memory)과 같은 하나 이상의 어레이들을 포함하는 자립형(stand-alone) 집적 회로 메모리 다이를 포함할 수 있다.

각종 구현들에서, 컴퓨팅 디바이스(1800)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA, 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(1800)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.

따라서, 본 발명의 하나 이상의 실시형태들은 일반적으로 마이크로전자 메모리의 제조에 관한 것이다. 마이크로전자 메모리는 비휘발성일 수 있으며, 여기서, 메모리는 전원이 공급되지 않는 경우에도 저장된 정보를 유지할 수 있다. 본 발명의 하나 이상의 실시형태들은 비휘발성 마이크로전자 메모리 디바이스들을 위한 스핀 홀 MTJ(magnetic tunnel junction)-기반 디바이스들을 구현하는 교차점 어레이 MRAM(magnetoresistive random access memory)의 제조에 관한 것이다. 그러한 어레이는, 그의 비휘발성을 위해 또는 eDRAM(embedded dynamic random access memory)의 대체물로서, 임베디드 비휘발성 메모리에 사용될 수 있다. 예를 들어, 그러한 어레이는 특정 기술 노드(node) 내에서 경쟁력 있는 셀 크기들로 1T-1X 메모리(X = 캐패시터 또는 저항기)에 사용될 수 있다.

따라서, 본 발명의 실시형태들은 스핀 홀 MTJ(magnetic tunnel junction)-기반 디바이스들을 구현하는 교차점 어레이 MRAM(magnetoresistive random access memory) 및 그러한 어레이들의 작동 방법들을 포함한다.

한 실시형태에서, 비휘발성 메모리용 비트 셀은, 기판 위에 배치되고, 고정 자성 층 위에 배치된 유전체 층 위에 배치된 자유 자성 층을 갖는 MTJ(magnetic tunnel junction) 스택을 포함한다. 비트 셀은 또한 MTJ 스택의 자유 자성 층 위에 배치된 스핀 홀 금속 전극을 포함한다.

한 실시형태에서, 스핀 홀 금속 전극은, 이에 제한되지는 않지만, β-탄탈룸(β-Ta), β-텅스텐(β-W) 또는 백금(Pt)과 같은 금속을 포함하며, 금속은 자유 자성 층 상에 배치된다.

한 실시형태에서, 스핀 홀 전극은 자유 자성 층의 어느 한 측 상에 상이한 제2 금속을 추가로 포함한다.

한 실시형태에서, 스핀 홀 금속 전극은 자유 자성 층 상에 배치되고, 자유 자성 층은 유전체 층 상에 배치되며, 유전체 층은 고정 자성 층 상에 배치되고, 비트 셀은 하부 전극, 하부 전극 상에 배치된 AFM 층, 및 AFM 층 상에 배치된 SAF 스택을 추가로 포함한다. MTJ 스택은 SAF 스택 상에 배치된다.

한 실시형태에서, 자유 자성 층은 CoFeB로 구성되고, 유전체 층은 산화 마그네슘(MgO)으로 구성되고, 고정 자성 층은 CoFeB로 구성되며, SAF 스택은 CoFe 층 상에 배치된 루테늄(Ru) 층으로 구성되고, AFM 층은 IrMn으로 구성되며, 하부 전극은 Ru/Ta/Ru 스택으로 구성된다.

한 실시형태에서, 스핀 홀 금속 전극은 제1 단부 및 제2 단부를 가지며, MTJ 스택은 제1 및 제2 단부들 사이에 배치된다. 비트 셀은 하부 전극, 하부 전극에 연결된 워드 라인, 스핀 홀 금속 전극의 제1 단부에 연결된 선택 라인, 및 스핀 홀 금속 전극의 제2 단부에 연결된 비트 라인을 추가로 포함한다. MTJ 스택은 하부 전극 위에 배치되고 하부 전극에 연결된다.

한 실시형태에서, 교차점 어레이 GSHE-MRAM(giant spin hall effect magnetoresistive random access memory)은 복수의 비트 셀들을 포함하며, 각 비트 셀은 MTJ(magnetic tunnel junction) 스택과 연결된 스핀 홀 금속 전극을 갖고 MTJ 스택과 연결된 제2 전극을 갖는다. 복수의 선택 라인들이 또한 포함되며, 각 선택 라인은 복수의 비트 셀들 중 하나 이상의 비트 셀의 각 스핀 홀 금속 전극의 제1 단부에서 복수의 비트 셀들 중 하나 이상에 연결된다. 복수의 비트 라인들이 또한 포함되며, 각 비트 라인은 복수의 비트 셀들 중 하나 이상의 비트 셀의 각 스핀 홀 금속 전극의 상이한 제2 단부에서 복수의 비트 셀들 중 하나 이상에 연결된다. 복수의 워드 라인들이 또한 포함되며, 각 워드 라인은 복수의 비트 셀들 중 하나 이상의 비트 셀 각각의 제2 전극에서 복수의 비트 셀들 중 하나 이상에 연결된다.

한 실시형태에서, 각 비트 셀의 스핀 홀 금속 전극은, 이에 제한되지는 않지만, β-탄탈룸(β-Ta), β-텅스텐(β-W) 또는 백금(Pt)과 같은 금속을 포함하며, 금속은 비트 셀의 MTJ 스택의 자유 자성 층 상에 배치된다.

한 실시형태에서, 각 비트 셀의 스핀 홀 금속 전극은 비트 셀의 MTJ 스택의 자유 자성 층 위에 배치되며, 자유 자성 층은 비트 셀의 MTJ 스택의 유전체 층 상에 배치되고, 유전체 층은 비트 셀의 MTJ 스택의 고정 자성 층 상에 배치되며, 각 비트 셀은 하부 전극, 하부 전극 상에 배치된 AFM(anti-ferromagnetic) 층, 및 AFM 층 상에 배치된 SAF(synthetic anti-ferromagnet) 스택을 추가로 포함한다. MTJ 스택은 SAF 스택 상에 배치된다.

한 실시형태에서, 자유 자성 층은 CoFeB로 구성되며, 유전체 층은 산화 마그네슘(MgO)으로 구성되고, 고정 자성 층은 CoFeB로 구성되고, SAF 스택은 CoFe 층 상에 배치된 루테늄(Ru) 층으로 구성되며, AFM 층은 IrMn으로 구성되고, 하부 전극은 Ru/Ta/Ru 스택으로 구성된다.

한 실시형태에서, 각 비트 셀의 스핀 홀 금속 전극은 비트 셀의 MTJ 스택의 자유 자성 층 아래에 배치되고, 자유 자성 층은 비트 셀의 MTJ 스택의 유전체 층 아래에 배치되고, 유전체 층은 비트 셀의 MTJ 스택의 고정 자성 층 아래에 배치되며, 각 비트 셀은 상부 전극, 하부 전극 아래에 배치된 AFM(anti-ferromagnetic) 층, 및 AFM 층 아래에 배치된 SAF(synthetic anti-ferromagnet) 스택을 추가로 포함한다. MTJ 스택은 SAF 스택 아래에 배치된다.

한 실시형태에서, 자유 자성 층은 CoFeB로 구성되며, 유전체 층은 산화 마그네슘(MgO)으로 구성되고, 고정 자성 층은 CoFeB로 구성되고, SAF 스택은 CoFe 층 상에 배치된 루테늄(Ru) 층으로 구성되며, AFM 층은 IrMn으로 구성되고, 상부 전극은 Ru/Ta/Ru 스택으로 구성된다.

한 실시형태에서, 교차점 어레이 GSHE-MRAM(giant spin hall effect magnetoresistive random access memory)에서 비트 셀에 로직 1을 기록하는 방법은, 복수의 비트 셀들에서 목표 비트 셀을 식별하는 단계 - 각 비트 셀은 MTJ(magnetic tunnel junction) 스택과 연결된 스핀 홀 금속 전극 및 MTJ 스택과 연결된 제2 전극을 가짐 -; 목표 비트 셀에 연결된 비트 라인의 비트 라인 전압을 기록 전압까지 증가시키는 단계 - 비트 라인은 복수의 비트 라인들로부터 선택되고, 각 비트 라인은 복수의 비트 셀들 중 하나 이상의 비트 셀의 각 스핀 홀 금속 전극의 제1 단부에서 복수의 비트 셀들 중 하나 이상에 연결됨 -; 및 비트 셀에 연결된 선택 라인의 선택 라인 전압을 접지 전압까지 감소시키는 단계 - 선택 라인은 고 임피던스 상태를 갖는 복수의 선택 라인들로부터 선택되며, 각 선택 라인은 복수의 비트 셀들 중 하나 이상의 비트 셀의 각 스핀 홀 금속 전극의 상이한 제2 단부에서 복수의 비트 셀들 중 하나 이상에 연결됨 -를 포함한다.

한 실시형태에서, 방법은 복수의 워드 라인들을 고 임피던스에서 더 유지하는 단계를 추가로 포함하고, 각 워드 라인은 복수의 비트 셀들 중 하나 이상의 비트 셀 각각의 제2 전극에서 복수의 비트 셀들 중 하나 이상에 연결된다.

한 실시형태에서, 각 비트 셀의 스핀 홀 금속 전극은, 하부 기판에 대해, MTJ 스택 위에 배치된다.

한 실시형태에서, 교차점 어레이 GSHE-MRAM(giant spin hall effect magnetoresistive random access memory)에서 비트 셀에 로직 0을 기록하는 방법은 복수의 비트 셀들에서 목표 비트 셀을 식별하는 단계를 포함하고, 각 비트 셀은 MTJ 스택과 연결된 스핀 홀 금속 전극, 및 MTJ 스택과 연결된 제2 전극을 갖는다. 이 방법은 또한, 목표 비트 셀에 연결된 비트 라인의 비트 라인 전압을 음의 기록 전압까지 감소시키는 단계를 포함하고, 비트 라인은 복수의 비트 라인들로부터 선택되고, 각 비트 라인은 복수의 비트 셀들 중 하나 이상의 비트 셀의 각 스핀 홀 금속 전극의 제1 단부에서 복수의 비트 셀들 중 하나 이상에 연결된다. 이 방법은 또한, 비트 셀에 연결된 선택 라인의 선택 라인 전압을 접지 전압까지 감소시키는 단계를 포함하고, 선택 라인은 고 임피던스 상태를 갖는 복수의 선택 라인들로부터 선택되고, 각 선택 라인은 복수의 비트 셀들 중 하나 이상의 비트 셀의 각 스핀 홀 금속 전극의 상이한 제2 단부에서 복수의 비트 셀들 중 하나 이상에 연결된다.

한 실시형태에서, 이 방법은 복수의 워드 라인들을 고 임피던스에서 유지하는 단계를 추가로 포함하고, 각 워드 라인은 복수의 비트 셀들 중 하나 이상의 비트 셀 각각의 제2 전극에서 복수의 비트 셀들 중 하나 이상에 연결된다.

Claims

비휘발성 메모리용 비트 셀로서,
고정 자성 층 아래에 배치된 유전체 층 아래에 배치된 자유 자성 층을 포함하는 MTJ(magnetic tunnel junction) 스택;
상기 MTJ 스택 위에 배치된 전극;
상기 전극에 연결된 워드 라인;
상기 MTJ 스택의 상기 자유 자성 층 아래에 배치된 스핀 홀 금속 전극(spin hall metal electrode);
상기 스핀 홀 금속 전극의 제1 단부에 전도 가능하게(conductively) 연결된 선택 라인; 및
상기 스핀 홀 금속 전극의 제2 단부에 전도 가능하게 연결된 비트 라인
을 포함하고,
상기 MTJ 스택은 상기 제1 단부와 상기 제2 단부 사이에 배치되고,
상기 스핀 홀 금속 전극의 상기 제1 단부와 상기 제2 단부를 연결하는 축은 상기 비트 라인의 연장 축에 평행하게 배열되고,
상기 선택 라인 및 상기 워드 라인은 상기 스핀 홀 금속 전극과 상기 비트 라인이 서로 대향하는 영역을 통과하도록 배치되는, 비트 셀.
제1항에 있어서, 상기 스핀 홀 금속 전극은 β-탄탈룸(β-Ta), β-텅스텐(β-W) 및 백금(Pt)으로 구성된 그룹으로부터 선택된 제1 금속을 포함하는, 비트 셀.
제2항에 있어서, 상기 스핀 홀 금속 전극은 상기 자유 자성 층의 어느 한 측 상에 제2 금속을 포함하고, 상기 제2 금속은 상기 제1 금속과는 상이한, 비트 셀.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 비트 셀은:
상기 전극 아래에 배치된 AFM(anti-ferromagnetic) 층; 및
상기 AFM 층 아래에 배치된 SAF(synthetic anti-ferromagnet) 스택을 추가로 포함하고, 상기 MTJ 스택은 상기 SAF 스택 아래에 배치되는, 비트 셀.
제4항에 있어서, 상기 자유 자성 층은 CoFeB를 포함하고, 상기 유전체 층은 산화 마그네슘(MgO)을 포함하고, 상기 고정 자성 층은 CoFeB를 포함하고, 상기 SAF 스택은 CoFe 층 아래에 배치된 루테늄(Ru) 층을 포함하고, 상기 AFM 층은 IrMn을 포함하고, 상기 전극은 Ru/Ta/Ru 스택을 포함하는 비트 셀.
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교차점 어레이(cross-point array) GSHE-MRAM(giant spin hall effect magnetoresistive random access memory)으로서,
복수의 비트 셀들, 복수의 선택 라인들, 복수의 비트 라인들, 및 복수의 워드 라인들을 포함하고,
상기 비트 셀들 각각은:
고정 자성 층 아래에 배치된 유전체 층 아래에 배치된 자유 자성 층을 포함하는 MTJ(magnetic tunnel junction) 스택;
상기 MTJ 스택 위에 배치된 전극; 및
상기 MTJ 스택의 상기 자유 자성 층 아래에 배치된 스핀 홀 금속 전극
을 포함하고,
상기 워드 라인들 각각은 상기 복수의 비트 셀들 중의 하나 이상의 비트 셀 각각의 전극에서 상기 복수의 비트 셀들 중의 하나 이상의 비트 셀에 연결되고,
상기 선택 라인들 각각은 상기 복수의 비트 셀들 중의 하나 이상의 비트 셀의 상기 스핀 홀 금속 전극들 각각의 제1 단부에서 상기 복수의 비트 셀들 중의 하나 이상의 비트 셀에 전도 가능하게 연결되고;
상기 비트 라인들 각각은 상기 복수의 비트 셀들 중의 하나 이상의 비트 셀의 상기 스핀 홀 금속 전극들 각각의 제2 단부에서 상기 복수의 비트 셀들 중의 하나 이상의 비트 셀에 전도 가능하게 연결되고,
상기 제2 단부는 상기 제1 단부와는 상이하고,
상기 MTJ 스택은 상기 제1 단부와 상기 제2 단부 사이에 배치되고,
상기 스핀 홀 금속 전극의 상기 제1 단부와 상기 제2 단부를 연결하는 축은 상기 비트 라인의 연장 축에 평행하게 배열되고,
상기 선택 라인 및 상기 워드 라인은 상기 스핀 홀 금속 전극과 상기 비트 라인이 서로 대향하는 영역을 통과하도록 배치되는, 교차점 어레이 GSHE-MRAM.
제7항에 있어서, 각 비트 셀의 상기 스핀 홀 금속 전극은 β-탄탈룸(β-Ta), β-텅스텐(β-W) 및 백금(Pt)으로 구성된 그룹으로부터 선택된 제1 금속을 포함하는, 교차점 어레이 GSHE-MRAM.
제8항에 있어서, 상기 스핀 홀 금속 전극은 상기 자유 자성 층의 어느 한 측 상에 제2 금속을 포함하고, 상기 제2 금속은 상기 제1 금속과는 상이한, 교차점 어레이 GSHE-MRAM.
제7항 내지 제9항 중 어느 한 항에 있어서, 상기 비트 셀들 각각은:
상기 전극 아래에 배치된 AFM(anti-ferromagnetic) 층; 및
상기 AFM 층 아래에 배치된 SAF(synthetic anti-ferromagnet) 스택을 추가로 포함하고, 상기 MTJ 스택은 상기 SAF 스택 아래에 배치되는, 교차점 어레이 GSHE-MRAM.
제10항에 있어서, 상기 자유 자성 층은 CoFeB를 포함하고, 상기 유전체 층은 산화 마그네슘(MgO)을 포함하고, 상기 고정 자성 층은 CoFeB를 포함하고, 상기 SAF 스택은 CoFe 층 아래에 배치된 루테늄(Ru) 층을 포함하고, 상기 AFM 층은 IrMn을 포함하고, 상기 전극은 Ru/Ta/Ru 스택을 포함하는 교차점 어레이 GSHE-MRAM.
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