KR102356356B1 - 세정 조성물 및 이를 이용하는 전자 장치의 제조방법 - Google Patents

세정 조성물 및 이를 이용하는 전자 장치의 제조방법 Download PDF

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Abstract

세정 조성물 및 전자 장치의 제조방법이 제공된다. 본 발명의 일 실시예에 따른 세정 조성물은 불소 함유 화합물 또는 아민; 및 물을 포함하고, 7 내지 14 범위의 pH를 가질 수 있다. 본 발명의 다른 일 실시예에 따른 전자 장치의 제조방법은 기판 상에 물질막을 형성하는 단계; 상기 물질막을 식각하여 물질 패턴을 형성하는 단계; 및 상기 식각 중에 발생되어 상기 물질 패턴 측벽에 재증착된 잔류물을 습식 세정 공정에 의해 제거하는 단계를 포함할 수 있으며, 상기 습식 세정 공정은 불소 함유 화합물 또는 아민; 및 물을 포함하고, 7 내지 14 범위의 pH를 갖는 세정 조성물을 이용하여 수행될 수 있다.

Description

세정 조성물 및 이를 이용하는 전자 장치의 제조방법{CLEANING COMPOSITION AND METHOD FOR FABRICATING ELECTRONIC DEVICE USING THE SAME}
본 특허 문헌은 세정 조성물 및 이를 이용하는 전자 장치의 제조방법에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 세정 조성물 및 이를 이용하는, 가변 저항 소자의 특성 향상이 가능한 반도체 메모리를 포함하는 전자 장치의 제조방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 세정 조성물은 불소 함유 화합물 또는 아민; 및 물을 포함할 수 있고, 7 내지 14 범위의 pH를 가질 수 있다.
위 실시예에서, 상기 불소 함유 화합물은 HF, NaF, KF, AlF3, HBF4, NH4F, NH4HF2, NaHF2, KHF2, 또는 NH4BF4, 또는 그 조합을 포함할 수 있다. 상기 불소 함유 화합물은 상기 세정 조성물 총중량을 기준으로 1 내지 40 중량% 범위로 포함될 수 있다. 상기 아민은 하이드록실 아민, 알킬아민, 알칸올 아민, 또는 방향족 아민, 또는 그 조합을 포함할 수 있다. 상기 아민은 상기 세정 조성물 총중량을 기준으로 1 내지 30 중량% 범위로 포함될 수 있다. 상기 세정 조성물은 9 내지 11 범위의 pH를 가질 수 있다. 상기 세정 조성물은 NH4OH, KOH, NaOH, 또는 TMAH(trimethylammonium hydroxide), 또는 그 조합을 포함하는 pH 조절제에 의해 pH가 조절될 수 있다. 상기 세정 조성물은 킬레이트제를 더 포함할 수 있고, 상기 킬레이트제는 디아민, 베타-디케톤, 에틸렌-디아민-테트라-아세트산, 암모늄염, 트리- 및 폴리카르복실산 및 그 염, 또는 아미노기와 카르복실산기를 동시에 갖는 화합물, 또는 그 조합을 포함할 수 있다. 상기 세정 조성물은 억제제를 더 포함할 수 있고, 상기 억제제는 산소, 황 또는 질소 중에서 선택되는 하나 이상의 헤테로 원자를 포함하는 탄소수 1 내지 10의 헤테로고리 화합물, 질소 함유 기능기를 갖는 화합물, 또는 질소 함유 기능기, 및 티올 또는 설파이드 기능기로부터 선택된 적어도 하나의 기능기를 포함하는 화합물, 또는 그 조합을 포함할 수 있다. 상기 세정 조성물은 계면활성제를 더 포함할 수 있고, 상기 계면활성제는 음이온성 계면활성제, 양이온성 계면활성제, 또는 비이온성 계면활성제, 또는 그 조합을 포함할 수 있다. 상기 세정 조성물은 건식 식각에 의해 형성된 비자성 재료층을 포함하는 물질 패턴의 측벽에 재증착된 금속 폴리머 또는 금속 산화물을 제거하기 위한 것일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조방법은 기판 상에 물질막을 형성하는 단계; 상기 물질막을 식각하여 물질 패턴을 형성하는 단계; 및 상기 식각 중에 발생되어 상기 물질 패턴 측벽에 재증착된 잔류물을 습식 세정 공정에 의해 제거하는 단계를 포함할 수 있으며, 상기 습식 세정 공정은 불소 함유 화합물 또는 아민; 및 물을 포함하고, 7 내지 14 범위의 pH를 갖는 세정 조성물을 이용하여 수행될 수 있다.
위 실시예에서, 상기 잔류물은 금속 폴리머, 또는 금속 산화물, 또는 그 조합을 포함할 수 있다. 상기 금속은 Hf, Fe, Al, Co, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합을 포함할 수 있다. 상기 물질 패턴은 복수의 층들을 포함할 수 있고, 상기 복수의 층들 중 적어도 하나의 층은 비자성 재료로 이루어질 수 있다. 상기 비자성 재료는 절연성 산화물을 포함할 수 있다. 상기 불소 함유 화합물은 HF, NaF, KF, AlF3, HBF4, NH4F, NH4HF2, NaHF2, KHF2, 또는 NH4BF4, 또는 그 조합을 포함할 수 있다. 상기 불소 함유 화합물은 상기 세정 조성물 총중량을 기준으로 1 내지 40 중량% 범위로 포함될 수 있다. 상기 아민은 하이드록실 아민, 알킬아민, 알칸올 아민, 또는 방향족 아민, 또는 그 조합을 포함할 수 있다. 상기 아민은 상기 세정 조성물 총중량을 기준으로 1 내지 30 중량% 범위로 포함될 수 있다. 상기 세정 조성물은 9 내지 11 범위의 pH를 가질 수 있다. 상기 세정 조성물은 NH4OH, KOH, NaOH, 또는 TMAH(trimethylammonium hydroxide), 또는 그 조합을 포함하는 pH 조절제에 의해 pH가 조절될 수 있다. 상기 세정 조성물은 킬레이트제를 더 포함할 수 있고, 상기 킬레이트제는 디아민, 베타-디케톤, 에틸렌-디아민-테트라-아세트산, 암모늄염, 트리- 및 폴리카르복실산 및 그 염, 또는 아미노기와 카르복실산기를 동시에 갖는 화합물, 또는 그 조합을 포함할 수 있다. 상기 세정 조성물은 억제제를 더 포함할 수 있고, 상기 억제제는 산소, 황 또는 질소 중에서 선택되는 하나 이상의 헤테로 원자를 포함하는 탄소수 1 내지 10의 헤테로고리 화합물, 질소 함유 기능기를 갖는 화합물, 또는 질소 함유 기능기, 및 티올 또는 설파이드 기능기로부터 선택된 적어도 하나의 기능기를 포함하는 화합물, 또는 그 조합을 포함할 수 있다. 상기 세정 조성물은 계면활성제를 더 포함할 수 있고, 상기 계면활성제는 음이온성 계면활성제, 양이온성 계면활성제, 또는 비이온성 계면활성제, 또는 그 조합을 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조방법은 기판 상에, 버퍼층을 형성하는 단계; 상기 버퍼층 상에, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물을 형성하는 단계; 상기 버퍼층 및 상기 MTJ 구조물을 선택적으로 식각하여 버퍼층 패턴 및 MTJ 구조물 패턴을 형성하는 단계; 및 상기 식각 중에 발생되어 상기 버퍼층 패턴 및 상기 MTJ 패턴 측벽에 재증착된 잔류물을 습식 세정 공정에 의해 제거하는 단계를 포함할 수 있으며, 상기 습식 세정 공정은 불소 함유 화합물 또는 아민; 및 물을 포함하고, 7 내지 14 범위의 pH를 갖는 세정 조성물을 이용하여 수행될 수 있다.
위 실시예에서, 상기 버퍼층은 Hf, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합을 포함할 수 있다. 상기 터널 베리어층은 MgO, CaO, SrO, TiO, VO, 또는 NbO, 또는 그 조합을 포함할 수 있다. 상기 식각은 IBE(Ion Beam Etching) 방식 또는 RIE(Reactive Ion Etching) 방식에 의한 물리적 식각으로 이루어질 수 있다. 상기 잔류물은 금속 폴리머, 또는 금속 산화물, 또는 그 조합을 포함할 수 있다. 상기 금속은 Hf, Fe, Al, Co, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합을 포함할 수 있다. 상기 습식 세정 공정은 상기 버퍼층 패턴 및 상기 MTJ 패턴에는 손상을 유발하지 않을 수 있다. 상기 불소 함유 화합물은 HF, NaF, KF, AlF3, HBF4, NH4F, NH4HF2, NaHF2, KHF2, 또는 NH4BF4, 또는 그 조합을 포함할 수 있다. 상기 불소 함유 화합물은 상기 세정 조성물 총중량을 기준으로 1 내지 40 중량% 범위로 포함될 수 있다. 상기 아민은 하이드록실 아민, 알킬아민, 알칸올 아민, 또는 방향족 아민, 또는 그 조합을 포함할 수 있다. 상기 아민은 상기 세정 조성물 총중량을 기준으로 1 내지 30 중량% 범위로 포함될 수 있다. 상기 세정 조성물은 9 내지 11 범위의 pH를 가질 수 있다. 상기 세정 조성물은 NH4OH, KOH, NaOH, 또는 TMAH(trimethylammonium hydroxide), 또는 그 조합을 포함하는 pH 조절제에 의해 pH가 조절될 수 있다. 상기 세정 조성물은 킬레이트제를 더 포함할 수 있고, 상기 킬레이트제는 디아민, 베타-디케톤, 에틸렌-디아민-테트라-아세트산, 암모늄염, 트리- 및 폴리카르복실산 및 그 염, 또는 아미노기와 카르복실산기를 동시에 갖는 화합물, 또는 그 조합을 포함할 수 있다. 상기 세정 조성물은 억제제를 더 포함할 수 있고, 상기 억제제는 산소, 황 또는 질소 중에서 선택되는 하나 이상의 헤테로 원자를 포함하는 탄소수 1 내지 10의 헤테로고리 화합물, 질소 함유 기능기를 갖는 화합물, 또는 질소 함유 기능기, 및 티올 또는 설파이드 기능기로부터 선택된 적어도 하나의 기능기를 포함하는 화합물, 또는 그 조합을 포함할 수 있다. 상기 세정 조성물은 계면활성제를 더 포함할 수 있고, 상기 계면활성제는 음이온성 계면활성제, 양이온성 계면활성제, 또는 비이온성 계면활성제, 또는 그 조합을 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 세정 조성물 및 이를 이용하는 전자 장치의 제조방법에 의하면, 가변 저항 소자의 특성 향상이 가능하다.
도 1a 및 도 1b는 비교예의 반도체 메모리 및 그 제조방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조방법을 설명하기 위한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 발명의 실시예들을 설명하기에 앞서 실시예들과의 대비를 위한 비교예 및 그 문제점을 먼저 설명하기로 한다.
도 1a 및 도 1b는 비교예의 반도체 메모리 및 그 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 기판(100) 상에 층간 절연막(105)을 형성할 수 있다.
이어서, 층간 절연막(105)을 선택적으로 식각하여 기판(100)의 일부를 노출시키는 홀을 형성한 후, 홀의 하부를 매립하는 하부 콘택 플러그(110)를 형성할 수 있다.
이어서, 하부 콘택 플러그(110) 상에 위치하면서 홀의 나머지를 매립하는 가변 저항 소자의 하부 전극층(121)을 형성할 수 있다. 하부 전극층(121)은 가변 저항 소자의 일부로서, 가변 저항 소자를 다른 소자와 연결하기 위하여 가변 저항 소자의 하단과 접속하는 하부 콘택 플러그(110)와는 구별될 수 있다. 하부 전극층(121)을 홀 내에 매립하는 것은 가변 저항 소자 형성을 위한 식각시 식각 대상을 감소시켜 식각 공정을 보다 용이하게 하기 위함일 수 있다. 하부 전극층(121)은 하부 콘택 플러그(110)가 형성된 홀을 충분히 매립하는 두께의 도전 물질을 형성한 후, 층간 절연막(105)의 상면이 드러날 때까지 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정을 수행함으로써 형성될 수 있다. 그에 따라, 하부 전극층(121)은 평탄한 상면을 가질 수 있다. 또한, 하부 전극층(121)과 하부 콘택 플러그(110)는 서로 정렬된 측벽을 가질 수 있다.
이어서, 층간 절연막(105) 및 하부 전극층(121) 상에, 하부 전극층(121)을 제외한 가변 저항 소자의 나머지 부분을 형성하기 위한 물질층들(122 내지 129 참조)을 형성할 수 있다. 본 비교예에서 이 물질층들(122 내지 129)은 순차적으로 적층된 버퍼층(122), 시드층(123), 자유층(124), 터널 베리어층(125), 고정층(126), 교환 결합층(127), 자기 보정층(128) 및 캡핑층(129)을 포함할 수 있다. 변경 가능한 자화 방향을 갖는 자유층(124), 고정된 자화 방향을 갖는 고정층(126), 및 자유층(124)과 고정층(126) 사이에 개재되고 필요시 예컨대, 가변 저항 소자의 저항 상태를 변경시키는 데이터 쓰기 동작시 전자의 터널링을 허용하는 터널 베리어층(125)은 MTJ(Magnetic Tunnel Junction) 구조물을 형성할 수 있다. 시드층(123)은 자유층(124)의 아래에서 자유층(124)이 목적하는 결정 구조 및/또는 격자 구조를 갖도록 성장하는 것을 도울 수 있다. 버퍼층(122)은 하부 전극층(121)이 시드층(123)의 결정성에 영향을 주지 않도록 하부 전극층(121)과 시드층(123) 사이에 개재될 수 있다. 자기 보정층(128)은 고정층(126) 상에서 고정층(126)에 의해 생성되는 표류자계의 영향을 상쇄 또는 감소시킬 수 있고, 이를 위하여 고정층(126)과 반대의 자화 방향을 가질 수 있다. 교환 결합층(127)은 고정층(126)과 자기 보정층(128) 사이에 개재되어 이들 사이의 교환 결합을 제공할 수 있다. 캡핑층(129)은 가변 저항 소자의 최상부에 위치하여 가변 저항 소자의 상부 전극으로 기능하면서 후술하는 가변 저항 소자의 패터닝시 하드마스크로도 기능할 수 있다.
이어서, 캡핑층(129) 상에 가변 저항 소자의 패터닝을 위한 마스크 패턴(130)을 형성할 수 있다. 마스크 패턴(130)은 하부 전극층(121)과 중첩할 수 있고, 마스크 패턴(130)의 폭은 하부 전극층(121)의 폭보다 작을 수 있다. 특히, 마스크 패턴(130)의 폭은 후술하는 적층 구조물(도 1b의 122A 내지 129A 참조)의 폭이 아래로 갈수록 증가하더라도, 적층 구조물(122A 내지 129A)의 하면의 폭이 하부 전극층(121)의 상면의 폭보다 작도록 조절될 수 있다. 이는, 가변 저항 소자를 구성하는 층들이 평탄화된 면 상에 위치하는 것이 가변 저항 소자의 특성 확보에 중요하기 때문이다. 예를 들어, 후술하는 터널 베리어층 패턴(도 1b의 125A 참조)이 하부 전극층(121)과 층간 절연막(105)의 경계 상에 위치하여 휘어진다면, 닐 커플링(Neel coupling)에 의한 가변 저항 소자의 특성 열화가 발생할 수 있다. 따라서, 이러한 문제를 막기 위해서는, 적층 구조물(122A 내지 129A)의 하면이 하부 전극층(121)의 상면과 중첩하면서 이보다 작은 폭을 가져서, 적층 구조물(122A 내지 129A)의 하면 전부가 하부 전극층(121)의 평탄화된 상면과 접촉하는 것이 바람직하다.
도 1b를 참조하면, 마스크 패턴(130)을 식각 베리어로 캡핑층(129), 자기 보정층(128), 교환 결합층(127), 고정층(126), 터널 베리어층(125), 자유층(124), 시드층(123) 및 버퍼층(122)을 식각하여, 버퍼층 패턴(122A), 시드층 패턴(123A), 자유층 패턴(124A), 터널 베리어층 패턴(125A), 고정층 패턴(126A), 교환 결합층 패턴(127A), 자기 보정층 패턴(128A) 및 캡핑층 패턴(129A)의 적층 구조물(122A 내지 129A)을 형성할 수 있다. 적층 구조물(122A 내지 129A)의 하면의 폭이 하부 전극층(121)의 상면의 폭보다 작은 경우, 이러한 적층 구조물(122A 내지 129A) 형성에 의해 하부 전극층(121)의 일부가 드러날 수 있다.
이때, 인접하는 적층 구조물(122A 내지 129A) 간의 분리를 위하여 과도 식각이 수행될 수 있고, 그에 따라, 드러난 하부 전극층(121) 및 층간 절연막(105)의 일부가 식각될 수 있다. 일부 식각된 하부 전극층(121)을 하부 전극(121A)이라 하기로 한다. 이로써, 하부 전극(121A), 버퍼층 패턴(122A), 시드층 패턴(123A), 자유층 패턴(124A), 터널 베리어층 패턴(125A), 고정층 패턴(126A), 교환 결합층 패턴(127A), 자기 보정층 패턴(128A) 및 캡핑층 패턴(129A)이 적층된 가변 저항 소자(120)가 형성될 수 있다. 하부 전극(121A)의 하부는 층간 절연막(105) 내에 매립되고 상부는 그 위로 돌출된 형상을 가질 수 있다. 본 식각 과정에서 또는 별도의 제거 공정을 위하여 마스크 패턴(130)은 제거될 수 있다.
한편, 이와 같은 가변 저항 소자(120) 형성을 위한 식각 과정에서는, 식각되는 면 상에 식각 대상으로부터 기인한 식각 부산물이 재증착될 수 있다. 그 결과, 가변 저항 소자(120) 패터닝 후 가변 저항 소자(120)의 측벽 상에는 이러한 식각 부산물이 재증착된 에칭후 잔류물(140)이 형성될 수 있다. 그런데, 가변 저항 소자(120) 중 늦게 식각되는 층 다시 말하면 아래에 위치하는 층으로부터 기인한 식각 부산물일수록 에칭후 잔류물(140)에 많이 함유되고, 가변 저항 소자(120) 중 빨리 식각되는 층 다시 말하면 위에 위치하는 층으로부터 기인한 식각 부산물일수록 에칭후 잔류물(l40)에 거의 함유되지 않을 수 있다. 이는, 식각 과정 중간에 재증착되는 식각 부산물은 식각이 진행되면서 대부분 다시 제거되기 때문이다.
결과적으로, 가변 저항 소자(120)의 측벽에 형성된 에칭후 잔류물(140)는 주로 버퍼층 패턴(122A) 및 하부 전극(121A)에 포함된 물질을 포함할 수 있다. 하부 전극층(121)이 마지막에 식각될 수 있으나, 이는 과도 식각에 의한 것이므로, 하부 전극층(121)의 식각 과정에서 버퍼층(122)으로부터 기인한 식각 부산물이 충분히 제거되지 않을 수 있기 때문이다. 그런데, 버퍼층 패턴(122A) 및 하부 전극(121A)은 금속, 금속 질화물 등 금속 함유 물질로 이루어질 수 있다. 따라서, 에칭후 잔류물(140)은 금속 폴리머 또는 금속 산화물 등을 함유하게 되고, 이에 포함된 금속에 의한 금속성 브릿지(metallic bridge) 문제가 발생하게 된다. 또한, 가변 저항 소자(120)의 측벽에 형성된 에칭후 잔류물(140)에 의해, 가변 저항 소자(120)에 대한 스트레스가 증가되고 가변 저항 소자(120)를 구성하는 층들이 벤딩(bending)되어, 평탄도(flatness)의 변형이 발생할 수 있으며, 이에 의해 가변 저항 소자(120)의 자화 특성이 열화되게 된다.
따라서, 이와 같은 문제를 해결하기 위하여 가변 저항 소자(120)의 측벽에 형성된 에칭후 잔류물(140)을 제거할 필요가 있다. 그러나, 이와 같은 에칭후 잔류물(140)을 제거하기 위해서 통상적인 습식 세정 공정을 적용하는 경우, 가변 저항 소자(120)를 구성하는 패턴들에 영향을 미쳐 가변 저항 소자(120)의 손상을 유발할 수 있다. 구체적으로, 가변 저항 소자(120)를 구성하는 층들 중 비자성 재료로 형성되는 터널 베리어층 패턴(125A) 등은 수용액에서 손실이 매우 크기 때문에 습식 세정이 적용되기 어렵다.
본 실시예에서는 가변 저항 소자를 구성하는 층들에는 영향을 미치지 않으면서 동시에 가변 저항 소자의 측벽에 형성된 에칭후 잔류물만을 선택적 및 효과적으로 제거할 수 있는 세정 조성물 및 이를 이용하는 반도체 메모리의 제조방법을 제공하고자 한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 요구되는 소정 구조물 예컨대, 스위칭 소자(미도시됨) 등이 형성되어 있는 기판(200)을 제공할 수 있다. 여기서, 스위칭 소자는 가변 저항 소자와 접속하여 가변 저항 소자로의 전류 또는 전압의 공급 여부를 제어하기 위한 것으로서, 예컨대, 트랜지스터, 다이오드 등을 포함할 수 있다. 스위칭 소자의 일단은 후술하는 하부 콘택 플러그(210)와 전기적으로 연결될 수 있고, 타단은 도시되지 않은 배선 예컨대, 소스 라인과 전기적으로 연결될 수 있다.
이어서, 기판(200) 상에 제1 층간 절연막(205)을 형성할 수 있다. 제1 층간 절연막(205)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다.
이어서, 제1 층간 절연막(205)을 관통하여 기판(200)의 일부 예컨대, 스위칭 소자의 일단과 접속하는 하부 콘택 플러그(210)를 형성할 수 있다. 하부 콘택 플러그(210)는 제1 층간 절연막(205)을 선택적으로 식각하여 기판(200)의 일부를 노출시키는 홀을 형성한 후, 홀의 일부를 매립하도록 도전 물질을 증착하고, 원하는 높이까지 에치백 공정 등을 수행하여 형성할 수 있다. 하부 콘택 플러그(210)는 매립 특성이 우수하고 전기 전도도가 높은 물질 예컨대, 텅스텐(W), 탄탈륨(Ta) 등과 같은 금속 또는 티타늄 질화물(TiN) 등과 같은 금속 질화물을 포함할 수 있다.
이어서, 하부 콘택 플러그(210) 상에 위치하면서 홀의 나머지를 매립하는 가변 저항 소자(220)의 하부 전극층(221)을 형성할 수 있다. 하부 전극층(221)은 가변 저항 소자의 일부로서, 가변 저항 소자를 다른 소자와 연결하기 위하여 가변 저항 소자의 하단과 접속하는 하부 콘택 플러그(210)와는 구별될 수 있다. 하부 전극층(221)은 하부 콘택 플러그(210)가 형성된 홀을 충분히 매립하는 두께의 도전 물질을 형성한 후, 제1 층간 절연막(205)의 상면이 드러날 때까지 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정을 수행함으로써 형성될 수 있다. 그에 따라, 하부 전극층(221)은 평탄한 상면을 가질 수 있다. 하부 전극층(221)을 콘택홀 내에 매립하는 것은 가변 저항 소자 형성을 위한 식각시 식각 대상을 감소시켜 식각 공정을 보다 용이하게 하기 위함일 수 있다.
하부 전극층(221)은 금속 함유 물질을 포함할 수 있다. 예컨대, 하부 전극층(210)은 Hf, Fe, Al, Mg, Zr, Nb, Mo, Ta, W, Ti 등의 금속, 이 금속의 산화물 또는 이 금속의 질화물을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
또한, 하부 전극층(221)과 하부 콘택 플러그(210)는 서로 정렬된 측벽을 가질 수 있다.
이어서, 제1 층간 절연막(205) 및 하부 전극층(221) 상에, 하부 전극층(221)을 제외한 가변 저항 소자의 나머지 부분을 형성하기 위한 물질층들(222 내지 229)을 형성할 수 있다. 본 실시예에서 이 물질층들(222 내지 229)은 순차적으로 적층된 버퍼층(222), 시드층(223), 자유층(224), 터널 베리어층(225), 고정층(226), 교환 결합층(227), 자기 보정층(228) 및 캡핑층(229)을 포함할 수 있다.
여기서, 변경 가능한 자화 방향을 갖는 자유층(224), 고정된 자화 방향을 갖는 고정층(226), 및 자유층(224)과 고정층(226) 사이에 개재되고 필요시 예컨대, 가변 저항 소자의 저항 상태를 변경시키는 데이터 쓰기 동작시 전자의 터널링을 허용하는 터널 베리어층(225)은 MTJ(Magnetic Tunnel Junction) 구조물을 형성할 수 있다.
자유층(224)은 변경 가능한 자화 방향을 가짐으로써 서로 다른 데이터를 저장할 수 있는 층으로, 스토리지층(storage layer) 등으로도 불릴 수 있다. 자유층(224)의 자화 방향은 기판 및 층 표면에 대해 실질적으로 수직일 수 있다. 다시 말하면, 자유층(224)의 자화 방향은 자유층(224), 터널 베리어층(225) 및 고정층(226)의 적층 방향과 실질적으로 평행할 수 있다. 따라서, 자유층(224)의 자화 방향은 위에서 아래로 향하는 방향 및 아래에서 위로 향하는 방향 사이에서 가변될 수 있다. 이러한 자유층(224)의 자화 방향의 변화는 스핀 전달 토크(spin transfer torque)에 의할 수 있다.
자유층(224)은 강자성 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 예컨대, 자유층(224)은 Fe, Ni 또는 Co를 주성분으로 하는 합금 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Co-Fe-B 합금 등을 포함하거나, 또는, Co/Pt, Co/Pd 등의 적층 구조를 포함할 수 있다.
터널 베리어층(225)은 가변 저항 소자(100)의 저항 상태를 변경시키는 라이트 동작시 자유층(224)과 고정층(226) 사이에서의 전자의 터널링을 가능하게 하여 자유층(224)의 자화 방향이 변화되게 할 수 있다. 터널 베리어층(225)은 절연성의 산화물 예컨대, MgO, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함할 수 있다.
고정층(226)은 자화 방향이 고정되어 자유층(224)의 자화 방향과 대비될 수 있는 층으로서, 기준층(reference layer) 등으로도 불릴 수 있다. 고정층(226)은 위에서 아래로 향하는 자화 방향 또는 아래에서 위로 향하는 자화 방향의 어느 하나를 가질 수 있다.
고정층(226)은 강자성 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 예컨대, 고정층(226)은 Fe, Ni 또는 Co를 주성분으로 하는 합금 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Co-Fe-B 합금 등을 포함하거나, 또는, Co/Pt, Co/Pd 등의 적층 구조를 포함할 수 있다.
자유층(224)과 고정층(226)의 위치는 터널 베리어층(225)을 사이에 두고 서로 뒤바뀔 수도 있다. 즉, 자유층(224)이 터널 베리어층(225) 위에 위치하고, 고정층(226)이 터널 베리어층(225) 아래 및 시드층(223)의 위에 위치할 수 있다.
시드층(223)은 자신의 상부에 위치하는 자성층이 목적하는 결정 구조 및/또는 격자 구조를 갖도록 성장하는 것을 도울 수 있다. 일례로서, 시드층(223)은 특정 결정 구조를 가짐으로써 자신의 상부에 위치하는 자성층의 수직 자기 결정 이방성(perpendicular magnetic crystalline anisotropy)을 향상시킬 수 있다. 본 실시예에서 시드층(223)은 자유층(224)의 아래에서 자유층(224)의 성장을 도울 수 있다. 그러나, 다른 실시예에서, 시드층(223) 상에 고정층(226)이 위치하는 경우 고정층(226)의 성장을 도울 수 있다. 이러한 시드층(223)은 금속 함유 물질을 포함할 수 있다. 예컨대, 시드층(223)은 Hf, Mg, Zr, Nb, Mo, Ta, W, Ti 등의 금속, 이 금속의 산화물 또는 이 금속의 질화물을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
버퍼층(222)은 하부 전극층(221)이 시드층(223)의 결정성에 영향을 주지 않도록 하부 전극층(221)과 시드층(223) 사이에 개재될 수 있다. 버퍼층(222)은 금속 함유 물질을 포함할 수 있다. 예컨대, 버퍼층(222)은 Hf, Mg, Zr, Nb, Mo, Ta, W, Ti 등의 금속, 이 금속의 산화물 또는 이 금속의 질화물을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
자기 보정층(228)은 고정층(226) 상에서 고정층(226)에 의해 생성되는 표류자계의 영향을 상쇄 또는 감소시킴으로써, 고정층(226)의 표류자계에 기인한 자유층(224)에서의 편향 자기장을 감소시킬 수 있다. 이를 위하여, 자기 보정층(228)은 고정층(226)의 자화 방향과 반평행한 자화 방향을 가질 수 있다. 자기 보정층(228)은 강자성 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
교환 결합층(227)은 고정층(226)과 자기 보정층(228) 사이에 개재되어 이들 사이의 교환 결합을 제공할 수 있다. 구체적으로, 교환 결합층(227)은 고정층(226)의 자화 방향과 자기 보정층(228)의 자화 방향을 서로 반평행하게 결합시킬 수 있다. 교환 결합층(227)은 Ru 등과 같은 귀금속을 포함할 수 있다.
캡핑층(229)은 가변 저항 소자의 최상부에 위치하여 가변 저항 소자의 상부 전극으로 기능하면서 후술하는 가변 저항 소자의 패터닝시 하드마스크로도 기능할 수 있다. 이를 위하여 캡핑층(229)은 금속, 금속 질화물 등 다양한 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
이어서, 캡핑층(229) 상에 가변 저항 소자의 패터닝을 위한 마스크 패턴(230)을 형성할 수 있다. 마스크 패턴(230)은 하부 전극층(221)과 중첩하면서 하부 전극층(221)의 폭보다 작은 폭을 가질 수 있다. 특히, 마스크 패턴(230)의 폭은 후술하는 적층 구조물(도 2b의 222A 내지 229A 참조)의 하면의 폭이 하부 전극층(221)의 상면의 폭보다 작아서 적층 구조물(222A 내지 229A) 전부가 하부 전극층(221) 위에 위치하도록 조절될 수 있다. 이는, 가변 저항 소자를 구성하는 층들이 평탄화된 면 상에 위치하는 것이 가변 저항 소자의 특성 확보에 중요하기 때문이다. 마스크 패턴(230)은 금속, 금속 질화물 등 다양한 도전 물질을 포함할 수 있다.
도 2b를 참조하면, 마스크 패턴(230)을 식각 베리어로 캡핑층(229), 자기 보정층(228), 교환 결합층(227), 고정층(226), 터널 베리어층(225), 자유층(224), 시드층(223) 및 버퍼층(222)을 식각하여, 버퍼층 패턴(222A), 시드층 패턴(223A), 자유층 패턴(224A), 터널 베리어층 패턴(225A), 고정층 패턴(226A), 교환 결합층 패턴(227A), 자기 보정층 패턴(228A) 및 캡핑층 패턴(229A)이 적층된 적층 구조물(222A 내지 229A)을 형성할 수 있다. 본 식각 공정은 물리적 식각 특성이 강한 방식 예컨대, IBE(Ion Beam Etching) 방식 또는 RIE(Reactive Ion Etching) 방식에 의할 수 있다. 그에 따라, 적층 구조물(222A 내지 229A)는 위에서 아래로 갈수록 폭이 증가하는 형상을 가질 수 있다. 여기서, 적층 구조물(222A 내지 229A)의 하면의 폭은 하부 전극층(221)의 상면의 폭보다 작을 수 있고, 그에 따라, 적층 구조물(222A 내지 229A) 형성에 의해 하부 전극층(221)의 상면 일부가 드러날 수 있다.
본 식각 공정시 인접하는 적층 구조물(222A 내지 229A) 간의 분리를 위하여 과도 식각이 수행될 수 있고, 그에 따라, 적층 구조물(222A 내지 229A) 형성에 의해 드러나는 하부 전극층(221) 및 제1 층간 절연막(205)의 일부가 식각될 수 있다. 일부 식각된 하부 전극층(221)을 하부 전극(221A)이라 하기로 한다. 이로써, 하부 전극(221A), 버퍼층 패턴(222A), 시드층 패턴(223A), 자유층 패턴(224A), 터널 베리어층 패턴(225A), 고정층 패턴(226A), 교환 결합층 패턴(227A), 자기 보정층 패턴(228A) 및 캡핑층 패턴(229A)이 적층된 가변 저항 소자(220)가 형성될 수 있다. 하부 전극(221A)의 하부는 제1 층간 절연막(205) 내에 매립되고 상부는 그 위로 돌출된 형상을 가질 수 있다. 또한, 하부 전극(221A)의 상부는 적층 구조물(222A 내지 229A)과 정렬된 측벽을 가지나, 하부는 그렇지 않을 수 있다. 본 식각 과정에서 또는 별도의 제거 공정을 위하여 마스크 패턴(230)은 제거될 수 있다. 또는, 도시하지는 않았으나, 마스크 패턴(230)이 도전성 물질을 포함하는 경우, 마스크 패턴(230)의 일부가 잔류할 수도 있다.
본 식각 공정에서, 가변 저항 소자(220)의 측벽 상에 식각 부산물이 재증착되어 에칭후 잔류물(240)이 형성될 수 있다. 이 에칭후 잔류물(240)은 버퍼층 패턴(222A) 및 하부 전극(221A)에 포함된 물질을 주로 포함할 수 있다. 버퍼층(222) 및 하부 전극층(221)이 가장 마지막에 식각되는 층들이기 때문이다. 그러나, 공정에 따라, 가변 저항 소자(220)의 나머지 부분(223A 내지 229A)에 포함된 금속을 더 포함할 수도 있다. 일 실시예에서, 에칭후 잔류물(240)은 금속 폴리머 또는 금속 산화물을 포함할 수 있으며, 여기서, 금속은 Hf, Fe, Al, Co, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합을 포함할 수 있다.
도 2c를 참조하면, 도 2b의 공정 결과물에 대하여 습식 세정 공정을 수행함으로써, 에칭후 잔류물(240)을 제거할 수 있다. 이 습식 세정 공정에 있어서, 가변 저항 소자(220)를 구성하는 층들(221A 내지 229A)의 손실을 유발하지 않으면서 동시에 가변 저항 소자(220)의 측벽에 형성된 에칭후 잔류물(240)만을 선택적 및 효율적으로 제거하는 것이 중요하다. 구체적으로, 가변 저항 소자(220)의 측벽에 형성된 에칭후 잔류물(240)을 효과적으로 제거하되, 가변 저항 소자(220)를 구성하는 층들(221A 내지 229A), 특히 수용액에서의 손실이 매우 큰 비자성 재료로 이루어진 터널 베리어층 패턴(225A) 등에 대하여 손상을 유발하지 않아야 한다.
본 실시예의 습식 세정 공정에 이용되는 세정 조성물은 불소 함유 화합물 또는 아민을 포함하며, 7 내지 14 범위의 pH를 가질 수 있다.
세정 조성물에 포함되는 불소 함유 화합물 또는 아민은 에칭후 잔류물(240)에 포함되는 금속 폴리머 또는 금속 산화물을 제거하는 역할을 할 수 있다.
불소 함유 화합물은 기능기로 불소를 함유하는 모노머, 올리고머 또는 폴리머를 포함할 수 있다. 구체적으로, 불소 함유 화합물은 HF, NaF, KF, AlF3, HBF4, NH4F, NH4HF2, NaHF2, KHF2, 또는 NH4BF4, 또는 그 조합을 포함할 수 있다. 불소 함유 화합물은 세정 조성물 총중량을 기준으로 1 내지 40 중량% 포함될 수 있다. 불소 함유 화합물의 함량이 1 중량% 미만인 경우에는 금속 폴리머 또는 금속 산화물의 식각이 충분히 이루어지지 않아 완전한 제거가 어려울 수 있으며, 40 중량%를 초과하는 경우에는 식각 속도가 너무 빨라 공정 제어가 어려워지는 문제가 있다.
아민은 기능기로 아민을 함유하는 모노머, 올리고머 또는 폴리머를 포함할 수 있다. 구체적으로, 아민은 하이드록실 아민, 알킬아민, 알칸올 아민, 또는 방향족 아민, 또는 그 조합을 포함할 수 있다. 알킬아민의 구체적인 예는 메틸아민, 프로필아민, 디메틸아민, 트리메틸아민, 에틸렌디아민 등을 포함할 수 있다. 알칸올 아민의 구체적인 예는 모노에탄올아민, 디에탄올아민, 트리에탄올아민, 프로판올아민, 디프로판올아민, 트리프로판올아민, 모노이소프로판올아민, 디이소프로판올아민, 트리이소프로판올아민, 부탄올아민, 부틸모노에탄올아민, N-메틸에탄올아민, 에틸디에탄올아민 등을 포함할 수 있다. 방향족 아민의 구체적인 예는 아닐린, o-톨루이딘, 2,4,6-트리메틸아닐린, 아니시딘, N-메틸아닐린 등을 포함할 수 있다.
아민은 세정 조성물 총중량을 기준으로 1 내지 30 중량% 포함될 수 있다. 아민의 함량이 1 중량% 미만인 경우에는 금속 폴리머 또는 금속 산화물의 식각이 충분히 이루어지지 않아 완전한 제거가 어려울 수 있으며, 30 중량%를 초과하는 경우에는 식각 속도가 너무 빨라 공정 제어가 어려워지는 문제가 있다.
세정 조성물은 7 내지 14 범위의 pH, 바람직하게는 9 내지 11 범위의 pH를 가질 수 있다. 이와 같이, 세정 조성물이 염기성을 나타내도록 pH를 조절함으로써, 터널 베리어층 패턴(225A)을 포함하는 가변 저항 소자(220)를 구성하는 층들에 대한 손상 유발을 방지하거나 최소화할 수 있다. 전술한 바와 같이, 특히 비자성 재료로 이루어지는 터널 베리어층 패턴(225A)은 수용액에서 손상이 매우 크기 때문에 통상적으로는 습식 세정이 불가능하였다. 또한, 아민이나 불소 함유 화합물을 포함하는 세정 조성물의 pH가 산성 영역인 경우에는 가변 저항 소자(220)를 구성하는 층들에 대한 손상이 유발되어 cell broken 현상이 발생할 수 있다. 본 실시예에서는 아민 또는 불소 함유 화합물과 수계 용매를 사용하되, 세정 조성물의 pH를 염기성 범위로 조절함으로써, 터널 베리어층 패턴(225A)을 포함하는 가변 저항 소자(220)를 구성하는 층들에 대한 손상을 방지 또는 최소화시키면서, 동시에 에칭후 잔류물(240)만을 제거할 수 있다.
세정 조성물의 pH를 7 내지 14 범위, 바람직하게는 9 내지 11 범위의 염기성 영역으로 하기 위하여, pH 조절제가 포함될 수 있다. pH 조절제의 구체적인 예는 NH4OH, KOH, NaOH, 또는 TMAH(trimethylammonium hydroxide), 또는 그 조합을 포함할 수 있다. pH 조절제의 함량은 세정 조성물의 pH 범위를 염기성 영역으로 하기위하여 적절하게 선택될 수 있다. 예를 들어, pH 조절제는 세정 조성물 총중량을 기준으로 0.1 내지 5 중량% 범위로 포함될 수 있다.
본 실시예의 습식 식각 공정에 이용되는 세정 조성물은 수계 용매에 기초할 수 있으며, 물의 함량은 조성물을 구성하는 다른 성분들을 제외한 잔부이다. 물은 특별히 한정되는 것은 아니나, 탈이온수를 사용하는 것이 바람직하다.
세정 조성물은 특성 향상을 위하여 킬레이트제, 억제제, 또는 계면활성제, 또는 그 조합을 더 포함할 수 있다.
킬레이트제는 에칭후 잔류물(240)을 제거하기 위한 습식 세정 공정에서 발생하는 이온들과 킬레이트를 형성하여 비활성화시킴으로써 잔류물의 재흡착을 방지하는 역할을 할 수 있다.
킬레이트제의 구체적인 예는 디아민, 베타-디케톤, 에틸렌-디아민-테트라-아세트산, 암모늄염, 트리- 및 폴리카르복실산 및 그 염, 또는 그 조합을 포함할 수 있다. 디아민은 에틸렌 디아민, 2-메틸렌-아미노-프로필렌-디아민 등을 포함할 수 있다. 암모늄염은 암모늄 타르트레이트, 암모늄 시트레이트, 암모늄 포르메이트, 암모늄 글로코메이트 등의 유기 암모늄염, 및 암모늄 플루오라이드, 암모늄 나이트레이트, 암모늄 티오설페이트, 암모늄 퍼설페이트, 암모늄 비카보네이트, 암모늄 포스페이트 등의 무기 암모늄염을 포함할 수 있다. 또한, 킬레이트제는 아미노기와 카르복실산기를 동시에 갖는 화합물일 수 있다. 구체적으로는, 킬레이트제는 이미노다이아세트산, 니트릴로트리아세트산, 에틸렌디아민테트라아세트산, 디에틸렌트리니트릴펜타아세트산, 아미노트리(메틸렌포스폰산), 1-하이드록시에탄(1,1-디일비스프로폰산), 에틸렌디아민테트라(메틸렌프로폰산), 디에틸렌트리아민펜타(메틸렌포스폰산), 사르코산, 알라닌, 글루탐산, 아미노부티르산, 및 글리신을 포함할 수 있다.
킬레이트제는 세정 조성물 총중량을 기준으로 0.1 내지 5 중량% 범위로 포함될 수 있다.
억제제는 에칭후 잔류물(240)을 제거하기 위한 습식 세정 공정에서 식각 속도를 조절하고 금속의 부식을 억제하여 가변 저항 소자(240)를 구성하는 층들(221A 내지 229A)에 포함되는 금속의 손실을 방지하는 역할을 할 수 있다.
억제제의 구체적인 예는 질소 함유 헤테로 고리, 알킬암모늄 이온, 아미노 알킬, 아미노산과 같은 질소 함유 기능기를 갖는 화합물을 포함할 수 있다. 또한, 억제제는 산소, 황 또는 질소 중에서 선택되는 하나 이상의 헤테로 원자를 포함하는 탄소수 1 내지 10의 헤테로고리 화합물을 포함할 수 있다. 구체적으로, 억제제는 2,3,5-트리메틸피라진, 2-에틸-3,5-디메틸피라진, 퀴녹살린, 아세틸 피롤, 피리다진, 히스티딘, 피라진, 벤즈이미다졸 및 그 혼합물을 포함할 수 있다. 또한, 억제제는 글루타티온(환원), 시스테인, 2-메르캅토 벤즈이미다졸, 시스틴, 티오펜, 메르캅토 피리딘 N-옥사이드, 티아민 하이드로클로라이드, 테트라에틸 티우람 디설파이드, 2,5-디메르캅토-1,3-티아디아졸 및 그 혼합물을 포함하는, 질소 함유 기능기, 및 티올 또는 설파이드 기능기로부터 선택된 적어도 하나의 기능기를 포함하는 화합물일 수 있다.
억제제는 세정 조성물 총중량을 기준으로 0.1 내지 5 중량% 범위로 포함될 수 있다.
계면활성제는 패턴의 종횡비(A/R)를 고려하여 표면 장력을 조절하는 역할을 할 수 있다.
계면활성제로는 음이온성 계면활성제, 양이온성 계면활성제 또는 비이온성 계면활성제가 모두 이용될 수 있다. 양이온성 계면활성제로는 C8H17NH2 등의 아민류를 들 수 있고, 상기 음이온성 계면활성제로는 C8H17COOH 등의 탄화수소계 카르복시산, C8H17SO3H 등의 탄화수소계 술폰산, H(CF2)6COOH 등의 불소계 카르복시산을 들 수 있고, 비이온성 계면활성제로는 폴리옥시알킬렌알킬에테르 등의 에테르류를 들 수 있다.
계면활성제는 식각 조성물 총중량을 기준으로 0.1 내지 5 중량% 범위로 포함될 수 있다.
이와 같은 세정 조성물을 이용한 습식 식각 공정에 의해, 가변 저항 소자(220)를 구성하는 층들, 특히 비자성재료로 이루어지는 터널베리어층 패턴(225A)의 손상을 유발하지 않고 패턴 프로파일을 유지시키면서, 가변 저항 소자(220)의 측벽에 형성된 금속 폴리머 또는 금속 산화물을 포함하는 에칭후 잔류물(240)만을 선택적 및 효과적으로 제거할 수 있다.
도 2d를 참조하면, 습식 세정 공정이 수행된 공정 결과물을 따라 스페이서(250)를 형성할 수 있다. 스페이서(250)는 기 형성된 가변 저항 소자(220)를 추가 보호하기 위한 것으로서 생략될 수도 있다. 스페이서(250)는 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다.
도 2e를 참조하면, 스페이서(250)에 대해 전면 식각 공정을 수행함으로써 가변 저항 소자(220)의 측벽 상에 스페이서(250)가 위치할 수 있다.
이어서, 공정 결과물을 따라 보호막(260)을 형성할 수 있다. 보호막(260)은 가변 저항 소자(220)를 보호하기 위한 것으로, 실리콘 질화물과 같은 절연 물질로 형성될 수 있다.
도 2f를 참조하면, 도 2f의 공정 결과물을 덮는 제2 층간 절연막(270)을 형성할 수 있다. 제2 층간 절연막(270)은 절연 물질의 증착 및 평탄화 공정에 의하여 형성될 수 있다.
이어서, 제2 층간 절연막(270)을 관통하여 가변 저항 소자(220)의 상단, 즉, 캡핑층 패턴(229A)과 전기적으로 접속하는 상부 콘택 플러그(280)를 형성할 수 있다. 상부 콘택 플러그(280)는 제2 층간 절연막(270)을 선택적으로 식각하여 캡핑층 패턴(229A)을 노출시키는 콘택홀을 형성한 후, 콘택홀을 충분히 매립하는 두께로 도전 물질을 증착하고, 제2 층간 절연막(270)이 드러날 때까지 평탄화 공정을 수행하는 방식으로 형성될 수 있다. 상부 콘택 플러그(280)는 매립 특성이 우수하고, 전기 전도도가 높은 도전 물질로서 예컨대, 텅스텐(W), 탄탈륨(Ta) 등과 같은 금속 또는 티타늄 질화물(TiN) 등과 같은 금속 질화물을 포함할 수 있다.
이어서, 도시하지는 않았으나, 제2 층간 절연막(270) 및 상부 콘택 플러그(280) 상에 상부 콘택 플러그(280)와 전기적으로 접속하는 배선, 예컨대, 비트라인을 형성할 수 있다.
이상으로 설명한 공정에 의하여, 도 2f에 도시된 것과 같은 반도체 메모리가 형성될 수 있다.
도 2f를 다시 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리는 기판(200) 상에 위치하고 기판(200)의 일부와 접속하는 하부 콘택 플러그(210), 하부 콘택 플러그(210) 상에서 하부 콘택 플러그(210)와 접속하는 가변 저항 소자(220)의 하부 전극(221A), 하부 전극(221A) 상에서 하부 전극(221A)과 접속하는 가변 저항 소자(220)의 나머지 부분(222A 내지 229A), 가변 저항 소자(220)의 측벽 상에 형성되는 스페이서(250) 및 가변 저항 소자(220)를 덮는 보호막(260)을 포함할 수 있다.
여기서, 하부 전극(221A)의 하부는 제1 층간 절연막(205) 내에 매립되고 상부는 그 위로 돌출된 형상을 가질 수 있다. 또한, 하부 전극(221A)의 상부는 적층 구조물(222A 내지 229A)과 정렬된 측벽을 가지나, 하부는 그렇지 않을 수 있다.
가변 저항 소자(220)의 나머지 부분(222A 내지 229A)은 버퍼층 패턴(222A), 시드층 패턴(223A), 자유층 패턴(224A), 터널 베리어층 패턴(225A), 고정층 패턴(226A), 교환 결합층 패턴(227A), 자기 보정층 패턴(228A) 및 캡핑층 패턴(229A)을 포함할 수 있다.
스페이서(250)는 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다. 보호막(270)은 실리콘 질화물과 같은 절연 물질을 포함할 수 있다.
이러한 가변 저항 소자(220)는 하부 콘택 플러그(210) 및 상부 콘택 플러그(290)를 통하여 가변 저항 소자(220)의 하단 및 상단에 인가되는 전압 또는 전류에 따라, 서로 다른 저항 상태 사이에서 스위칭함으로써 데이터를 저장할 수 있다. 보다 구체적으로, 가변 저항 소자(220)에 인가되는 전압 또는 전류에 따라 자유층 패턴(224A)의 자화 방향이 가변됨으로써 고정층 패턴(226A)의 자화 방향과 대비되는 방식으로 데이터를 저장할 수 있다. 자유층 패턴(224A)과 고정층 패턴(226A)의 자화 방향이 서로 평행한 경우, 가변 저항 소자(220)는 저저항 상태에 있을 수 있고, 예컨대, 데이터 '0'을 저장할 수 있다. 반대로, 자유층 패턴(224A)과 고정층 패턴(226A)의 자화 서로 반평행한 경우, 가변 저항 소자(220)는 고저항 상태에 있을 수 있고, 예컨대, 데이터 '1'을 저장할 수 있다. 자유층 패턴(224A)의 자화 방향 변화는 스핀 전달 토크(spin transfer torque)에 의할 수 있다.
자유층 패턴(224A) 및 고정층 패턴(226A)의 자화 방향은 도시된 바와 같이 층의 계면 예컨대, 자유층 패턴(224A)과 터널 베리어층 패턴(225A) 사이의 계면에 대해 수직일 수 있다. 즉, 가변 저항 소자(220)는 수직형 MTJ 구조물을 포함할 수 있다. 자기 보정층 패턴(228A)의 자화 방향은 고정층 패턴(226A)의 자화 방향과 반평행할 수 있다. 그에 따라, 도시된 바와 같이, 고정층 패턴(226A)이 위에서 아래로 향하는 자화 방향을 갖는 경우, 자기 보정층 패턴(228A)은 아래에서 위로 향하는 자화 방향을 가질 수 있다. 반대로, 고정층 패턴(226A)이 아래에서 위로 향하는 자화 방향을 갖는 경우, 자기 보정층 패턴(228A)은 위에서 아래로 향하는 자화 방향을 가질 수 있다.
이상으로 설명한 반도체 메모리 및 그 제조방법에 의하면, 가변 저항 소자(220) 형성을 위한 식각 공정에서 발생되는 금속 폴리머 또는 금속 산화물 등의 식각 잔류물이 가변 저항 소자(220) 측벽에 재증착되어 형성된 에칭후 잔류물(240)을 습식 세정 공정에 의해 선택적 및 효율적으로 제거할 수 있다. 이러한 습식 세정 공정은 특히 수용액에서 손상이 큰 비자성 재료로 이루어진 터널 베리어층 패턴(225A)을 포함하는 가변 저항 소자(220)를 구성하는 층들에는 손상을 유발하지 않고 패턴을 유지시키면서, 가변 저항 소자(220)의 측벽에 형성된 금속 폴리머 또는 금속 산화물만을 제거할 수 있는 세정 조성물을 이용하여 이루어질 수 있다. 이와 같이, 가변 저항 소자(220)을 형성을 위한 식각 공정 후에, 에칭후 잔류물(240) 제거를 위한 세정 조성물을 이용한 습식 세정 공정을 적용함으로써, 에칭후 잔류물(240)에 기인하는 금속성 브릿지를 방지하고, 소자의 벤딩에 의한 자화 특성 열화를 방지하여 결과적으로 가변 저항 소자(220)의 특성을 개선시킬 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 3 내지 도 7은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 3을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 제조방법의 실시예들 중 하나 이상에 의해 제조될 수 있다. 예컨대, 기억부(1010)는 기판 상에 물질막을 형성하는 단계; 상기 물질막을 식각하여 물질 패턴을 형성하는 단계; 및 상기 식각 중에 발생되어 상기 물질 패턴 측벽에 재증착된 잔류물을 습식 세정 공정에 의해 제거하는 단계를 포함할 수 있으며, 상기 습식 세정 공정은 불소 함유 화합물 또는 아민; 및 물을 포함하고, 7 내지 14 범위의 pH를 갖는 세정 조성물을 이용하여 수행될 수 있는 방법에 의해 제조될 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성 향상이 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 4를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 제조방법의 실시예들 중 하나 이상에 의해 제조될 수 있다. 예를 들어, 캐시 메모리부(1120)는 기판 상에 물질막을 형성하는 단계; 상기 물질막을 식각하여 물질 패턴을 형성하는 단계; 및 상기 식각 중에 발생되어 상기 물질 패턴 측벽에 재증착된 잔류물을 습식 세정 공정에 의해 제거하는 단계를 포함할 수 있으며, 상기 습식 세정 공정은 불소 함유 화합물 또는 아민; 및 물을 포함하고, 7 내지 14 범위의 pH를 갖는 세정 조성물을 이용하여 수행될 수 있는 방법에 의해 제조될 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성 향상이 가능하다.
도 4에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 5를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 제조방법의 실시예들 중 하나 이상에 의해 제조될 수 있다. 예를 들어, 주기억장치(1220)는 기판 상에 물질막을 형성하는 단계; 상기 물질막을 식각하여 물질 패턴을 형성하는 단계; 및 상기 식각 중에 발생되어 상기 물질 패턴 측벽에 재증착된 잔류물을 습식 세정 공정에 의해 제거하는 단계를 포함할 수 있으며, 상기 습식 세정 공정은 불소 함유 화합물 또는 아민; 및 물을 포함하고, 7 내지 14 범위의 pH를 갖는 세정 조성물을 이용하여 수행될 수 있는 방법에 의해 제조될 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 제조방법의 실시예들 중 하나 이상에 의해 제조될 수 있다. 예를 들어, 보조기억장치(1230)는 기판 상에 물질막을 형성하는 단계; 상기 물질막을 식각하여 물질 패턴을 형성하는 단계; 및 상기 식각 중에 발생되어 상기 물질 패턴 측벽에 재증착된 잔류물을 습식 세정 공정에 의해 제거하는 단계를 포함할 수 있으며, 상기 습식 세정 공정은 불소 함유 화합물 또는 아민; 및 물을 포함하고, 7 내지 14 범위의 pH를 갖는 세정 조성물을 이용하여 수행될 수 있는 방법에 의해 제조될 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 6의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 6의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 6을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 제조방법의 실시예들 중 하나 이상에 의해 제조될 수 있다. 예를 들어, 임시 저장 장치(1340)는 기판 상에 물질막을 형성하는 단계; 상기 물질막을 식각하여 물질 패턴을 형성하는 단계; 및 상기 식각 중에 발생되어 상기 물질 패턴 측벽에 재증착된 잔류물을 습식 세정 공정에 의해 제거하는 단계를 포함할 수 있으며, 상기 습식 세정 공정은 불소 함유 화합물 또는 아민; 및 물을 포함하고, 7 내지 14 범위의 pH를 갖는 세정 조성물을 이용하여 수행될 수 있는 방법에 의해 제조될 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상이 가능하다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 7을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 제조방법의 실시예들 중 하나 이상에 의해 제조될 수 있다. 예를 들어, 메모리(1410)는 기판 상에 물질막을 형성하는 단계; 상기 물질막을 식각하여 물질 패턴을 형성하는 단계; 및 상기 식각 중에 발생되어 상기 물질 패턴 측벽에 재증착된 잔류물을 습식 세정 공정에 의해 제거하는 단계를 포함할 수 있으며, 상기 습식 세정 공정은 불소 함유 화합물 또는 아민; 및 물을 포함하고, 7 내지 14 범위의 pH를 갖는 세정 조성물을 이용하여 수행될 수 있는 방법에 의해 제조될 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 제조방법의 실시예들 중 하나 이상에 의해 제조될 수 있다. 예를 들어, 버퍼 메모리(1440)는 기판 상에 물질막을 형성하는 단계; 상기 물질막을 식각하여 물질 패턴을 형성하는 단계; 및 상기 식각 중에 발생되어 상기 물질 패턴 측벽에 재증착된 잔류물을 습식 세정 공정에 의해 제거하는 단계를 포함할 수 있으며, 상기 습식 세정 공정은 불소 함유 화합물 또는 아민; 및 물을 포함하고, 7 내지 14 범위의 pH를 갖는 세정 조성물을 이용하여 수행될 수 있는 방법에 의해 제조될 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
200: 기판 205: 제1 층간 절연막
210: 하부 콘택 플러그 221A: 하부 전극
222A: 버퍼층 패턴 223A: 시드층 패턴
224A: 자유층 패턴 225A: 터널 베리어층 패턴
226A: 고정층 패턴 227A: 교환 결합층 패턴
228A: 자기 보정층 패턴 229A: 캡핑층 패턴
220: 가변 저항 소자 240: 에칭후 잔류물
250: 스페이서 260: 보호막
270: 제2 층간 절연막 280: 상부 콘택 플러그

Claims (41)

  1. 세정 조성물로서,
    상기 세정 조성물은 불소 함유 화합물 또는 아민, 및 물을 포함하고, 7 내지 14 범위의 pH를 가지며, MTJ (Magnetic Tunnel Junction) 구조물을 포함하는 가변 저항 소자에 포함되는 비자성층에 대한 손상을 방지 또는 최소화하면서 상기 가변 저항 소자의 측벽에 재증착된 금속 폴리머, 금속 산화물, 또는 그 조합을 제거하도록 구성되는
    세정 조성물.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 불소 함유 화합물은 HF, NaF, KF, AlF3, HBF4, NH4F, NH4HF2, NaHF2, KHF2, 또는 NH4BF4, 또는 그 조합을 포함하는
    세정 조성물.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 불소 함유 화합물은 상기 세정 조성물 총중량을 기준으로 1 내지 40 중량% 범위로 포함되는
    세정 조성물.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 아민은 하이드록실 아민, 알킬아민, 알칸올 아민, 또는 방향족 아민, 또는 그 조합을 포함하는
    세정 조성물.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 아민은 상기 세정 조성물 총중량을 기준으로 1 내지 30 중량% 범위로 포함되는
    세정 조성물.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 세정 조성물은 9 내지 11 범위의 pH를 갖는
    세정 조성물.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 세정 조성물은 NH4OH, KOH, NaOH, 또는 TMAH(trimethylammonium hydroxide), 또는 그 조합을 포함하는 pH 조절제에 의해 pH가 조절되어 있는
    세정 조성물.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 세정 조성물은 킬레이트제를 더 포함하고, 상기 킬레이트제는 디아민, 베타-디케톤, 에틸렌-디아민-테트라-아세트산, 암모늄염, 트리- 및 폴리카르복실산 및 그 염, 또는 아미노기와 카르복실산기를 동시에 갖는 화합물, 또는 그 조합을 포함하는
    세정 조성물.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 세정 조성물은 억제제를 더 포함하고, 상기 억제제는 산소, 황 또는 질소 중에서 선택되는 하나 이상의 헤테로 원자를 포함하는 탄소수 1 내지 10의 헤테로고리 화합물, 질소 함유 기능기를 갖는 화합물, 또는 질소 함유 기능기, 및 티올 또는 설파이드 기능기로부터 선택된 적어도 하나의 기능기를 포함하는 화합물, 또는 그 조합을 포함하는
    세정 조성물.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 세정 조성물은 계면활성제를 더 포함하고, 상기 계면활성제는 음이온성 계면활성제, 양이온성 계면활성제, 또는 비이온성 계면활성제, 또는 그 조합을 포함하는
    세정 조성물.
  11. 반도체 메모리를 포함하는 전자 장치의 제조방법으로서,
    기판 상에 물질막을 형성하는 단계;
    상기 물질막을 식각하여 물질 패턴을 형성하는 단계; 및
    상기 식각 중에 발생되어 상기 물질 패턴 측벽에 재증착된 잔류물을 습식 세정 공정에 의해 제거하는 단계를 포함하며,
    상기 습식 세정 공정은 불소 함유 화합물 또는 아민; 및 물을 포함하고, 7 내지 14 범위의 pH를 갖는 세정 조성물을 이용하여 수행되며,
    상기 물질 패턴은 MTJ (Magnetic Tunnel Junction) 구조물을 포함하는 가변 저항 소자를 포함하며,
    상기 세정 조성물은 상기 가변 저항 소자에 포함되는 비자성층에 대한 손상을 방지 또는 최소화하면서 상기 가변 저항 소자의 측벽에 재증착된 금속 폴리머, 금속 산화물, 또는 그 조합을 제거하도록 구성되는
    전자 장치의 제조방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 금속 폴리머, 금속 산화물, 또는 그 조합은 Hf, Fe, Al, Co, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합을 포함하는
    전자 장치의 제조방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 비자성층은 절연성 산화물을 포함하는
    전자 장치의 제조방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 불소 함유 화합물은 HF, NaF, KF, AlF3, HBF4, NH4F, NH4HF2, NaHF2, KHF2, 또는 NH4BF4, 또는 그 조합을 포함하는
    전자 장치의 제조방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 불소 함유 화합물은 상기 세정 조성물 총중량을 기준으로 1 내지 40 중량% 범위로 포함되는
    전자 장치의 제조방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 아민은 하이드록실 아민, 알킬아민, 알칸올 아민, 또는 방향족 아민, 또는 그 조합을 포함하는
    전자 장치의 제조방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 아민은 상기 세정 조성물 총중량을 기준으로 1 내지 30 중량% 범위로 포함되는
    전자 장치의 제조방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 세정 조성물은 9 내지 11 범위의 pH를 갖는
    전자 장치의 제조방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 세정 조성물은 NH4OH, KOH, NaOH, 또는 TMAH(trimethylammonium hydroxide), 또는 그 조합을 포함하는 pH 조절제에 의해 pH가 조절되어 있는
    전자 장치의 제조방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 세정 조성물은 킬레이트제를 더 포함하고, 상기 킬레이트제는 디아민, 베타-디케톤, 에틸렌-디아민-테트라-아세트산, 암모늄염, 트리- 및 폴리카르복실산 및 그 염, 또는 아미노기와 카르복실산기를 동시에 갖는 화합물, 또는 그 조합을 포함하는
    전자 장치의 제조방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 세정 조성물은 억제제를 더 포함하고, 상기 억제제는 산소, 황 또는 질소 중에서 선택되는 하나 이상의 헤테로 원자를 포함하는 탄소수 1 내지 10의 헤테로고리 화합물, 질소 함유 기능기를 갖는 화합물, 또는 질소 함유 기능기, 및 티올 또는 설파이드 기능기로부터 선택된 적어도 하나의 기능기를 포함하는 화합물, 또는 그 조합을 포함하는
    전자 장치의 제조방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 세정 조성물은 계면활성제를 더 포함하고, 상기 계면활성제는 음이온성 계면활성제, 양이온성 계면활성제, 또는 비이온성 계면활성제, 또는 그 조합을 포함하는
    전자 장치의 제조방법.
  23. 반도체 메모리를 포함하는 전자 장치의 제조방법으로서,
    기판 상에, 버퍼층을 형성하는 단계;
    상기 버퍼층 상에, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물을 형성하는 단계;
    상기 버퍼층 및 상기 MTJ 구조물을 선택적으로 식각하여 버퍼층 패턴 및 MTJ 구조물 패턴을 형성하는 단계; 및
    상기 식각 중에 발생되어 상기 버퍼층 패턴 및 상기 MTJ 구조물 패턴 측벽에 재증착된 잔류물을 습식 세정 공정에 의해 제거하는 단계를 포함하며,
    상기 습식 세정 공정은 불소 함유 화합물 또는 아민; 및 물을 포함하고, 7 내지 14 범위의 pH를 갖는 세정 조성물을 이용하여 수행되며,
    상기 세정 조성물은 상기 MTJ 구조물 패턴에 포함되는 상기 터널 베리어층에 대한 손상을 방지 또는 최소화하면서 상기 버퍼층 패턴 및 상기 MTJ 구조물 패턴의 측벽에 재증착된 금속 폴리머, 금속 산화물, 또는 그 조합을 제거하도록 구성되는
    전자 장치의 제조방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 버퍼층은 Hf, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합을 포함하는
    전자 장치의 제조방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 터널 베리어층은 MgO, CaO, SrO, TiO, VO, 또는 NbO, 또는 그 조합을 포함하는
    전자 장치의 제조방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 식각은 IBE(Ion Beam Etching) 방식 또는 RIE(Reactive Ion Etching) 방식에 의한 물리적 식각으로 이루어지는
    전자 장치의 제조방법.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 금속 폴리머, 금속 산화물, 또는 그 조합은 Hf, Fe, Al, Co, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합을 포함하는
    전자 장치의 제조방법.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 불소 함유 화합물은 HF, NaF, KF, AlF3, HBF4, NH4F, NH4HF2, NaHF2, KHF2, 또는 NH4BF4, 또는 그 조합을 포함하는
    전자 장치의 제조방법.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 불소 함유 화합물은 상기 세정 조성물 총중량을 기준으로 1 내지 40 중량% 범위로 포함되는
    전자 장치의 제조 방법.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 아민은 하이드록실 아민, 알킬아민, 알칸올 아민, 또는 방향족 아민, 또는 그 조합을 포함하는
    전자 장치의 제조방법.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 아민은 상기 세정 조성물 총중량을 기준으로 1 내지 30 중량% 범위로 포함되는
    전자 장치의 제조방법.
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 세정 조성물은 9 내지 11 범위의 pH를 갖는
    전자 장치의 제조방법.
  33. ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 세정 조성물은 NH4OH, KOH, NaOH, 또는 TMAH(trimethylammonium hydroxide), 또는 그 조합을 포함하는 pH 조절제에 의해 pH가 조절되어 있는
    전자 장치의 제조방법.
  34. ◈청구항 34은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 세정 조성물은 킬레이트제를 더 포함하고, 상기 킬레이트제는 디아민, 베타-디케톤, 에틸렌-디아민-테트라-아세트산, 암모늄염, 트리- 및 폴리카르복실산 및 그 염, 또는 아미노기와 카르복실산기를 동시에 갖는 화합물, 또는 그 조합을 포함하는
    전자 장치의 제조방법.
  35. ◈청구항 35은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 세정 조성물은 억제제를 더 포함하고, 상기 억제제는 산소, 황 또는 질소 중에서 선택되는 하나 이상의 헤테로 원자를 포함하는 탄소수 1 내지 10의 헤테로고리 화합물, 질소 함유 기능기를 갖는 화합물, 또는 질소 함유 기능기, 및 티올 또는 설파이드 기능기로부터 선택된 적어도 하나의 기능기를 포함하는 화합물, 또는 그 조합을 포함하는
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    상기 세정 조성물은 계면활성제를 더 포함하고, 상기 계면활성제는 음이온성 계면활성제, 양이온성 계면활성제, 또는 비이온성 계면활성제, 또는 그 조합을 포함하는
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446175B2 (en) * 2017-05-16 2019-10-15 Western Digital Technologies, Inc. Spin transfer torque device with oxide layer beneath the seed layer
KR102368033B1 (ko) * 2017-09-20 2022-02-25 삼성전자주식회사 자기 저항 메모리 소자의 제조 방법
KR20190104902A (ko) * 2018-03-02 2019-09-11 마이크로머티어리얼즈 엘엘씨 금속 산화물들을 제거하기 위한 방법들
CN110875421B (zh) * 2018-09-04 2023-05-23 联华电子股份有限公司 磁阻式存储单元及其制造方法
US12075629B2 (en) 2019-03-20 2024-08-27 Kioxia Corporation Magnetic memory device with nonmagnetic layer having two additive elements
JP2020155565A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 磁気記憶装置
CA3039238A1 (en) * 2019-04-05 2020-10-05 Fluid Energy Group Ltd. Novel inhibited hydrofluoric acid composition

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5279771A (en) 1990-11-05 1994-01-18 Ekc Technology, Inc. Stripping compositions comprising hydroxylamine and alkanolamine
US6248704B1 (en) * 1999-05-03 2001-06-19 Ekc Technology, Inc. Compositions for cleaning organic and plasma etched residues for semiconductors devices
US6969688B2 (en) 2002-10-08 2005-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Wet etchant composition and method for etching HfO2 and ZrO2
US20050089489A1 (en) * 2003-10-22 2005-04-28 Carter Melvin K. Composition for exfoliation agent effective in removing resist residues
KR100785458B1 (ko) 2005-05-18 2007-12-13 삼성전자주식회사 강유전체 박막의 제조 방법 및 이를 이용한 반도체 장치의제조 방법
US7732284B1 (en) 2008-12-26 2010-06-08 Texas Instruments Incorporated Post high-k dielectric/metal gate clean
US8871365B2 (en) 2012-02-28 2014-10-28 Headway Technologies, Inc. High thermal stability reference structure with out-of-plane aniotropy to magnetic device applications
US10553785B2 (en) 2012-04-20 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetoresistive random access memory device and method of making same
EP2722902B1 (en) 2012-10-22 2016-11-30 Crocus Technology S.A. Self-referenced MRAM element and device having improved magnetic field
KR20140091856A (ko) 2013-01-14 2014-07-23 삼성전자주식회사 멀티스텝 식각공정을 통하여 자기램에서 자기 터널 접합층 형성 방법
US9130156B2 (en) 2013-02-08 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Process to remove film from semiconductor devices
US9166153B2 (en) 2013-02-08 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. System and process to remove film from semiconductor devices
US9460768B2 (en) 2013-03-14 2016-10-04 Intel Corporation Cross point array MRAM having spin hall MTJ devices
US9466787B2 (en) 2013-07-23 2016-10-11 Micron Technology, Inc. Memory cells, methods of fabrication, semiconductor device structures, memory systems, and electronic systems
US9348697B2 (en) 2013-09-10 2016-05-24 Kabushiki Kaisha Toshiba Magnetic random access memory
US9461242B2 (en) 2013-09-13 2016-10-04 Micron Technology, Inc. Magnetic memory cells, methods of fabrication, semiconductor devices, memory systems, and electronic systems
US9460397B2 (en) 2013-10-04 2016-10-04 Samsung Electronics Co., Ltd. Quantum computing device spin transfer torque magnetic memory
KR102303825B1 (ko) 2014-03-25 2021-09-24 삼성전자주식회사 반도체 장치에 적용되는 세정 조성물
KR102354468B1 (ko) 2015-01-23 2022-01-24 삼성전자주식회사 패턴 형성 방법, 이를 이용한 반도체 소자의 제조방법, 및 이를 이용하여 제조된 반도체 소자
US9461240B2 (en) 2015-02-26 2016-10-04 Kabushiki Kaisha Toshiba Magnetoresistive memory device
KR20160122916A (ko) * 2015-04-14 2016-10-25 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법

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