KR102303825B1 - 반도체 장치에 적용되는 세정 조성물 - Google Patents
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Abstract
반도체 장치에 적용되는 세정 조성물이 제공된다. 상기 세정 조성물은 반도체 실리콘 기판 상에 건식 식각 공정을 통하여 물질막으로부터 형성되는 물질 패턴에서, 물질 패턴에 적용되는 습식 식각 공정의 에천트(etchant)로써, 총 100 중량% 내에 10 내지 20 중량% 의 하이드록실 아민(hydroxylamine), 5 내지 20 중량% 의 하이드라진 하이드레이트(hydrazine hydrate), 10 내지 30 중량% 의 유기 용매와, 물을 포함한다.
Description
본 발명의 기술적 사상에 따르는 실시예들은 반도체 장치에 적용되는 세정 조성물에 관한 것이다.
일반적으로, 자기저항 메모리(magnetoresistive random access memory; MRAM)는 기존의 동적 메모리(dynamic RAM) 보다 저장 용량을 크게 갖는다. 이를 위해서, 상기 자기저항 메모리는 동적 메모리의 커패시터들에 대응되는 자기터널접합(magnetic tunnel junction; MTJ) 구조물들을 구비해서 제조된다. 따라서, 상기 자기터널접합 구조물들의 체적의 크기는 자기저항 메모리의 저장 용량에 영향을 미친다.
이 경우에, 상기 자기터널접합 구조물들은 반도체 실리콘 기판 상에서 금속 층들과, 금속층들 사이에 절연층(MgO)을 포함하는 자기터널접합막 상에 건식 식각 공정을 적용해서 형성된다. 상기 건식 식각 공정이 수행되는 동안에, 상기 자기터널접합 구조물들의 각각은 건식 식각 가스, 금속 층들과 절연층의 반응으로 측벽들 상에 폴리머들을 갖는다.
상기 건식 식각 공정이 완료된 후에, 상기 자기터널접합 구조물들은 아민과 유기용매를 포함하는 세정 용액으로 습식 식각 공정을 적용받는다. 상기 세정 용액은 아민과 유기용매의 함량에 따라서 자기터널접합 구조물로부터 폴리머를 제거하는데 식각 속도를 크게 가지거나 낮게 가질 수 있다.
따라서, 상기 세정 용액에서 아민과 유기 용매의 함량이 적절히 조절되는 때에도, 상기 자기터널접합 구조물들은 세정 용액의 적용 후에 폴리머 찌꺼기로 인해서 반도체 기판 상에서 전기적으로 단락(短絡)될 수 있다. 또한, 상기 세정 용액은 절연층에 대한 식각 속도를 크게 가지기 때문에 자기터널접합 구조물의 패턴 프로파일을 불량하게 만든다. 상기 자기터널접합 구조물의 패턴 프로파일의 불량은 자기저항 메모리의 저장 용량을 일정하게 가질 수 없다.
본 발명이 해결하고자 하는 과제는, 반도체 실리콘 기판 상에서 다층 구조로 이루어지고 다층 구조에 절연층(MgO)을 포함하는 물질 패턴을 건식 식각 공정으로 형성한 후에, 습식 식각 공정에서 물질 패턴의 측벽들로부터 폴리머들을 적절하게 제거시키고 그리고 물질 패턴의 패턴 프로파일을 양호하게 유지시키는데 적합한 세정 조성물을 제공하는데 있다.
본 발명의 실시예들에 따르는 반도체 장치에 적용되는 세정 조성물이 제공된다. 상기 세정 조성물은, 반도체 실리콘 기판 상에 건식 식각 공정을 통하여 물질막으로부터 형성되는 물질 패턴에서, 상기 물질 패턴에 적용되는 습식 식각 공정의 에천트(etchant)로써, 총 100 중량% 내에 10 내지 20 중량% 의 하이드록실 아민(hydroxylamine), 5 내지 20 중량% 의 하이드라진 하이드레이트(hydrazine hydrate), 10 내지 30 중량% 의 유기 용매와, 물을 포함하되, 상기 물질막은 다층 구조로 이루어져서 상기 다층 구조에 마그네슘 옥사이드(MgO)를 포함한다.
상기 유기 용매는 디에틸렌 글리콜, 디프로필렌 글리콜, 디부틸렌 글리콜, 에틸렌 글리콜, 프로필렌 글리콜, 에틸렌 글리콘 모노에틸 에테르, 디프로필렌 글리콜 메틸 에테르, 에틸렌 글리콜 모노프로필 에테르, 그리고 테트라에틸렌 글리콜 에테르 중 적어도 하나를 포함한다.
상기 세정 조성물은 계면 활성제를 0.001 내지 0.1 중량% 더 포함하되, 상기 계면 활성제는 암모늄 플루오르알킬 술폰 이미드, CnF2n+1CH2CH2SO3 -NH4 +, CnF2n+1CH2CH2SO3H, (CnF2n+1CH2CH2O)xPO(ONH4 +)y(OCH2CH2OH)z, CnF2n+1CH2CH2O(OCH2CH2OH)xH, CnF2n+1SO2N(C2H5)(CH2CH2)xH, CnF2n+1CH2CH2OCH2(OH)CH2CH2N(CnF2n+1)2, 및 CnF2n+1CH2CH2OCH2(OCH2CH2)nCH2CH2N(CnF2n+1)2 중 적어도 하나를 포함하되, 상기 n 은 1 내지 20 의 정수이고, 상기 x, y 및 z 은 x + y + z = 3 을 만족한다.
상기 세정 조성물은 암모늄염을 0.01 내지 10 중량% 더 포함하되, 상기 암모늄염은 암모늄퍼설페이트, 암모늄설페이트, 암모늄클로라이드, 암모늄포스페이트, 그리고 암모늄나이트라이드 중 적어도 하나를 포함한다.
상기 세정 조성물은 암모늄염을 0.01 내지 10 중량% 더 포함하되, 상기 암모늄염은 암모늄퍼설페이트, 암모늄설페이트, 암모늄클로라이드, 암모늄포스페이트, 그리고 암모늄나이트라이드 이외에 암모늄 이온을 가지는 화합물을 포함한다.
상기 물질 패턴은 차례로 적층되는 반강자성체, 제 1 강자성체, 절연체, 제 2 강자성체와 텅스텐(W)을 포함하는 자기저항메모리(magnetoresistive random acess mememory; MRAM)의 자기터널접합(magnetic tunnel junction; MTJ) 구조물을 이루되, 상기 절연체는 상기 마그네슘 옥사이드(MgO)를 포함한다.
상기 물질 패턴은 차례로 적층되는 제 1 절연체, 제 1 도전체, 제 2 절연체, 제 2 도전체와 제 3 도전체를 포함하는 플레쉬 메모리(Flash RAM)의 셀 스트링(cell string) 구조물을 이루되, 상기 셀 스트링 구조물은 상기 반도체 기판에 수평 채널을 가지고, 상기 제 1 절연체는 상기 마그네슘 옥사이드(MgO)를 포함하고, 상기 제 2 절연체는 상기 제 1 절연체와 다른 절연물질을 포함하고, 상기 제 1 도전체와 상기 제 2 도전체는 도핑된 폴리실리콘을 포함하고, 및 상기 제 3 도전체는 금속을 포함한다.
상기 물질 패턴은 제 1 절연패턴, 상기 제 1 절연패턴의 일측의 테두리에 절개된 고리 형상을 가지고 순차적으로 수직하게 위치되면서 상기 제 1 절연패턴의 측부를 향하여 개구되는 제 2 절연패턴들, 그리고 상기 제 1 절연패턴에 위치해서 제 2 절연패턴들로부터 순차적으로 수평하게 위치되는 도전 패턴과 제 3 절연패턴을 포함하는 플레쉬 메모리의 셀 스트링 구조물을 이루되, 상기 셀 스트링 구조물은 상기 도전 패턴에 수직 채널을 가지고, 상기 제 1 절연패턴과 상기 제 3 절연패턴 중 하나는 실리콘 옥사이드, 실리콘 나이트라이드와 실리콘 옥시 나이트라이드 중 적어도 하나를 포함하고, 상기 제 2 절연패턴들의 각각은 상기 마그네슘 옥사이드(MgO)를 포함하고, 상기 도전 패턴은 도핑된 폴리실리콘과 도핑된 단결정 실리콘 중 하나를 포함한다.
상술한 바와 같이, 본 발명의 실시예들에 따르는 반도체 장치에 적용되는 세정 조성물이 총 100 중량% 내에 10 내지 20 중량% 의 하이드록실 아민(hydroxylamine), 5 내지 20 중량% 의 하이드라진 하이드레이트(hydrazine hydrate), 10 내지 30 중량% 의 유기 용매, 0.001 내지 0.1 중량% 의 계면 활성제와, 0.01 내지 10 중량% 의 암모늄염을 포함하기 때문에,
상기 세정 조성물은 반도체 실리콘 기판 상에서 다층 구조 내 절연층(MgO)을 포함하는 물질 패턴에 적용되어 물질 패턴의 측벽으로부터 폴리머를 양호하게 제거시킬 수 있다.
상기 세정 조성물은 반도체 실리콘 기판 상에서 다층 구조 내 절연층(MgO)을 포함하는 물질 패턴에 적용해도 절연층과, 다층 구조 내 다른 층들의 패턴 프로파일을 양호하게 유지시킬 수 있다.
도 1 은 본 발명의 실시예들에 따르는 자기저항 메모리를 보여주는 개략도이다.
도 2 내지 도 9 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 자기터널접합 구조물의 형성방법을 설명하는 단면도이다.
도 10 은 본 발명의 실시예들에 따르는 플레쉬 메모리에서 수평 채널을 가지는 하나의 셀 스트링(cell string)을 보여주는 회로도이다.
도 11 은 도 10 의 셀 스트링의 제 1 체크 영역(P)에서 셀 스트링 구조물들을 보여주는 개략도이다.
도 12 는 본 발명의 실시예들에 따르는 플레쉬 메모리에서 수직 채널들을 각각 가지는 셀 스트링들을 보여주는 회로도이다.
도 13 은 도 12 의 셀 스트링들에서 셀 스트링 구조물들을 보여주는 개략도이다.
도 2 내지 도 9 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 자기터널접합 구조물의 형성방법을 설명하는 단면도이다.
도 10 은 본 발명의 실시예들에 따르는 플레쉬 메모리에서 수평 채널을 가지는 하나의 셀 스트링(cell string)을 보여주는 회로도이다.
도 11 은 도 10 의 셀 스트링의 제 1 체크 영역(P)에서 셀 스트링 구조물들을 보여주는 개략도이다.
도 12 는 본 발명의 실시예들에 따르는 플레쉬 메모리에서 수직 채널들을 각각 가지는 셀 스트링들을 보여주는 회로도이다.
도 13 은 도 12 의 셀 스트링들에서 셀 스트링 구조물들을 보여주는 개략도이다.
이하에서, 본 발명의 실시예들에 따르는 반도체 장치와, 반도체 장치에 적용되는 세정 조성물이 순차적으로 설명된다. 그러나, 상기 반도체 장치는 본 발명의 실시예들에서 자기저항 메모리와 플레쉬 메모리로 제한되지만 다른 메모리로 확장될 수 있다.
도 1 은 본 발명의 실시예들에 따르는 자기저항 메모리를 보여주는 개략도이다. 이 경우에, 상기 자기저항 메모리는 반도체 제조 공정의 영향을 고려하지 않고 예시적으로만 도시된다.
도 1 을 참조하면, 본 발명의 실시예들에 따르는 반도체 장치(110)는, 먼저, 자기저항 메모리(magnetoresistive random access memory; MRAM)를 지칭한다. 상기 자기저항 메모리(110)는 워드 라인(5)들과 비트 라인(100)들 사이에 자기터널접합 구조물(90)들을 포함한다. 상기 워드 라인(5)들과 비트 라인(100)들은 서로에 대해서 교차하여 복수 개의 교차 영역들을 갖는다.
상기 자기터널접합 구조물(90)들은 워드 라인(5)들과 비트 라인(100)들 사이의 교차 영역들에 위치된다. 상기 자기터널접합 구조물(90)들의 각각은 하나의 교차 영역을 통해서 하나의 워드 라인(5)과 하나의 비트 라인(100)과 전기적으로 접속한다. 상기 자기터널접합 구조물(90)들의 각각은 제 1 물질패턴(25), 제 2 물질 패턴(35), 제 3 물질패턴(45), 제 4 물질패턴(55)과 제 5 물질패턴(65)을 포함하는 물질패턴이다
제 1 물질패턴(25), 제 2 물질 패턴(35), 제 3 물질패턴(45), 제 4 물질패턴(55)과 제 5 물질패턴(65)은 도 2 내지 4 에서 상세히 설명하기로 한다.
도 2 내지 도 9 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 자기터널접합 구조물의 형성방법을 설명하는 단면도이다. 이 경우에, 상기 자기터널접합 구조물의 형성방법은 비트 라인 아래에만 관심을 가지기로 한다. 또한, 상기 자기터널접합 구조물은 본 발명의 실시예들을 상세하게 설명하기 위해서 반도체 제조 공정의 영향을 고려해서 실제에 근접하게 도시된다.
도 2 를 참조하면, 반도체 베이스 구조물(10)이 준비된다. 상기 반도체 베이스 구조물(10)은 반도체 실리콘 기판 및 워드 라인(5)을 포함할 수 있다. 상기 워드 라인(5)은 도전층으로 형성된다. 상기 반도체 베이스 구조물(10) 상에 제 1 물질막(20)과 제 2 물질막(30)이 순차적으로 형성된다.
상기 제 1 물질막(20)은 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2 또는 NiO 를 포함하는 반자성체이다. 상기 제 2 물질막(30)은 Fe, Co, Ni, Gd, Dy, NiFe, CoFe, MnAs, MnBi, MnSb,CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 또는 Y3Fe5O12 를 포함하는 강자성체이다.
도 3 을 참조하면, 상기 제 2 물질막(30) 상에 제 3 물질막(40)과 제 4 물질막(50)이 순차적으로 형성된다. 상기 제 3 물질막(40)은 제 2 물질막(30)과 제 4 물질막(50) 사이에서 터널링 장벽으로 작용하도록 마그네슘 옥사이드(MgO)를 포함하는 절연체이다.
상기 제 4 절연막(40)은 Fe, Co, Ni, Gd, Dy, NiFe, CoFe, MnAs, MnBi, MnSb,CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 또는 Y3Fe5O12 를 포함하는 강자성체이다.
도 4 를 참조하면, 상기 제 4 물질막(50) 상에 제 5 물질막(60)이 형성된다. 상기 제 5 물질막(60)은 텅스텐(W)을 포함한다. 여기서, 상기 제 5 물질막(60)은 제 1 내지 4 물질막들(20, 30, 40, 50)과 함께 물질막(70)을 구성한다. 계속해서, 상기 물질막(70) 상에 포토레지스트 패턴(75)들이 형성된다.
상기 포토레지스트 패턴(75)들은 반도체 베이스 구조물(10) 상에서 도 1 의 자기터널접합 구조물(90)들과 동일한 점유 면적을 갖는다.
도 5 를 참조하면, 제 1 건식 식각 공정이 도 4 의 물질막(70) 상에 적용된다. 좀 더 상세하게 설명하면, 상기 제 1 건식 식각 공정은 포토레지스트 패턴(75)들을 식각 마스크와 제 4 물질막(50)을 식각 버퍼막으로 이용해서 도 4 의 제 5 물질막(60)을 식각할 수 있다.
상기 제 5 물질막(60)은 제 1 건식 식각 공정을 이용해서 식각되어 제 5 예비 물질막 패턴(65A)들로 형성된다. 여기서, 상기 제 1 건식 식각 공정은 제 5 예비 물질막 패턴(65A)들의 측벽들에 제 1 폴리머(83)들을 형성한다. 상기 제 1 폴리머들은 제 5 물질막(60), 포토레지스트 패턴(75)들과, 제 1 건식 식각 공정의 공정 가스의 반응물이다.
상기 제 1 건식 식각 공정은 제 5 예비 물질막 패턴(65A)들의 측벽들과 상면들 사이의 모서리들을 식각해서 제 5 예비 물질막 패턴(65A)들의 측벽들과 상면들 사이에 둥근 형상들을 형성할 수 있다.
도 6 을 참조하면, 상기 제 5 예비막 물질 패턴(65A)들이 형성된 후에, 상기 제 5 예비막 물질 패턴(65A)들로부터 도 5 의 포토레지스트 패턴(75)들과 제 1 폴리머(83)들이 제거될 수 있다. 좀 더 상세하게 설명하면, 상기 포토레지스트 패턴(75)들과 제 1 폴리머(83)들은 포토레지스트 에싱 공정 및 포토레지스트 스트립 공정을 이용해서 제 5 예비 물질막 패턴(65A)들로부터 제거될 수 있다.
도 7 을 참조하면, 제 2 건식 식각 공정이 도 6 의 제 3 물질막(40), 제 4 물질막(50)과 제 5 예비 물질막 패턴(65A)들에 적용된다. 좀 더 상세하게 설명하면, 상기 제 2 건식 식각 공정은 제 5 예비 물질막 패턴(65A)들을 식각 마스크 그리고 제 2 물질막(30)을 식각 버퍼막으로 이용해서 제 4 물질막(50)과 제 3 물질막(40)을 차례로 식각할 수 있다.
상기 제 3 물질막(40)과 제 4 물질막(50)은 제 2 건식 식각 공정을 이용해서 식각되어 제 3 물질 패턴(45)들과 제 4 물질 패턴(55)들로 형성된다. 여기서, 상기 제 2 건식 식각 공정은 제 5 예비 물질막 패턴(65A)들을 부분적으로 식각해서 제 5 물질막 패턴(65B)을 형성할 수 있다.
또한, 상기 제 2 건식 식각 공정은 제 3 물질막(40), 제 4 물질막(50)과 제 5 예비 물질막 패턴(65A)의 식각 동안에 제 3 물질막(40), 제 4 물질막(50)과 제 5 예비 물질막 패턴(65A)들을 공정가스와 반응시켜서 제 3 물질 패턴(45)들, 제 4 물질 패턴(55)들과 제 5 물질막 패턴(65B)들의 측벽들에 제 2 폴리머(86)들을 형성할 수 있다.
상기 제 2 건식 식각 공정이 수행되는 동안에, 상기 제 3 물질 패턴(45)들과 제 4 물질 패턴(55)들은 제 2 폴리머(86)들을 이용해서 반도체 베이스 구조물(10) 상에서 제 5 물질막 패턴(65B)보다 점유 면적을 더 크게 갖는다. 더불어서, 상기 제 2 건식 식각 공정은 제 4 물질 패턴(55)들의 측벽들과 상면들 사이의 모서리들을 식각해서 제 4 물질 패턴(65A)들의 측벽들과 상면들 사이에 둥근 형상들을 형성할 수 있다.
도 8 을 참조하면, 제 3 건식 식각 공정이 도 7 의 제 1 물질(20)막, 제 2 물질막(30)과 제 5 물질막 패턴(65B)들에 적용된다. 좀 더 상세하게 설명하면, 상기 제 3 건식 식각 공정은 제 5 물질막 패턴(65B)들과 제 2 폴리머(86)들을 식각 마스크 그리고 반도체 베이스 구조물(00)을 식각 버퍼막으로 이용해서 제 2 물질막(30)과 제 1 물질막(20)을 차례로 식각할 수 있다.
상기 제 1 물질막(20)과 제 2 물질막(30)은 제 3 건식 식각 공정을 이용해서 식각되어 제 1 물질 패턴(25)들과 제 2 물질 패턴(35)들로 형성된다. 여기서, 상기 제 3 건식 식각 공정은 제 5 물질막 패턴(65B)들을 부분적으로 식각해서 제 5 물질 패턴(65)을 형성할 수 있다.
또한, 상기 제 3 건식 식각 공정은 제 1 물질막(20), 제 2 물질막(30)과 제 5 물질막 패턴(65B)의 식각 동안에 제 1 물질막(20), 제 2 물질막(30)과 제 5 물질막 패턴(65B)들을 공정가스와 반응시켜서 상기 제 1 물질 패턴(25)들, 제 2 물질 패턴(35)들, 제 3 물질 패턴(45)들, 제 4 물질 패턴(55)들과 제 5 물질 패턴(65)들의 측벽들에 제 3 폴리머(89)들을 형성할 수 있다.
상기 제 3 건식 식각 공정이 수행되는 동안에, 상기 제 1 물질 패턴(25)들과 제 2 물질 패턴(35)들은 제 3 폴리머(89)들을 이용해서 반도체 베이스 구조물(10) 상에서 제 3 물질 패턴(45)들과 제 4 물질 패턴(55)들보다 점유 면적을 더 크게 갖는다.
더불어서, 상기 제 3 건식 식각 공정은 제 2 물질 패턴(35)들의 측벽들과 상면들 사이의 모서리들을 식각해서 제 2 물질 패턴(55)들의 측벽들과 상면들 사이에 둥근 형상들을 형성할 수 있다. 상기 제 1 물질 패턴(25)들, 제 2 물질 패턴(35)들, 제 3 물질 패턴(45)들, 제 4 물질 패턴(55)들과 제 5 물질 패턴(65)들은 물질 패턴(90)들을 구성한다.
도 9 를 참조하면, 상기 물질 패턴(90)들이 형성된 후에, 상기 제 1 물질 패턴(25)들, 제 2 물질 패턴(35)들, 제 3 물질 패턴(45)들, 제 4 물질 패턴(55)들과 제 5 물질 패턴(65)들에 습식 식각 공정이 적용된다. 상기 습식 식각 공정은 제 1 물질 패턴(25)들, 제 2 물질 패턴(35)들, 제 3 물질 패턴(45)들, 제 4 물질 패턴(55)들과 제 5 물질 패턴(65)들의 측벽들로부터 제 3 폴리머(89)들을 제거시킬 수 있다.
상기 습식 식각 공정은 총 100 중량% 내에 10 내지 20 중량% 의 하이드록실 아민(hydroxylamine), 5 내지 20 중량% 의 하이드라진 하이드레이트(hydrazine hydrate), 10 내지 30 중량% 의 유기 용매, 0.001 내지 0.1 중량% 의 계면 활성제와, 0.01 내지 10 중량% 의 암모늄염을 포함하는 세정 조성물을 이용해서 수행된다.
상기 유기 용매는 디에틸렌 글리콜, 디프로필렌 글리콜, 디부틸렌 글리콜, 에틸렌 글리콜, 프로필렌 글리콜, 에틸렌 글리콘 모노에틸 에테르, 디프로필렌 글리콜 메틸 에테르, 에틸렌 글리콜 모노프로필 에테르, 그리고 테트라에틸렌 글리콜 에테르 중 적어도 하나를 포함한다.
상기 계면 활성제는 암모늄 플루오르알킬 술폰 이미드, CnF2n+1CH2CH2SO3 -NH4 +, CnF2n+1CH2CH2SO3H, (CnF2n+1CH2CH2O)xPO(ONH4 +)y(OCH2CH2OH)z, CnF2n+1CH2CH2O(OCH2CH2OH)xH, CnF2n+1SO2N(C2H5)(CH2CH2)xH, CnF2n+1CH2CH2OCH2(OH)CH2CH2N(CnF2n+1)2, 및 CnF2n+1CH2CH2OCH2(OCH2CH2)nCH2CH2N(CnF2n+1)2 중 적어도 하나를 포함한다(단, 상기 n 은 1 내지 20 의 정수이고, 상기 x, y 및 z 은 x + y + z = 3 을 만족함).
상기 암모늄염은 암모늄염은 암모늄퍼설페이트, 암모늄설페이트, 암모늄클로라이드, 암모늄포스페이트, 그리고 암모늄나이트라이드 중 적어도 하나를 포함한다. 그러나, 상기 암모늄염은 암모늄퍼설페이트, 암모늄설페이트, 암모늄클로라이드, 암모늄포스페이트, 그리고 암모늄나이트라이드 이외에 암모늄 이온을 가지는 화합물을 포함할 수 있다.
상기 세정 조성물에서, 상기 하이드록실 아민 그리고 하이드라진 하이드레이트가 10 내지 20 중량% 과 5 내지 20 중량% 를 가지면, 상기 하이드록실 아민 그리고 하이드라진 하이드레이트는 물질 패턴(90)과 반응해서 환원력을 통하여 제 1 물질 패턴(25)들, 제 2 물질 패턴(35)들, 제 3 물질 패턴(45)들, 제 4 물질 패턴(55)들과 제 5 물질 패턴(65)들의 측벽들로부터 제 3 폴리머(89)들을 용이하게 제거시키는데 기여한다.
따라서, 상기 하이드록실 아민 그리고 하이드라진 하이드레이트이 10 내지 20 중량% 와 5 내지 20 중량% 를 가지면, 상기 하이드록실 아민 그리고 하이드라진 하이드레이트는 도 8 의 물질 패턴(90)의 패턴 프로파일을 계속 유지시키면서 물질 패턴(90)으로부터 제 3 폴리머(89)들 만을 제거시킨다.
이 경우에, 상기 하이드록실 아민 그리고 하이드라진 하이드레이트가 10 내지 20 중량% 와 5 내지 20 중량% 를 벗어나면, 상기 하이드록실 아민 그리고 하이드라진 하이드레이트는 마그네슘 옥사이드(MgO)를 포함하는 제 3 물질 패턴(45)을 과도하게 식각하거나 제 3 폴리머(89)들에 대한 식각 속도를 작게 가질 수 있다.
또한, 상기 세정 조성물에서, 상기 유기 용매가 10 내지 30 중량% 를 가지면, 상기 유기 용매는 물질 패턴(90) 내 마그네슘 옥사이드(MgO)를 포함하는 제 3 물질 패턴(45)의 손상을 방지해주며 물과 잘 혼합되어 젖음성(wetting property)을 향상시켜서 제 3 폴리머(89)들의 제거 효율을 증대시킨다.
이 경우에, 상기 유기 용매가 10 중량% 이하이면, 제 1 물질 패턴(25)들, 제 2 물질 패턴(35)들, 제 4 물질 패턴(55)들과 제 5 물질 패턴(65)들 중 적어도 하나를 과도하게 식각하며, 상기 유기 용매가 20 중량% 이상이면, 상기 유기 용매는 하이드록실 아민 그리고 하이드라진 하이드레이트의 용해도를 감소시켜서 제 3 폴리머(89)들의 제거 효율을 감소시킨다.
더불어서, 상기 계면 활성제가 0.001 중량% 이하이면, 상기 계면 활성제는 세정 조성물에 적게 존재해서 세정 조성물의 표면 장력을 감소시키지 못해 세정 조성물과 제 3 폴리머(89)들의 반응을 감소시킨다. 상기 계면 활성제가 0.001 중량% 이상이면, 상기 계면 활성제는 세정 조성물의 표면 장력을 감소시키지 못하며 세정 조성물에 거품을 과다 발생시켜서 사용에 어려움을 준다.
이어서, 상기 암모늄염이 0.01 중량% 이하이거나 10 중량% 이상이면, 상기 암모늄염은 세정 조성물에서 제 1 물질 패턴(25)들, 제 2 물질 패턴(35)들, 제 4 물질 패턴(55)들 및 제 5 물질 패턴(65)들의 부식을 방지하지 못한다.
도 10 은 본 발명의 실시예들에 따르는 플레쉬 메모리에서 수평 채널을 가지는 하나의 셀 스트링(cell string)을 보여주는 회로도이다.
도 10 을 참조하면, 본 발명의 실시예들에 따르는 플레쉬 메모리는 복수 개의 셀 스트링(cell string; CSTR)들을 갖는다. 이 경우에, 상기 셀 스트링(CSTR)들은 동일한 회로 구성을 갖는다. 따라서, 본 도면에서, 상기 셀 스트링(CSTR)들 중 하나 만이 설명된다.
상기 셀 스트링(CSTR)은 두 개의 접지 선택 트랜지스터(GST)들과 두 개의 스트링 선택 트랜지스터(SST)들, 그리고 접지 선택 트랜지스터(GST)들과 스트링 선택 트랜지스터(SST)들 사이에 메모리 셀 트랜지스터(MCT)들을 포함한다. 상기 접지 선택 트랜지스터(GST)들, 메모리 셀 트랜지스터(MCT)들과 스트링 선택 트랜지스터(SST)들은 서로에 대해서 전기적으로 직렬 접속된다.
상기 접지 선택 트랜지스터(GST)들, 메모리 셀 트랜지스터(MCT)들과 스트링 선택 트랜지스터(SST)들은 접지 선택 라인(GSL), 게이트 라인(GL)들과 스트링 선택 라인(SSL)에 전기적으로 접속된다. 상기 셀 스트링(CSTR)은 접지 선택 트랜지스터(GST)들을 통해서 전기적으로 접지되고, 그리고 스트링 선택 트랜지스터(SST)들을 통해서 비트라인(BL)과 전기적으로 접속된다. 즉, 상기 셀 스트링(CSTR)들의 각각은 하나의 비트라인(BL)에 대응된다.
도 11 은 도 10 의 셀 스트링의 제 1 체크 영역(P)에서 셀 스트링 구조물들을 보여주는 개략도이다. 이 경우에, 상기 셀 스트링 구조물들은 도 10 의 비트라인을 제외해서 도시된다. 또한, 상기 셀 스트링 구조물들은 반도체 제조 공정의 영향을 고려하지 않고 본 발명의 실시예들을 단순하게 설명하기 위해서 예시적으로만 도시된다. 더불어서, 상기 셀 스트링 구조물들은 도 9 의 세정 조성물을 적용받은 후에 패턴 프로파일을 나타낸다.
도 11 을 참조하면, 상기 셀 스트링 구조물(CSTR-S1)들은 반도체 실리콘 기판(120) 상에서 도 10 의 셀 스트링(CSTR)들의 접지 선택 라인(GSL)과 게이트 라인(GL)들에 대응되는 워드 라인들을 구현시킨 것이다. 상기 셀 스트링 구조물(CSTR-S1)들은 반도체 실리콘 기판(120)에 활성 영역(123)들과 소자 분리막(126)들을 포함한다. 상기 활성 영역(123)들은 반도체 실리콘 기판(120)에서 소자 분리막(126)들에 의해서 전기적으로 분리된다.
상기 셀 스트링 구조물(CSTR-S1)들은 반도체 실리콘 기판(120) 상에 제 1 물질막(130), 제 2 물질 패턴(140)들, 제 3 물질 패턴(150), 제 4 물질 패턴(160)과 제 5 물질 패턴(170)들을 더 포함하다. 상기 제 1 물질막(130), 제 2 물질 패턴(140)들, 제 3 물질 패턴(150), 제 4 물질 패턴(160)과 제 5 물질 패턴(170)들은 물질 패턴(175)들을 구성한다.
상기 제 1 물질막(130), 제 2 물질 패턴(140)들, 제 3 물질 패턴(150), 제 4 물질 패턴(160)과 제 5 물질 패턴(170)들은 반도체 실리콘 기판(120) 상에서 도 10 의 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터(MCT)들을 구현시킨다. 이 경우에, 상기 제 1 물질막(130)은 마그네슘 옥사이드(MgO)를 포함하는 제 1 절연체이다. 상기 제 1 물질막(130)은 반도체 실리콘 기판(120)과 제 2 물질 패턴(140)들 사이에 터널링 장벽으로 작용한다.
상기 제 2 물질 패턴(140)들은 도핑된 폴리실리콘을 포함하는 제 1 도전체이다. 상기 제 2 물질 패턴(140)들은 플로팅 게이트(floating gate)로 작용한다. 상기 제 3 물질 패턴(150)들은 제 1 절연체와 다른 절연물질을 포함하는 제 2 절연체이다. 상기 제 4 물질 패턴(160)들은 도핑된 폴리실리콘을 포함하는 제 2 도전체이다. 상기 제 4 물질 패턴(160)들은 컨트롤 게이트(control gate; CG)로 작용한다.
상기 제 5 물질 패턴(170)들은 금속을 포함하는 제 3 도전체이다. 상기 셀 스트링 구조물(CSTR-S1)은 반도체 실리콘 기판(120)에서 물질 패턴(175)들 아래에 수평 채널을 갖는다. 여기서도, 상기 물질 패턴(175)들이 다층 구조의 물질막에 적어도 하나의 건식 식각 공정을 적용해서 형성되기 때문에 측벽들에 폴리머들을 갖는다. 그러나, 상기 물질 패턴(175)들은 습식 식각 공정에서 도 9 의 세정 조성물을 적용받아서 측벽들에 폴리머들(도면에 미 도시)을 가지지 않는다.
따라서, 상기 세정 조성물은 습식 식각 공정의 수행 후에도 마그네슘 옥사이드(MgO)를 포함하는 제 1 물질막(130)에 손상을 주지 않는다. 또한, 상기 세정 조성물은 제 2 물질 패턴(140)들, 제 3 물질 패턴(150), 제 4 물질 패턴(160)과 제 5 물질 패턴(170)들에도 손상을 주지 않는다. 따라서, 상기 물질 패턴(175)들은 습식 식각 공정의 수행 전에 및 후에 패턴 프로파일을 동일하게 갖는다.
도 12 는 본 발명의 실시예들에 따르는 플레쉬 메모리에서 수직 채널들을 각각 가지는 셀 스트링들을 보여주는 회로도이다.
도 12 를 참조하면, 본 발명의 실시예들에 따르는 플레쉬 메모리는 복수 개의 셀 스트링(cell string; CSTR)들을 갖는다. 이 경우에, 상기 셀 스트링(CSTR)들은 동일한 회로 구성을 갖는다. 본 도면에서, 상기 두 개의 셀 스트링(CSTR)들은 하나의 비트라인(BL)에 접속된다.
상기 셀 스트링(CSTR)들의 각각은 도 10 의 셀 스트링과 유사한 구조를 갖는다. 좀 더 상세하게 설명하면, 도 11 의 셀 스트링(CSTR)들의 각각은 하나의 접지 선택 트랜지스터(GST)와 하나의 스트링 선택 트랜지스터(SST), 그리고 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 메모리 셀 트랜지스터(MCT)들을 포함한다.
상기 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터(MCT)들과 스트링 선택 트랜지스터(SST)는 서로에 대해서 전기적으로 직렬 접속된다. 상기 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터(MCT)들과 스트링 선택 트랜지스터(SST)의 각각은 게이트 라인(GL)에 전기적으로 접속된다.
도 13 은 도 12 의 셀 스트링들에서 셀 스트링 구조물들을 보여주는 개략도이다. 이 경우에, 상기 셀 스트링 구조물들은 도 12 의 게이트 라인들과 비트라인들을 제외해서 도시된다. 또한, 상기 셀 스트링 구조물들은 반도체 제조 공정의 영향을 고려하지 않고 본 발명의 실시예들을 단순하게 설명하기 위해서 예시적으로만 도시된다. 더불어서, 상기 셀 스트링 구조물들은 도 9 의 세정 조성물을 적용받은 후에 프로파일을 나타낸다.
도 13 을 참조하면, 상기 셀 스트링 구조물(CSTR-S2)들은 반도체 실리콘 기판(180) 상에 도 12 의 셀 스트링(CSTR)들의 게이트 라인(GL)들에 대응되는 워드라인들을 수직으로 위치시키기 위한 구조물들을 구현시킨 것이다. 상기 셀 스트링 구조물(CSTR-S2)들은 반도체 실리콘 기판(120)에 확산 영역(190)을 포함한다. 상기 확산 영역(190)들은 반도체 실리콘 기판(120)에서 도 12 의 접지 선택 트랜지스터(GST)의 소오스 영역 또는 드레인 영역을 위해서 준비된다.
본 도면에서, 상기 셀 스트링 구조물(CSTR-S2)들은 반도체 실리콘 기판(120) 상에 물질 패턴들(240, 250)을 더 포함한다. 상기 물질 패턴들(240, 250)의 각각은 제 1 물질 패턴(200), 제 2 물질 패턴(210)들, 제 3 물질 패턴(220)들과 제 4 물질 패턴(230)을 포함한다. 이 경우에, 상기 물질 패턴들(240, 250)의 각각은 도 12 의 두 개의 셀 스트링들(CSTR0, CSTR1)을 수용할 수 있다.
상기 두 개의 셀 스트링들(CSTR0, CSTR1)의 수용을 설명하기 위해서, 상기 물질 패턴들(240, 250)의 각각은 직사각형의 제 1 물질패턴(200), 제 1 물질패턴(200)의 양 테두리들에 절개된 고리 형상을 가지고 순차적으로 수직하게 위치되면서 제 1 물질패턴(200)의 양 측부를 향하여 개구되는 제 2 물질패턴(210)들, 그리고 제 1 물질패턴(200)의 중앙 영역에 위치해서 제 2 물질패턴(210)들로부터 순차적으로 수평하게 위치되는 제 3 물질패턴(220)들과 제 4 물질패턴(230)을 포함한다.
상기 제 1 물질패턴(210)은 실리콘 옥사이드, 실리콘 나이트라이드와 실리콘 옥시 나이트라이드 중 적어도 하나를 포함하는 절연 패턴이다. 상기 제 2 물질패턴(220)들은 마그네슘 옥사이드(MgO)를 포함하는 절연패턴들이다. 상기 제 3 물질패턴(230)들은 도핑된 폴리실리콘과 도핑된 단결정 실리콘 중 하나를 포함하는 도전 패턴이다.
상기 제 4 물질패턴(240)은 실리콘 옥사이드, 실리콘 나이트라이드와 실리콘 옥시 나이트라이드 중 적어도 하나를 포함하는 절연 패턴이다. 여기서, 상기 셀 스트링 구조물(CSTR-S2)들은 제 3 물질패턴(220)들에 도 13 의 트랜지스터들(GST, MCT, SST)의 수직 채널들을 갖는다.
이를 통해서, 상기 셀 스트링 구조물(CSTR-S2)들은 제 1 물질패턴(210)들의 최하위인 제 1 레벨(L1)에서 접지 선택 트랜지스터(GST)들의 게이트 라인(GL)들에 대응되는 워드라인들을 제 2 물질 패턴(210)들에 수용하고, 그리고, 제 1 물질패턴(210)들의 최상위인 제 4 레벨(L4)에서 스트링 선택 트랜지스터(SST)들의 게이트 라인(GL)들에 대응되는 워드라인들을 제 2 물질패턴(210)들에 수용한다.
또한, 상기 셀 스트링 구조물(CSTR-S2)들은 제 1 레벨(L1)과 제 4 레벨(L4) 사이에서 셀 메모리 트렌지스터들의 게이트 라인(GL)들에 대응되는 워드라인들을 제 2 물질 패턴(210)들에 수용한다. 여기서도, 상기 물질 패턴(240, 250)들이 복수 개의 물질막들(도면에 미 도시)에 건식 식각 공정들을 적용해서 형성되기 때문에, 상기 제 1 물질 패턴(210)과 제 2 물질 패턴(220)들의 측벽들에 폴리머들(도면에 미 도시)이 형성된다.
특별히, 상기 제 2 물질 패턴(220)들이 제 1 물질 패턴(200)으로부터 노출되는 때에, 상기 폴리머들의 제거를 위해서, 상기 물질 패턴(240, 250)들에 습식 식각 공정이 적용된다. 상기 습식 식각 공정은 도 9 의 세정 조성물을 이용해서 상기 제 1 물질 패턴(210)과 제 2 물질 패턴(220)들의 측벽들로부터 폴리머들을 제거시킬 수 있다.
상기 세정 조성물은 습식 식각 공정의 수행 후에도 마그네슘 옥사이드(MgO)를 포함하는 제 2 물질패턴(210)들에 손상을 주지 않는다. 또한, 상기 세정 조성물은 제 1 물질패턴(200)들, 제 3 물질패턴(220)들과 제 4 물질패턴(230)들에도 손상을 주지 않는다. 따라서, 상기 물질 패턴들(240, 250)은 습식 식각 공정의 수행 전에 및 후에 패턴 프로파일을 동일하게 갖는다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
5; 워드 라인, 25; 제 1 물질 패턴
35; 제 2 물질 패턴, 45; 제 3 물질 패턴
55; 제 4 물질 패턴, 65; 제 5 물질 패턴
90; 자기터널접합 구조물, 100; 비트라인
110; 자기저항 메모리.
35; 제 2 물질 패턴, 45; 제 3 물질 패턴
55; 제 4 물질 패턴, 65; 제 5 물질 패턴
90; 자기터널접합 구조물, 100; 비트라인
110; 자기저항 메모리.
Claims (8)
- 반도체 실리콘 기판 상에 건식 식각 공정을 통하여 물질막으로부터 형성되는 물질 패턴에서,
상기 물질 패턴에 적용되는 습식 식각 공정의 에천트(etchant)로써,
총 100 중량% 내에 10 내지 20 중량% 의 하이드록실 아민(hydroxylamine), 5 내지 20 중량% 의 하이드라진 하이드레이트(hydrazine hydrate), 10 내지 30 중량% 의 유기 용매, 0.001 내지 0.1 중량% 의 계면 활성제, 및 물을 포함하되,
상기 물질막은 다층 구조로 이루어져서 상기 다층 구조에 마그네슘 옥사이드(MgO)를 포함하고,
상기 계면 활성제는 암모늄 플루오르알킬 술폰 이미드, CnF2n+1CH2CH2SO3 -NH4 +, CnF2n+1CH2CH2SO3H, (CnF2n+1CH2CH2O)xPO(ONH4 +)y(OCH2CH2OH)z, CnF2n+1CH2CH2O(OCH2CH2OH)xH, CnF2n+1SO2N(C2H5)(CH2CH2)xH, CnF2n+1CH2CH2OCH2(OH)CH2CH2N(CnF2n+1)2, 및 CnF2n+1CH2CH2OCH2(OCH2CH2)nCH2CH2N(CnF2n+1)2 중 적어도 하나를 포함하되,
상기 n 은 1 내지 20 의 정수이고, 상기 x, y 및 z 은 x + y + z = 3을 만족하는 세정 조성물. - 제 1 항에 있어서,
상기 유기 용매는 디에틸렌 글리콜, 디프로필렌 글리콜, 디부틸렌 글리콜, 에틸렌 글리콜, 프로필렌 글리콜, 에틸렌 글리콘 모노에틸 에테르, 디프로필렌 글리콜 메틸 에테르, 에틸렌 글리콜 모노프로필 에테르, 그리고 테트라에틸렌 글리콜 에테르 중 적어도 하나를 포함하는 세정 조성물. - 삭제
- 제 1 항에 있어서,
암모늄염을 0.01 내지 10 중량% 더 포함하되,
상기 암모늄염은 암모늄퍼설페이트, 암모늄설페이트, 암모늄클로라이드, 암모늄포스페이트, 그리고 암모늄나이트라이드 중 적어도 하나를 포함하는 세정 조성물. - 제 1 항에 있어서,
암모늄염을 0.01 내지 10 중량% 더 포함하되,
상기 암모늄염은 암모늄퍼설페이트, 암모늄설페이트, 암모늄클로라이드, 암모늄포스페이트, 그리고 암모늄나이트라이드 이외에 암모늄 이온을 가지는 화합물을 포함하는 세정 조성물. - 제 1 항에 있어서,
상기 물질 패턴은 차례로 적층되는 반강자성체, 제 1 강자성체, 절연체, 제 2 강자성체와 텅스텐(W)을 포함하는 자기저항메모리(magnetoresistive random access mememory; MRAM)의 자기터널접합(magnetic tunnel junction; MTJ) 구조물을 이루되,
상기 절연체는 상기 마그네슘 옥사이드(MgO)를 포함하는 세정 조성물. - 제 1 항에 있어서,
상기 물질 패턴은 차례로 적층되는 제 1 절연체, 제 1 도전체, 제 2 절연체, 제 2 도전체와 제 3 도전체를 포함하는 플레쉬 메모리(Flash RAM)의 셀 스트링(cell string) 구조물을 이루되,
상기 셀 스트링 구조물은 상기 반도체 기판에 수평 채널을 가지고,
상기 제 1 절연체는 상기 마그네슘 옥사이드(MgO)를 포함하고,
상기 제 2 절연체는 상기 제 1 절연체와 다른 절연물질을 포함하고,
상기 제 1 도전체와 상기 제 2 도전체는 도핑된 폴리실리콘을 포함하고, 및
상기 제 3 도전체는 금속을 포함하는 세정 조성물. - 제 1 항에 있어서,
상기 물질 패턴은 제 1 절연패턴, 상기 제 1 절연패턴의 일측의 테두리에 절개된 고리 형상을 가지고 순차적으로 수직하게 위치되면서 상기 제 1 절연패턴의 측부를 향하여 개구되는 제 2 절연패턴들, 그리고 상기 제 1 절연패턴에 위치해서 제 2 절연패턴들로부터 순차적으로 수평하게 위치되는 도전 패턴과 제 3 절연패턴을 포함하는 플레쉬 메모리의 셀 스트링 구조물을 이루되,
상기 셀 스트링 구조물은 상기 도전 패턴에 수직 채널을 가지고,
상기 제 1 절연패턴과 상기 제 3 절연패턴 중 하나는 실리콘 옥사이드, 실리콘 나이트라이드와 실리콘 옥시 나이트라이드 중 적어도 하나를 포함하고,
상기 제 2 절연패턴들의 각각은 상기 마그네슘 옥사이드(MgO)를 포함하고,
상기 도전 패턴은 도핑된 폴리실리콘과 도핑된 단결정 실리콘 중 하나를 포함하는 세정 조성물.
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