TW202240704A - 半導體結構及其形成方法 - Google Patents

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何彥忠
魏惠嫻
游嘉榕
許秉誠
楊豐誠
林仲德
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Abstract

薄膜電晶體包括位於基底之上的主動層、包括第一閘極介電質及第一閘極電極的堆疊且位於主動層的第一表面上的第一閘極堆疊，接觸主動層的第一表面的周邊部分且沿第一水平方向以第一閘極電極彼此橫向地間隔開的一對第一接觸電極、接觸主動層的與主動層的第一表面垂直地間隔開的第二表面的第二接觸電極，以及包括第二閘極介電質及第二閘極電極的相應堆疊且位於主動層的第二表面的相應周邊部分上的一對第二閘極堆疊。

Description

半導體結構及其形成方法
本揭露實施例是有關於一種半導體結構及一種半導體結構的形成方法。
由氧化物半導體製成的薄膜電晶體（thin film transistors，TFT）是後段製程（back-end-of-line，BEOL）整合的具吸引力的選項，由於TFT可在低溫下處理且因此不會損壞先前製造的元件。舉例而言，製造條件及技術可能不會損壞先前製造的前段製程（front-end-of-line，FEOL）及中段製程（middle-end-of-line，MEOL）的元件。
本揭露的一個態樣提供一種半導體結構，包括位於基底之上的主動層；包括第一閘極介電質及第一閘極電極的堆疊且位於所述主動層的第一表面上的第一閘極堆疊；接觸所述主動層的所述第一表面的周邊部分且沿第一水平方向以所述第一閘極電極彼此橫向地間隔開的一對第一接觸電極；接觸所述主動層的第二表面的第二接觸電極，所述第二表面與所述主動層的所述第一表面垂直地間隔開；以及包括第二閘極介電質及第二閘極電極的相應堆疊且位於所述主動層的所述第二表面的相應周邊部分上且沿所述第一水平方向以所述第二接觸電極彼此橫向地間隔開的一對第二閘極堆疊。
本揭露的另一個態樣提供一種形成半導體結構的方法，包括：在絕緣層中形成一對底部接觸電極及底部閘極電極，其中所述一對底部接觸電極沿第一水平方向與所述底部閘極電極橫向地間隔開；在所述底部閘極電極之上形成底部閘極介電質；在所述底部閘極介電質上及所述一對底部接觸電極的頂面上形成主動層；在所述主動層之上形成一對頂部閘極堆疊，其中所述一對頂部閘極堆疊中的每一個包括相應的頂部閘極介電質及相應的頂部閘極電極；以及在所述一對頂部閘極堆疊之間的所述主動層上形成頂部接觸電極。
本揭露的又一個態樣提供一種形成半導體結構的方法，包括：在絕緣層中形成底部接觸電極及一對底部閘極電極，其中所述一對底部閘極電極沿第一水平方向與所述底部接觸電極橫向地間隔開；在所述一對底部閘極電極之上形成一對底部閘極介電質；在所述一對底部閘極介電質及所述底部接觸電極的頂面上形成主動層；在所述主動層之上形成包括頂部閘極介電質及頂部閘極電極的頂部閘極堆疊；以及在所述主動層上形成一對頂部接觸電極，其中所述一對頂部接觸電極沿所述第一水平方向以所述頂部閘極堆疊彼此橫向地間隔開。
以下揭露提供用於實施所提供標的的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本發明。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本發明可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。除圖中所繪示的取向之外，所述空間相對性用語還旨在囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或處於其他取向），且本文中所使用的空間相對性闡述語可同樣相應地進行解釋。除非另有明確陳述，否則具有相同參考編號的組件被稱為同一組件，且被認為具有相同的材料成分及相同的厚度範圍。
一般而言，本揭露的結構及方法可用於形成包括至少一種電晶體的半導體結構，所述半導體結構亦可包括多個電晶體。在一個實施例中，電晶體可為薄膜電晶體。本揭露中的實施例提供了一種包括三個閘極電極的電晶體，其控制流過源極電極與一對汲極電極之間或汲極電極與一對源極電極之間的兩個頂部通道及兩個底部通道的電流。本揭露的三閘極（tri-gate）配置藉由控制四個通道提供高的開/關電流比。藉由在中心閘極電極與一對偏心的（off-center）閘極電極之間提供區域交疊，可消除或最小化通道內的高電阻區。可在主動區的相對側形成中心閘極電極及一對偏心閘極電極。薄膜電晶體提供的高導通電流（on-current）可有利地用於隨機存取記憶體開關應用。
四個通道包括一對頂部通道及一對底部通道。頂部通道及底部通道可具有不同的橫向範圍，且可調整一對頂部通道與底部通道之間的交疊區域以增加或減少不同通道的通道電流及/或閾值電壓。基於裝置的需求，中心閘極電極沿通道方向的橫向尺寸的比率可等於、小於或大於偏心閘極電極中的每一個的橫向尺寸。下面參照附圖詳細描述本揭露的各個方面。
參照圖1，示出根據本揭露第一實施例的第一示例性結構。第一示例性結構包括基底8，基底8可為半導體基底，例如市售矽基底。基底8可至少在基底8的上部部分處包括半導體材料層9。半導體材料層9可為塊狀半導體基底的表面部分，或者可為絕緣體上半導體（semiconductor-on-insulator，SOI）基底的頂部半導體層。在一個實施例中，半導體材料層9包括單晶半導體材料，例如單晶矽。在一個實施例中，基底8可包括包括單晶矽材料的單晶矽基底。
可在半導體材料層9的上部部分中形成包括諸如氧化矽的介電材料的淺溝渠隔離結構720。可在由淺溝渠隔離結構720的一部份在橫向上圍繞的每一區域內形成合適的經摻雜半導體阱（例如，p型阱及n型阱）。可在半導體材料層9的頂面之上形成場效電晶體701。舉例而言，每一場效電晶體701可包括源極電極732、汲極電極738、包括在源極電極732與汲極電極738之間延伸的基底8的表面部分的半導體通道735及閘極堆疊750。半導體通道735可包括單晶半導體材料。每一閘極堆疊750可包括閘極介電層752、閘極電極754、閘極頂蓋介電質758及介電質閘極間隔件756。可在每一源極電極732上形成源極側金屬半導體合金區742，且可在每一汲極電極738上形成汲極側金屬半導體合金區748。
在隨後可在介電層的層級處形成記憶體單元的陣列的實施例中，場效電晶體701可包括提供操作記憶體單元陣列的功能的電路。具體而言，周邊區中的元件可被配置成控制記憶體單元的陣列的編程操作、抹除操作及感測（讀取）操作。舉例而言，周邊區中的元件可包括感測電路系統及/或編程電路系統。形成於半導體材料層9的頂面上的元件可包括互補金屬氧化物半導體（CMOS）電晶體及可選的附加半導體元件（例如，電阻器、二極管、電容器等），且被統稱為CMOS電路系統700。
CMOS電路系統700中的場效電晶體701中的一個或多個可包括半導體通道735，半導體通道735包含基底8中的半導體材料層9中的一部分。在其中半導體材料層9包括例如單晶矽的單晶半導體材料的實施例中，CMOS電路系統700中的每一場效電晶體701的半導體通道735可包括例如單晶矽通道的單晶半導體通道。在一個實施例中，CMOS電路系統700中的多個場效電晶體701可包括相應節點，所述相應節點隨後電性連接至隨後將形成的相應鐵電記憶體單元的節點。舉例而言，CMOS電路系統700中的多個場效電晶體701可包括隨後電性連接至隨後將形成的相應鐵電記憶體單元的節點的相應源極電極732或相應汲極電極738。
在一個實施例中，CMOS電路系統700可包括編程控制電路，所述編程控制電路被配置成控制場效電晶體701的集合的閘極電壓（所述閘極電壓用於對相應鐵電記憶體單元進行編程）以及控制隨後將形成的電晶體（例如，薄膜電晶體）的閘極電壓。在此實施例中，編程控制電路可被配置成提供第一編程脈波（pulse），第一編程脈波將所選定的鐵電記憶體單元中相應鐵電介電層編程為第一極化狀態，在第一極化狀態中，鐵電介電層中的電性極化指向所選定的鐵電記憶體單元的第一電極，且編程控制電路可被配置成提供第二編程脈波，第二編程脈波將所選定的鐵電記憶體單元中的鐵電介電層編程為第二極化狀態，在第二極化狀態中，鐵電介電層中的電性極化指向所選定的鐵電記憶體單元的第二電極。
在一個實施例中，基底8可包括單晶矽基底，且場效電晶體701可包括作為半導體通道的單晶矽基底的相應部分。如本文所用，「半導電（semiconducting）」元件可指具有介於1.0×10 -6S/cm至1.0×10 5S/cm的範圍內的電導率的元件。如本文所用，「半導體材料」可指在其中不存在電性摻雜劑的情況下具有介於1.0x10 -6S/cm至1.0x10 5S/cm的範圍內的電導率的材料，且在適當地摻雜電性摻雜劑後能夠產生具有介於1.0 S/cm至1.0x10 5S/cm的範圍內的電導率的經摻雜的材料。
根據本揭露的一個方面，場效電晶體701隨後可電性連接至包括將形成於場效電晶體701上方的主動層的存取電晶體的汲極電極及閘極電極。在一個實施例中，場效電晶體701的子集隨後可電性連接至汲極電極及閘極電極中的至少一個。舉例而言，場效電晶體701可包括被配置成藉由隨後將形成的較低層級的金屬內連線結構的第一子集將第一閘極電壓施加到第一字線的第一字線驅動器，以及被配置成藉由隨後將形成的較低層級的金屬內連線結構的第二子集將第二閘極電壓施加到第二字線的第二字線驅動器。進一步地，場效電晶體701可包括被配置成將位線偏置電壓施加到隨後將形成的位線的位線驅動器，以及被配置成在讀取操作期間檢測流經位線的電流的感測放大器。
隨後可在基底8及基底8上的半導體元件（例如，場效電晶體701）之上形成形成於介電層中的各種金屬內連線結構。在說明性實例中，介電層可包括例如第一介電層601、第一內連線層級（interconnect-level）介電層610及第二內連線層級介電層620，第一介電層601可為圍繞連接至源極及汲極的接觸結構的層（有時被稱為接觸層級（contact-level）介電層（第一介電層601））。金屬內連線結構可包括形成於第一介電層601中且接觸CMOS電路系統700的相應部件的元件接觸通孔結構612、形成於第一內連線層級介電層610中的第一金屬線結構618、形成於第二內連線層級介電層620的下部部分中的第一金屬通孔結構622以及形成於第二內連線層級介電層620的上部部分中的第二金屬線結構628。
介電層（第一介電層601、第一內連線層級介電層610、第二內連線層級介電層620）中的每一個可包括介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、非晶氟化碳、其多孔變體或其組合。金屬內連線結構（元件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628）中的每一個可包括至少一種導電材料，所述至少一種導電材料可為金屬襯墊（例如，金屬氮化物或金屬碳化物）與金屬填充材料的組合。每一金屬襯墊可包括TiN、TaN、WN、TiC、TaC及WC，且每一金屬填充材料部分可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金、及/或其組合。亦可使用本揭露預期範圍內的其他合適的金屬襯墊及金屬填充材料。在一個實施例中，可藉由雙鑲嵌製程將第一金屬通孔結構622及第二金屬線結構628形成為積體的線及通孔結構。介電層（第一介電層601、第一內連線層級介電層610、第二內連線層級介電層620）在本文中被稱為較低層級的介電層。在較低層級的介電層中形成的金屬內連線結構（元件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628）在本文中被稱為較低層級的金屬內連線結構。
儘管本揭露是使用其中薄膜電晶體可被形成於第二內連線層級介電層620之上的實施例進行闡述，但在本文中明確預期其中記憶體單元的陣列可形成於不同的金屬內連線層級處的其他實施例。進一步地，儘管本揭露是使用其中半導體基底用作為基底8的實施例進行闡述，但在本文中明確預期其中絕緣基底或導電基底用作為基底8的實施例。
在形成薄膜電晶體陣列或鐵電體記憶體單元陣列之前形成的所有介電層的集合被統稱為較低層級的介電層（第一介電層601、第一內連線層級介電層610、第二內連線層級介電層620）。形成於較低層級的介電層（第一介電層601、第一內連線層級介電層610、第二內連線層級介電層620）中的所有金屬內連線結構的集合在本文中被稱為第一金屬內連線結構（元件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628）。一般而言，可在位於基底8中的半導體材料層9之上形成形成於至少一個較低層級的介電層（第一介電層601、第一內連線層級介電層610、第二內連線層級介電層620）中的第一金屬內連線結構（元件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628）。
根據本揭露的一個方面，隨後可在金屬內連線層級中形成薄膜電晶體（TFT），所述薄膜電晶體上覆於包含較低層級的介電層（第一介電層601、第一內連線層級介電層610、第二內連線層級介電層620）及第一金屬內連線結構（元件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628）的金屬內連線層級。在一個實施例中，可在較低層級的介電層（第一介電層601、第一內連線層級介電層610、第二內連線層級介電層620）之上形成具有均勻厚度的平面介電層。平面介電層在本文中被稱為絕緣材料層635。絕緣材料層635包括介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃或多孔介電材料，且可藉由化學氣相沉積來沉積。絕緣材料層635的厚度可介於20 nm至300 nm的範圍內，但亦可使用更小及更大的厚度。
一般而言，可在半導體元件之上形成其中包含金屬內連線結構（例如，第一金屬內連線結構（元件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628））的內連線層級介電層（例如，較低層級的介電層（第一介電層601、第一內連線層級介電層610、第二內連線層級介電層620））。可在內連線層級介電層之上形成絕緣材料層635。
在一個實施例中，基底8可包括單晶矽基底，且嵌入較低層級的金屬內連線結構（元件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628）的較低層級的介電層（第一介電層601、第一內連線層級介電層610、第二內連線層級介電層620）可位於單晶矽基底上方。包括作為通道的單晶矽基底的相應部分的場效電晶體701可嵌入於較低層級的介電層（第一介電層601、第一內連線層級介電層610、第二內連線層級介電層620）內。場效電晶體隨後可電性連接至隨後將形成的薄膜電晶體中的一個或多個、或每個的閘極電極、源極電極及汲極電極中的至少一個。
可在絕緣材料層635之上可選地形成蝕刻停止介電層636。蝕刻停止介電層636包括蝕刻停止介電材料，所述蝕刻停止介電材料在蝕刻隨後將沉積於蝕刻停止介電層636之上的介電材料的後續的非等向性蝕刻製程期間為蝕刻化學物質（etch chemistry）提供更高的耐蝕刻性。舉例而言，蝕刻停止介電層636可包括碳氮化矽、氮化矽、氮氧化矽或諸如氧化鋁的介電金屬氧化物。蝕刻停止介電層636的厚度可介於2 nm至40 nm的範圍內，例如介於4 nm至20 nm，但亦可使用更小及更大的厚度。
參照圖2A至圖2C，示出了第一示例性結構的一個區域，所述區域對應於隨後將形成薄膜電晶體的區域。儘管本揭露是使用薄膜電晶體的單一實例進行闡述，應理解，本揭露的任一示例性結構中可同時形成薄膜電晶體的多個實例。
可在絕緣材料層635及可選的蝕刻停止介電層636之上形成絕緣層42。絕緣層42包括介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃或多孔介電材料，且可藉由化學氣相沉積來沉積。絕緣層42的厚度可介於20 nm至300 nm的範圍內，但亦可使用更小及更大的厚度。隨後可在絕緣層42之上形成多個薄膜電晶體。在一個實施例中，多個薄膜電晶體可沿第一水平方向hd1及第二水平方向hd2排列，所述第二水平方向hd2可垂直於第一水平方向hd1。
參照圖3A至圖3C，可在絕緣層42的頂面之上施加光阻層（未示出），且所述光阻層可被微影圖案化以在所示區域內形成開口。在一個實施例中，開口可為具有沿第一水平方向hd1的一對橫向側壁及具有沿第二水平方向hd2的一對縱向側壁的矩形開口。可執行非等向性蝕刻製程以轉移光阻層中的開口的圖案至絕緣層42的上部部分。可在絕緣層42的上部部分中形成凹槽區11。凹槽區11也被稱為底部閘極溝槽。
在一個實施例中，凹槽區11沿第一水平方向hd1的寬度可介於20 nm至300 nm的範圍內，但亦可使用更小及更大的寬度。在一個實施例中，凹槽區11沿第二水平方向hd2的長度可介於30 nm至3000 nm的範圍內，但亦可使用更小及更大的長度。凹槽區11的深度可與絕緣層42的厚度相同。因此，可選的蝕刻停止介電層636的頂面或絕緣材料層635的頂面（在不使用蝕刻停止介電層636的實施例中）可被暴露。隨後可藉由例如灰化去除光阻層。
參照圖4A至圖4C，可在凹槽區11中沉積至少一種導電材料。舉例而言，所述至少一種導電材料可包括金屬阻障襯墊材料（例如，TiN、TaN及/或WN）及金屬填充材料（例如，Cu、W、Mo、Co、Ru等）。亦可使用本揭露預期範圍內的其他合適的金屬襯墊及金屬填充材料。可藉由平坦化製程從包括絕緣層42的頂面的水平平面上方去除所述至少一種導電材料中的多餘部分，所述平坦化製程可包括化學機械研磨（chemical mechanical polishing，CMP）製程及/或凹槽蝕刻製程。平坦化製程可使用化學機械研磨製程或凹槽蝕刻製程。底部閘極電極15可由沉積於凹槽區11中的至少一種導電材料形成於凹槽區11中。底部閘極電極15可為隨後將形成的電晶體的單一電極，或可為在隨後形成頂部閘極電極的實施例中的電晶體的兩個閘極電極中的一者。底部閘極電極15的頂面可位於與絕緣層42的頂面相同的水平平面內。在一些實施例中，可執行化學機械研磨（CMP）製程以使底部閘極電極15的頂面與絕緣層42的頂面共面。
參照圖5A至圖5C，可穿過絕緣層42形成沿第二水平方向hd2橫向延伸的線溝槽（line trench），例如藉由在絕緣層42之上施加光阻層（未示出）、微影圖案化所述光阻層以在其中形成線形開口，以及使用非等向性蝕刻製程將線形開口的圖案轉移穿過絕緣層42。線溝槽沿第一水平方向hd1可具有均勻的寬度，且可沿第一水平方向hd1與底部閘極電極15橫向地間隔開。線溝槽中的每一個可以相應的橫向間距自底部閘極電極15橫向地偏移，所述橫向間距可為相同的以提供對稱的配置。隨後可藉由例如灰化去除光阻層。
可在線溝槽中及絕緣層42之上沉積至少一種導電材料。所述至少一種導電材料可包括可選的金屬襯墊材料及金屬填充材料。在一個實施例中，至少一種導電材料可由至少一種金屬材料組成。可選的金屬襯墊材料（如果存在的話）可包括導電金屬氮化物或導電金屬碳化物（例如，TiN、TaN、WN、TiC、TaC及/或WC）。金屬填充材料可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金及/或其組合。亦可使用本揭露預期範圍內的其他合適的材料。
可藉由平坦化製程從包括絕緣層42的頂面的水平平面上方去除所述至少一種導電材料中的多餘部分，所述平坦化製程可包括CMP製程及/或凹槽蝕刻製程。亦可使用其他合適的平坦化製程。填充線溝槽的至少一種導電材料的每一剩餘部分構成底部接觸電極28。可在絕緣層42中形成一對底部接觸電極28。在一個實施例中，一對底部接觸電極28可為一對源極電極28S。替代地，一對底部接觸電極28可為一對汲極電極。在一個實施例中，每一底部接觸電極28可包括為金屬襯墊材料的剩餘部分的可選的金屬層22以及為金屬填充材料的剩餘部分的電極填充材料部分24。在一個實施例中，金屬層22可包括阻止氣態物質的擴散的金屬阻障襯墊。
一般而言，可在絕緣層42中形成一對底部接觸電極28及底部閘極電極15。一對底部接觸電極28可沿第一水平方向hd1與底部閘極電極15橫向地間隔開。在一個實施例中，閘極電極15沿第一水平方向hd1的橫向尺寸可介於20 nm至1000 nm的範圍內，例如介於40 nm至500 nm，但亦可使用更小及更大的橫向尺寸。在一個實施例中，閘極電極15沿第二水平方向hd2的橫向尺寸可介於50 nm至5000 nm的範圍內，例如介於100 nm至1000 nm，但亦可使用更小及更大的橫向尺寸。在一個實施例中，每一底部接觸電極28沿第一水平方向hd1的寬度可介於5 nm至1000 nm的範圍內，例如介於20 nm至500 nm，但亦可使用更小及更大的寬度。底部接觸電極28沿第二水平方向hd2的長度可大於底部閘極電極15沿第二水平方向hd2的橫向尺寸。在一個實施例中，底部接觸電極28可形成為包括多個底部接觸電極28的兩個金屬線的部分，用於沿第二水平方向hd2排成一列的多個場效電晶體。底部閘極電極15與底部接觸電極28之間的橫向間距可介於5 nm至1000 nm的範圍內，例如介於20 nm至500 nm，但亦可使用更小及更大的橫向間距。
參照圖6A至圖6C，可選擇性地使一對底部接觸電極28之間的區域凹陷，例如藉由在第一示例性結構之上施加光阻層（未示出）、在一對底部接觸電極28之間的區域中形成開口以及使底部閘極電極15的頂面及絕緣層42的未被遮罩的部分（即，絕緣層42位於光阻層的開口區域內的部分）垂直地凹陷。可執行至少一種等向性蝕刻製程（例如至少一種濕式蝕刻製程）及/或至少一種非等向性蝕刻製程（例如至少一種反應離子蝕刻製程）以使底部閘極電極15的頂面及絕緣層42的未被遮罩的部分垂直地凹陷。凹槽的深度可與隨後將形成的底部閘極介電質的厚度相同或大致相同。隨後可藉由例如灰化去除光阻層。圖6A至圖6C的製程步驟是可選的，且可被省略。
參照圖7A至圖7C，可藉由沉積底部閘極介電層及圖案化底部閘極介電層在底部閘極電極15的頂面上形成底部閘極介電質10。舉例而言，可在絕緣層42及底部閘極電極15之上沉積底部閘極介電層作為連續的材料層。可藉由沉積至少一種閘極介電材料來形成底部閘極介電層。閘極介電材料可包括但不限於氧化矽、氮氧化矽、氮化矽、高k介電金屬氧化物（例如氧化鋁、氧化鉿、氧化釔、氧化鋯、氧化鑭等）、或其堆疊。高k介電材料是指介電常數大於7.9的介電材料。其他合適的介電材料在本揭露的預期範圍內。可藉由原子層沉積或化學氣相沉積來沉積閘極介電材料。底部閘極介電層的厚度可介於1 nm至12 nm的範圍內，例如介於2 nm至6 nm，但亦可使用更小及更大的厚度。
可在底部閘極介電層之上施加光阻層（未示出），且所述光阻層可被微影圖案化以覆蓋在底部接觸電極28之間延伸的連續區域。在一個實施例中，光阻層的圖案化部分可具有筆直的邊緣，所述邊緣沿第二水平方向hd2橫向地延伸且上覆底部接觸電極28中靠近底部閘極電極15的相應一個的頂面的周邊區。可執行蝕刻製程以去除底部閘極介電層的未被遮罩的部分。底部閘極介電層的剩餘部分包括底部閘極介電質10。具有與隨後將形成的主動區區域交疊的底部閘極電極15的部分可被底部閘極介電質10覆蓋。位於隨後將形成的主動區的區域之外的底部閘極電極15的頂面的部分可被或可不被底部閘極介電質覆蓋。在一個實施例中，底部閘極介電質10在平面圖（例如圖7A的俯視圖）中可具有矩形區域。一般而言，底部閘極電極15可被底部閘極介電質10覆蓋，且在圖案化底部閘極介電層時可實體地暴露一對底部接觸電極28的每一頂面的主要部分。如本文所用，結構元件的主要部分可指佔結構元件整體的至少50％的部分。
在一個實施例中，底部閘極介電質10的底面可位於包括底部接觸電極28的頂面的水平平面下方。在一個實施例中，底部閘極介電質10接觸一對底部接觸電極28中的每一個的相應側壁。在一個實施例中，底部閘極介電質10接觸底部接觸電極28中的每一個的頂面的條帶部分。在一個實施例中，底部閘極介電質10的厚度可與底部閘極電極15及絕緣層42的凹槽距離相同或實質上相同。在這樣的實施例中，上覆於底部閘極電極15的底部閘極介電質10的部分的頂面可位於包括底部接觸電極28的頂面的水平平面內或附近。在一個實施例中，底部閘極介電質10可包括一對垂直突出的條帶部分，所述垂直突出的條帶部分上覆底部接觸電極28的相應一個的周邊部分。
參照圖8A至圖8C，可在底部閘極介電質10及絕緣層42之上沉積連續的主動層，且所述連續的主動層可被圖案化以形成主動層20。在一個實施例中，連續的主動層包括半導體金屬氧化物材料，所述半導體金屬氧化物材料在適當地摻雜電性摻雜劑（可為p型摻雜劑或n型摻雜劑）後，提供介於1.0 S/m至1.0x105 S/m的範圍內的電導率。可用於主動層20的示例性半導體金屬氧化物材料包括但不限於四元化合物（例如，氧化銦鎵鋅（indium gallium zinc oxide，IGZO）、氧化銦鎢鋅、氧化錫鎵鋅及氧化錫鎢鋅）及三元化合物（例如，氧化銦鎵、氧化銦鎢、氧化錫鎵、氧化錫鎢）。在一個實施例中，主動層20的半導體金屬氧化物材料可包括含鋅四元半導體化合物，例如氧化銦鎵鋅（IGZO）、氧化銦鎢鋅、氧化錫鎵鋅或氧化錫鎢鋅。在另一實施例中，主動層20的半導體金屬氧化物材料可包括三元化合物，例如氧化銦鎵、氧化銦鎢、氧化錫鎵或氧化錫鎢。
主動層20可包括非晶半導體金屬氧化物材料。在一個實施例中，可藉由沉積多次重複的單元層堆疊沉積製程來形成主動層20。每一單元層堆疊沉積製程包括以受體型氧化物層的形式沉積選自Ga及W的受體型元素的氧化物的受體型氧化物沉積製程、以後過渡金屬（post-transition metal）氧化物層的形式沉積選自In及Sn的重的後過渡金屬元素的氧化物的後過渡金屬氧化物沉積製程，以及可選地包括以氧化鋅層的形式沉積氧化鋅的氧化鋅沉積製程。如本文所用，後過渡金屬元素是指不屬於鹼金屬、鹼土金屬、外過渡金屬或內過渡金屬（即鑭系元素及錒系元素）的金屬元素。因此，後過渡金屬元素包括鋁、鋅、鎵、鎘、銦、錫、汞、鉈、鉛、鉍及釙。輕的後過渡金屬元素包括鋁、鋅及鎵。重的後過渡金屬元素包括鎘、銦、錫、汞、鉈、鉛、鉍及釙。
每一受體型氧化物沉積製程可包括原子層沉積製程。每一後過渡金屬氧化物沉積製程可包括原子層沉積製程。每一氧化鋅沉積製程（如果有使用的話）包括原子層沉積製程。主動層20的厚度可介於3 nm至100 nm的範圍內，例如介於5 nm至50 nm及/或介於10 nm至30 nm，但亦可使用更小及更大的厚度。
在一個實施例中，主動層20的平均材料組成可為M αA βZn γO，其中M為諸如銦或錫的重的後過渡金屬元素，A為諸如鎵或鎢的受體型元素，α介於0.25至0.50的範圍內，β介於0.12至0.25的範圍內，且γ介於0.25至0.50的範圍內。替代地，主動層20的平均材料組成可為M εA ηO，其中M為諸如銦或錫的重的後過渡金屬元素，A為諸如鎵或鎢的受體型元素，ε介於0.30至0.70的範圍內，且η介於0.15至0.40的範圍內。
可藉由在連續的主動層之上施加光阻層（未示出）並微影圖案化所述光阻層，以及藉由將所述光阻層中的圖案轉移穿過連續的主動層（藉由執行諸如非等向性蝕刻製程的蝕刻製程）來執行對連續主動層至主動層20的圖案化。在一個實施例中，未被光阻層遮罩的底部閘極介電質10中的部分可被去除，使得底部閘極介電質10的面積可小於主動層20的面積。在一個實施例中，沿第一水平方向hd1橫向地延伸的底部閘極介電質10的一對側壁可與沿第一水平方向hd1橫向地延伸的主動層20的一對側壁垂直重合。主動層20的底面的周邊區接觸底部接觸電極28的頂面。主動層20的底面的中心部分接觸底部閘極介電質10的頂面。可藉由例如灰化去除光阻層。
一般而言，可在底部閘極介電質10上及一對底部接觸電極28的頂面上形成主動層20。主動層20的第一表面（例如主動層20的底面）接觸底部閘極介電質10及一對底部接觸電極28。在其中底部閘極介電質10包括上覆於一對底部接觸電極28的周邊部分的一對向上突出的條帶部分的實施例中，主動層20的頂面可包括上覆於底部閘極介電質10的向上突出的條帶部分上的一對向上突出的條帶部分（參照例如圖8B）。
參照圖9A至圖9C，可在主動層20之上沉積頂部閘極介電層。可藉由沉積至少一種閘極介電材料來形成頂部閘極介電層。閘極介電材料可包括但不限於氧化矽、氮氧化矽、高k介電金屬氧化物（例如氧化鋁、氧化鉿、氧化釔、氧化鋯、氧化鑭等）、或其堆疊。其他合適的介電材料在本揭露的預期範圍內。頂部閘極介電材料可藉由原子層沉積或化學氣相沉積來沉積。頂部閘極介電層的厚度可介於1 nm至12 nm的範圍內，例如介於2 nm至6 nm，但亦可使用更小及更大的厚度。
可在頂部閘極介電層之上沉積至少一種導電材料層以形成頂部閘極電極層。所述至少一種導電材料可包括例如金屬阻障襯墊材料（例如TiN、TaN及/或WN）及金屬填充材料（例如Cu、W、Mo、Co、Ru等）的組合。亦可使用本揭露預期範圍內的其他合適的金屬襯墊及金屬填充材料。頂部閘極電極層的厚度（如自主動層20上方所測量的）可介於30 nm至300 nm的範圍內，例如介於60 nm至150 nm，但亦可使用更小及更大的厚度。
可在至少一種導電材料層上施加光阻層（未示出），且所述光阻層可被微影圖案化以形成沿第一水平方向hd1橫向地間隔開的一對離散的光阻材料部分。在一個實施例中，所述一對離散的光阻材料部分可具有相應的矩形水平橫截面形狀。在一個實施例中，離散的光阻材料部分中的每一個可包括在平面圖中與底部閘極介電質15的相應周邊區具有區域交疊的周邊部分。在一個實施例中，離散的光阻材料部分與底部閘極電極15之間的每一交疊區域可具有沿第二水平方向hd2橫向地延伸的矩形條帶形狀。可藉由執行非等向性蝕刻製程將光阻材料部分中的圖案轉移穿過頂部閘極電極層及頂部閘極介電層。在一個實施例中，非等向性蝕刻製程可對頂部閘極介電層的材料具有選擇性。頂部閘極電極層的每一被圖案化的部分構成一個頂部閘極電極35。
可選地，隨後可藉由蝕刻製程去除頂部閘極介電層中未被遮罩的部分，所述蝕刻製程可包括非等向性蝕刻製程（例如反應離子蝕刻製程）或等向性蝕刻製程（例如濕式蝕刻製程）。頂部閘極介電質閘極介電層中的每一被圖案化的部分構成一個頂部閘極介電質30。隨後可藉由例如灰化去除光阻層。
可在主動層20之上形成一對頂部閘極堆疊（頂部閘極介電質30、頂部閘極電極35）。頂部閘極電極35中的每一個沿第二水平方向hd2跨越主動層20。每一頂部閘極電極35的高度（如上覆於主動層20的區域中相應頂部閘極電極35的底面與頂面之間所測量的）可介於30 nm至300 nm的範圍內，例如介於60 nm至150 nm，然而亦可使用更大及更小的高度。
一般而言，可在主動層20之上沉積位於主動層之上的頂部閘極介電層及頂部閘極電極層，且所述頂部閘極介電層及所述頂部閘極電極層隨後可被圖案化為一對頂部閘極堆疊（頂部閘極介電質30、頂部閘極電極35）。一對頂部閘極堆疊（頂部閘極介電質30、頂部閘極電極35）中的每一個包括各自的頂部閘極介電質30及各自的頂部閘極電極35。在一個實施例中，在頂部閘極介電質30及頂部閘極電極35的每一堆疊中，頂部閘極介電質30在沿垂直於基底8的頂面的方向的平面圖（例如圖9A的俯視圖）中可具有與頂部閘極電極35相同的橫向範圍。
在一個實施例中，在沿垂直於基底8的頂面的方向的平面圖中，一對頂部閘極堆疊（頂部閘極介電質30、頂部閘極電極35）中的每一個與第一閘極電極（底部閘極介電質10、底部閘極電極15）的相應周邊部分可具有區域交疊。在一個實施例中，在平面圖中，一對第一接觸電極28中的每一個與一對頂部閘極堆疊（頂部閘極介電質30、頂部閘極電極35）的相應一個具有區域交疊。在一個實施例中，頂部閘極介電質30中的每一個可包括相應底面，所述底面包括上覆且接觸主動層20的頂面的相應的向上突出的條帶部分的豎直凸起的部分。
參照圖10A至圖10C，可在頂部閘極電極35及頂部閘極介電質30之上沉積介電層48。介電層48也被稱為電極層級（electrode-level）介電層。介電層48包括介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃或其堆疊。在一些實施例中，介電層48及絕緣層42可由不同的介電材料組成。在其他實施例中，介電層48及絕緣層42可由相同的介電材料形成。可選地，介電層48可被平坦化以提供平坦的頂面。介電層48的介電材料可被平坦化，使得介電層48的平坦化的水平頂面形成於包括頂部閘極電極35的頂面的水平平面內。絕緣層42及介電層48的集合在本文中被稱為薄膜電晶體層級（TFT-level）介電層40（即位於薄膜電晶體層級處的介電層）。
參照圖11A至圖11C，可在TFT層級介電層40之上施加光阻層（未示出），且所述光阻層可被微影圖案化以在其中形成離散的開口。可藉由非等向性蝕刻製程將光阻層中的離散開口的圖案轉移穿過介電層48以形成接觸通孔空腔59及底部閘極電極接觸通孔空腔19。所述非等向性蝕刻製程可相對主動層20的材料及底部閘極電極15的材料選擇性地蝕刻介電層48。
可在主動層20的區域內形成接觸通孔空腔59，且接觸通孔空腔59可沿第一水平方向hd1與頂部閘極堆疊（頂部閘極介電質30、頂部閘極電極35）橫向地間隔開。主動層20的頂面的矩形部分可在接觸通孔空腔59的底部處被實體地暴露。可在底部閘極電極15的區域內形成底部閘極電極接觸通孔空腔19，且底部閘極電極接觸通孔空腔19可沿第一水平方向hd1及第二水平方向hd2與頂部閘極堆疊（頂部閘極介電質30、頂部閘極電極35）橫向地間隔開。底部閘極電極15的頂面可在底部閘極電極接觸通孔空腔19的底部處被實體地暴露。隨後可藉由例如灰化去除光阻層。
參照圖12A至圖12C，可在空腔（底部閘極電極接觸通孔空腔19、接觸通孔空腔59）中的每一個中及TFT層級介電層40之上沉積至少一種導電材料。所述至少一種導電材料可包括可選的金屬襯墊材料及金屬填充材料。在一個實施例中，所述至少一種導電材料可由至少一種金屬材料組成。可選的金屬襯墊材料可包括導電金屬氮化物或導電金屬碳化物，例如TiN、TaN、WN、TiC、TaC及/或WC。金屬填充材料可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金及/或其組合。亦可使用在本揭露預期範圍內的其他合適的材料。
可藉由平坦化製程從包括TFT層級介電層40的頂面的水平平面上方去除所述至少一種導電材料的多餘部分，所述平坦化製程可使用CMP製程及/或凹槽蝕刻製程。亦可使用其他合適的平坦化製程。填充接觸通孔空腔59的至少一種導電材料的每一剩餘部分構成頂部接觸電極58。填充底部閘極電極接觸通孔空腔19的至少一種導電材料的每一剩餘部分構成底部閘極電極接觸通孔結構18，所述底部閘極電極接觸通孔結構18接觸底部閘極電極15的頂面。
在一個實施例中，每一頂部接觸電極58可包括為金屬襯墊材料的剩餘部分的可選的金屬層52以及為金屬填充材料的剩餘部分的電極填充材料部分54。每一底部閘極電極接觸通孔結構18可包括為金屬襯墊材料的剩餘部分的金屬層16及為金屬填充材料的剩餘部分的底部閘極電極接觸金屬填充材料部分17。在一個實施例中，金屬層16可包括阻止氣體物質擴散的金屬阻障襯墊。
頂部接觸電極58的頂面、頂部閘極電極35的頂面以及底部閘極電極接觸通孔結構18的頂面可位於（即，可共面）包括TFT層級介電層40的頂面的水平平面內。
一般而言，藉由形成穿過介電層48的接觸通孔空腔59且以至少一種導電填充材料填充所述接觸通孔空腔59，可在一對頂部閘極堆疊（頂部閘極介電質30、頂部閘極電極35）之間的主動層20上形成頂部接觸電極58。在一個實施例中，在沿垂直於基底8的頂面的方向的平面圖中，頂部接觸電極58與底部閘極堆疊（底部閘極介電質10、底部閘極電極15）具有區域交疊。在一個實施例中，底部閘極電極15沿第一水平方向hd1具有相較頂部接觸電極58更大的橫向範圍。
在一個實施例中，在沿垂直於基底8的頂面的方向的平面圖（例如圖12A的俯視圖）中，一對頂部閘極電極35中的每一個與底部閘極電極15的相應周邊部分具有區域交疊。在一個實施例中，在沿垂直於基底8的頂面的方向的平面圖中，一對底部接觸電極28中的每一個與一對頂部閘極電極35中相應一個具有區域交疊。
在圖12A至圖12C所示的第一示例性結構中，一對底部接觸電極28可形成作為一對源極電極28S，且頂部接觸電極58可形成作為汲極電極58D。
參照圖13A至圖13C，可藉由省略圖6A至圖6C的製程步驟自圖12A至圖12C的第一示例性結構導出第一示例性結構的第一替代配置。在此種情況下，底部閘極介電質10的底面可與一對底部接觸電極28的頂面及絕緣層42的頂面共面。主動層20的頂面可具有沿第二水平方向hd2橫向地延伸的階梯（step），使得主動層20的上覆於底部閘極介電質10的部分具有相較主動層20的位於底部閘極介電質10區域之外的部分更高的頂面。底部閘極介電質10的底面可位於包括一對底部接觸電極28與主動層20之間的界面的水平平面內。底部閘極介電質10的底面可接觸一對底部接觸電極28中的每一個的相應頂面的周邊部分。
參照圖14A至圖14C，藉由在執行圖7A至圖7C的製程步驟之後以及執行圖8A至圖8C的製程步驟之前平坦化底部閘極介電質10，可自圖12A至圖12C的第一示例性結構導出第一示例性結構的第二替代配置。舉例而言，可執行化學機械研磨製程以去除底部閘極介電質10的突出部分。在此實施例中，底部閘極介電質10的頂面可與一對底部接觸電極28的頂面及絕緣層42的最上表面共面。主動層20的整個頂面可為平面的。
參照圖15A至圖15C，根據本揭露的第二實施例的第二示例性結構可藉由將一對底部接觸電極28形成作為一對汲極電極28D以及將頂部接觸電極58形成作為源極電極58S而自圖12A至圖12C的第一示例性結構導出。
參照圖16A至圖16C，根據本揭露的第二實施例的第二示例性結構的第一替代配置可藉由將一對底部接觸電極28形成作為一對汲極電極28D以及藉由將頂部接觸電極58形成作為源極電極58S而自圖13A至圖13C的第一示例性結構的第一替代配置導出。
參照圖17A至圖17C，根據本揭露的第二實施例的第二示例性結構的第二替代配置可藉由將一對底部接觸電極28形成作為一對汲極電極28D以及藉由將頂部接觸電極58形成作為源極電極58S而自圖14A至圖14C的第一示例性結構的第二替代配置導出。第二示例性結構的第二替代配置示出其中頂部閘極介電質30未被圖案化為與頂部閘極電極35相同的形狀的配置。此種配置可藉由不將頂部閘極電極35的圖案轉移穿過頂部閘極介電質30來得到。在此種情況下，可在用於形成主動層20的半導體金屬氧化物材料層上沉積用於形成頂部閘極介電質30的頂部閘極介電材料層，且可將頂部閘極介電材料層及半導體金屬氧化物材料層圖案化為具有相同的水平橫截面形狀，從而形成主動層20及頂部閘極介電質30的堆疊。在沉積用於形成頂部閘極電極35的金屬材料之後，可相對於頂部閘極介電質30選擇地非等向性蝕刻所述金屬材料。如圖17A至圖17C所示的頂部閘極介電質30的配置可用於之前描述的本揭露的任何實施例。
參照圖18A至圖18C，根據本揭露的第三實施例的第三示例性結構可藉由在絕緣層42中形成底部接觸電極28及一對底部閘極電極15而自圖2A至圖2C中所示的第一示例性結構導出。所述一對底部閘極電極15可沿第一水平方向hd1與底部接觸電極28橫向地間隔開。一般而言，可藉由修改圖3A至圖5C的製程步驟來形成圖18A至圖18C中所示的第三示例性結構，從而可形成一對底部閘極電極15來代替第一示例性結構中的單一底部閘極電極15，以及可形成底部接觸電極28來代替第一示例性結構中的一對底部接觸電極28。在製程步驟期間可相應地修改光阻層中的圖案。
參照圖19A至圖19C，可使第二示例性結構的除了底部接觸電極28的區域之外的區域可選地凹陷，例如藉由在第二示例性結構之上施加光阻層（未示出）、圖案化所述光阻層以覆蓋底部接觸電極28的主要部分底部接觸電極28，以及使底部閘極電極15的頂面及絕緣層42的未被遮罩的部分垂直地凹陷。可執行至少一種等向性蝕刻製程（例如至少一種濕式蝕刻製程）及/或至少一種非等向性蝕刻製程（例如至少一種反應離子蝕刻製程）以使底部閘極電極15的頂面及絕緣層42的未被遮罩的部分垂直地凹陷。凹槽的深度可與隨後將形成的底部閘極介電質的厚度相同或大致相同。隨後可藉由例如灰化去除光阻層。圖19A至圖19C的製程步驟是可選的，且可被省略。
參照圖20A至圖20C，可藉由沉積底部閘極介電層並圖案化所述底部閘極介電層在底部閘極電極15的頂面及底部接觸電極28的頂面上形成底部閘極介電質10。舉例而言，可在絕緣層42及底部閘極電極15之上沉積底部閘極介電層作為連續的材料層。可藉由沉積至少一種閘極介電材料來形成底部閘極介電層。底部閘極介電層的材料組成及厚度可與第一實施例中的相同。
可在底部閘極介電層之上施加光阻層（未示出），且所述光阻層可被微影圖案化以覆蓋一對底部閘極電極15而不覆蓋底部接觸電極28的主要部分。在一個實施例中，光阻層的圖案化部分可具有筆直的邊緣，所述邊緣沿第二水平方向hd2橫向地延伸且上覆底部接觸電極28的相應周邊區。可執行蝕刻製程以去除底部閘極介電層的未被遮罩的部分。底部閘極介電層的剩餘部分包括一對底部閘極介電質10。在一個實施例中，一對底部閘極電極15可被所述一對底部閘極介電質10完全地覆蓋，且在對底部閘極介電層圖案化時可實體地暴露底部接觸電極28的頂面的主要部分。在一個實施例中，每一底部閘極電極15的整體、或與隨後將形成的主動區具有區域交疊的每一底部閘極電極15的至少一部分被相應的底部閘極介電質10覆蓋。在一個實施例中，一對底部閘極介電質10中的每一個在平面圖（例如圖20A的俯視圖）中都可具有矩形區域。
在一個實施例中，底部閘極介電質10中的每一個可接觸底部接觸電極28。在一個實施例中，底部閘極介電質10中的每一個可具有位於水平平面下方的相應底面，所述水平平面包括底部接觸電極28的頂面。在一個實施例中，底部閘極介電質10中的每一個接觸底部接觸電極28的相應側壁。在一個實施例中，底部閘極介電質10中的每一個接觸底部接觸電極28的頂面的相應條帶部分。
在一個實施例中，底部閘極介電質10的厚度可與底部閘極電極15及絕緣層42的凹槽距離相同或實質上相同。在此種情況下，上覆於底部閘極電極15的每一底部閘極介電質10的部分的頂面可位於包括底部接觸電極28的頂面的水平平面內或附近。在一個實施例中，底部閘極介電質10可包括一對垂直突出的條帶部分，所述垂直突出的條帶部分上覆底部接觸電極28相應周邊部分。
參照圖21A至圖21C，可執行圖8A至圖8C的製程步驟以在一對底部閘極介電質10及底部接觸電極28之上或在一對底部閘極介電質10及底部接觸電極正上方形成主動層20。主動層20可具有與第一實施例相同的材料組成及相同的厚度（參見上述圖8A至圖8C的描述）。主動層20的底面的中心部分可接觸底部接觸電極28的頂面。主動層20的底面的周邊部分可接觸每一底部閘極介電質10的相應一個的頂面。
一般而言，可在一對底部閘極介電質10上及在底部接觸電極28的頂面上形成主動層20。主動層20的第一表面（例如主動層20的頂面）可被實體地暴露。主動層20的第二表面（例如主動層20的底面）可接觸一對底部閘極介電質10及底部接觸電極28。在其中底部閘極介電質10中的每一個包括上覆於底部接觸電極28的相應周邊部分的向上突出的條帶部分的實施例中，主動層20的頂面可包括上覆於底部閘極介電質10的向上突出的條帶部分的一對向上突出的條帶部分。
參照圖22A至圖22C，可執行其中微影圖案被修改的圖9A至圖9C的製程步驟，從而可形成代替第一示例性結構中的一對頂部閘極堆疊（頂部閘極介電質30、頂部閘極電極35）的一個頂部閘極堆疊（頂部閘極介電質30、頂部閘極電極35）。每一頂部閘極堆疊（頂部閘極介電質30、頂部閘極電極35）包括頂部閘極介電質30及頂部閘極電極35的垂直堆疊。在一個實施例中，第三示例性結構的頂部閘極介電質30在沿垂直於基底8的頂面的方向的平面圖中可具有與頂部閘極電極35相同的橫向範圍。
在一個實施例中，在沿垂直於基底8的頂面的方向的平面圖中，底部接觸電極28與頂部閘極堆疊（頂部閘極介電質30、頂部閘極電極35）可具有區域交疊。在一個實施例中，頂部閘極堆疊（頂部閘極介電質30、頂部閘極電極35）沿第一水平方向hd1可具有相較底部接觸電極28更大的橫向範圍。在一個實施例中，在沿垂直於基底8的頂面的方向的平面圖（例如圖22A的俯視圖）中，一對底部閘極電極15中的每一個與頂部閘極電極35的相應周邊部分可具有區域交疊。
參照圖23A至圖23C，可在頂部閘極電極35及頂部閘極介電質30之上沉積介電層48。介電層48也被稱為電極層級介電層。介電層48包括介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃或其疊層。可選地，介電層48可被平坦化以提供平坦的頂面。介電層48的介電材料可被平坦化，使得介電層48的平坦化的水平頂面形成於包括頂部閘極電極35的頂面的水平平面內。絕緣層42及介電層48的集合在本文中被稱為薄膜電晶體層級（TFT-level）介電層40（即位於薄膜電晶體層級處的介電層）。
參照圖24A至圖24C，可在TFT層級介電層40之上施加光阻層（未示出），且所述光阻層可被微影圖案化以在其中形成離散的開口。可藉由非等向性蝕刻製程將光阻層中離散開口的圖案轉移穿過介電層48以形成一對接觸通孔空腔59及一對底部閘極電極接觸通孔空腔。所述非等向性蝕刻製程可相對主動層20的材料及底部閘極電極15的材料選擇性蝕刻介電層48。
可在底部閘極電極15的相應一個的區域內形成接觸通孔空腔59，且所述接觸通孔空腔59可沿第一水平方向hd1與頂部閘極堆疊（頂部閘極介電質30、頂部閘極電極35）橫向地間隔開。主動層20的頂面的矩形部分可在接觸通孔空腔59中的每一個的底部被實體地暴露。底部閘極電極15的頂面可在底部閘極電極接觸通孔空腔中的每一個的底部被實體地暴露。隨後可藉由例如灰化去除光阻層。
參照圖25A至圖25C，可在所述空腔中及TFT層級介電層40之上沉積至少一種導電材料。所述至少一種導電材料可包括可選的金屬襯墊材料及金屬填充材料。在一個實施例中，所述至少一種導電材料可由至少一種金屬材料組成。可選的金屬襯墊材料可包括導電金屬氮化物或導電金屬碳化物，例如TiN、TaN、WN、TiC、TaC及/或WC。金屬填充材料可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金及/或其組合。亦可使用本揭露預期範圍內的其他合適的材料。
可藉由平坦化製程從包括TFT層級介電層40的頂面的水平平面上方去除所述至少一種導電材料的多餘部分，所述平坦化製程可使用CMP製程及/或凹槽蝕刻製程。亦可使用其他合適的平坦化製程。填充接觸通孔空腔59的至少一種導電材料的每一剩餘部分構成頂部接觸電極58。填充底部閘極電極接觸通孔空腔19的至少一種導電材料的每一剩餘部分構成底部閘極電極接觸通孔結構18，所述底部閘極電極接觸通孔結構18接觸底部閘極電極15的頂面。
在一個實施例中，每一頂部接觸電極58可包括為金屬襯墊材料的剩餘部分的可選的金屬層52以及為金屬填充材料的剩餘部分的電極填充材料部分54。每一底部閘極電極接觸通孔結構18可包括為金屬襯墊材料的剩餘部分的可選的金屬層16以及為金屬填充材料的剩餘部分的底部閘極電極接觸金屬填充材料部分17。
頂部接觸電極58的頂面、頂部閘極電極35的頂面以及底部閘極電極接觸結構18的頂面可位於（即，可共面）包括TFT層級介電層40的頂面的水平平面內。
一般而言，藉由形成穿過介電層48的接觸通孔空腔59且以至少一種導電填充材料填充所述接觸通孔空腔59，可在頂部閘極堆疊（頂部閘極介電質30、頂部閘極電極35）之外的主動層20上形成一對頂部接觸電極58。一對頂部接觸電極58可沿第一水平方向hd1以頂部閘極堆疊（頂部閘極介電質30、頂部閘極電極35）彼此橫向地間隔開。在一個實施例中，在沿垂直於基底8的頂面的方向的平面圖中，頂部接觸電極58中的每一個與底部閘極堆疊（底部閘極介電質10、底部閘極電極15）的相應一個具有區域交疊。在一個實施例中，頂部閘極電極35沿第一水平方向hd1具有相較底部接觸電極28更大的橫向範圍。
在一個實施例中，在沿垂直於基底8的頂面的方向的平面圖（例如圖25A的俯視圖）中，一對底部閘極電極15中的每一個可與頂部閘極電極35的相應周邊部分具有區域交疊。在一個實施例中，在沿垂直於基底8的頂面的方向的平面圖（例如圖25A的俯視圖）中，一對頂部接觸電極58中的每一個與一對底部閘極電極15中的相應一個具有區域交疊。
在圖25A至圖25C所示的第三示例性結構中，底部接觸電極28形成作為源極電極28S，且一對頂部接觸電極58形成作為一對汲極電極58D。
參照圖26A至圖26C，可藉由省略圖19A至圖19C的製程步驟自圖25A至圖25C的第三示例性結構導出第三示例性結構的第一替代配置。在此種情況下，底部閘極介電質10的底面可與底部接觸電極28的頂面及絕緣層42的頂面共面。主動層20的頂面可具有沿第二水平方向hd2橫向地延伸的階梯（step），使得主動層20的上覆於底部閘極介電質10的部分具有相較主動層20的位於底部閘極介電質10區域之間的部分更高的頂面。底部閘極介電質10的底面可位於包括底部接觸電極28與主動層20之間的界面的水平平面內。底部閘極介電質10的底面可接觸底部接觸電極28的頂面的相應周邊部分中的一個。
參照圖27A至圖27C，藉由在執行圖20A至圖20C的製程步驟之後及執行圖21A至圖21C的製程步驟之前平坦化底部閘極介電質10，可自圖25A至圖25C的第三示例性結構導出第三示例性結構的第二替代配置。舉例而言，可執行化學機械研磨製程以去除底部閘極介電質10的突出部分。在此種情況下，底部閘極介電質10的頂面可與底部接觸電極28的頂面共面。底部閘極介電質10的底面可與絕緣層42的頂面共面。在一個實施例中，主動層20的整個頂面可為平面的。在替代配置中，頂部閘極介電質30可具有圖26A至圖26C中所示的配置，而底部閘極介電質10可具有圖27A至圖27C中所示的配置。在此種情況下，頂部閘極介電質30可為平坦的（即可具有完全地包含在第一水平平面內的頂面且可具有完全地包含在第二水平平面內的底面）。
參照圖28A至圖28C，根據本揭露的第四實施例的第四示例性結構可藉由將底部接觸電極28形成作為汲極電極28D以及將一對頂部接觸電極58形成作為一對源極電極58S而自圖25A至圖25C的第三示例性結構導出。
參照圖29A至圖29C，根據本揭露的第四實施例的第四示例性結構的第一替代配置可藉由將底部接觸電極28形成作為汲極電極28D以及藉由將一對頂部接觸電極58形成作為一對源極電極58S而自圖26A至圖26C的第三示例性結構的第一替代配置導出。
參照圖30A至圖30C，根據本揭露的第四實施例的第四示例性結構的第二替代配置可藉由將底部接觸電極28形成作為汲極電極28D以及藉由將頂部接觸電極58對形成作為一對源極電極58S而自圖27A至圖27C的第三示例性結構的第二替代配置導出。
參照圖31，示出了示例性結構，所述示例性結構可藉由隨後在其上形成附加的結構而從前述示例性結構中的任一個導出。在一些實施例中，位於介電層42的底面下方的結構可被絕緣材料層635替代。舉例而言，可在至少一頂部接觸電極58、至少一頂部閘極電極35及底部閘極電極接觸通孔結構18的形成的同時、形成的之前或形成的之後在第二金屬線結構628的相應一個上形成穿過TFT層級介電層40及絕緣材料層635的第二金屬通孔結構632。
可在TFT層級介電層40之上沉積介電層（在本文中被稱為第三內連線層級介電層637）。可在第三內連線層級介電層637中形成在嵌置於TFT層級介電層40內的金屬結構（頂部接觸電極58、頂部閘極電極35、底部閘極電極接觸通孔結構18）的相應一個上的第三金屬線結構638。
可隨後在薄膜電晶體及第三內連線層級介電層637之上形成嵌置於附加介電層中的附加金屬內連線結構。在說明性實例中，介電層可包括例如第四內連線層級介電層640、第五內連線層級介電層650等。附加金屬內連線結構可包括嵌置於第四內連線層級介電層640中的第三金屬通孔結構（未示出）及第四金屬線結構648、嵌置於第五內連線層級介電層650中的第四金屬通孔結構652及第五金屬線結構658等。
可選地，可在薄膜電晶體的下方、上方或與薄膜電晶體相同的位準（level）處形成記憶體單元150。在薄膜電晶體形成為二維周期陣列的實施例中，記憶體單元150可形成為記憶體單元150的二維周期陣列。每一記憶體單元150可包括磁隧道接面、鐵電隧道接面、相變記憶體材料或空位調製（vacancy-modulated）導電氧化物材料部分。此外，每一記憶體單元150可包括包括金屬材料的第一電極126及包括金屬材料且保護記憶體單元150的下伏的數據存儲部分的第二電極158。在第一電極126（即底部電極）與第二電極158（即頂部電極）之間提供記憶體元件。
在說明性實例中，在其中記憶體單元150包括磁性隧道接面的實施例中，記憶體單元150可包括層堆疊，所述層堆疊從底部到頂部包括第一電極126、促進上覆的材料層的晶體生長的金屬種子層128、合成反鐵磁體（synthetic antiferromagnet，SAF）結構140、穿隧阻障層146、自由磁化層148及第二電極158。儘管本揭露是使用其中薄膜電晶體作為記憶體單元150的存取電晶體的實施例進行闡述，但在本文中明確預期其中薄膜電晶體作為邏輯裝置、作為記憶體陣列的周邊電路的組件、或用於任何其他半導體電路的實施例。
在一個實施例中，基底8包括單晶矽基底。嵌置較低層級的金屬內連線結構（元件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628）的較低層級的介電層（第一介電層601、第一內連線層級介電層610、第二內連線層級介電層620）可位於單晶矽基底與絕緣層42之間。包括作為通道的單晶矽基底的相應部分的場效電晶體701可嵌置於較低層級的介電層（第一介電層601、第一內連線層級介電層610、第二內連線層級介電層620）內，且可電性連接至閘極電極（底部閘極電極15、頂部閘極電極35）中的至少一個、底部接觸電極28及頂部接觸電極58。
參照圖32，電路圖示出根據本揭露的一個方面的包括場效電晶體及記憶體元件（例如隨機存取記憶體（random access memory，RAM）元件）的串聯連接的裝置。在此種情況下，本揭露的場效電晶體可連接至RAM元件，使得汲極電極（其可體現為第一二示例性結構或第二示例性結構中的底部接觸電極28，或體現為第三示例性結構或第四示例性結構中的頂部接觸電極58）可電性連接至RAM元件，一對閘極電極（其可體現為第一二示例性結構或第二示例性結構中的一對頂部閘極電極35，或體現為第三示例性結構或第四示例性結構中的一對底部閘極電極15）可連接至一對字線，且一對源極電極（其可體現為第一二示例性結構或第二示例性結構中的一對底部接觸電極28，或體現為第三示例性結構或第四示例性結構中的一對頂部接觸電極58）可連接至一對條源極線。在此種情況下，場效電晶體可用作選擇器開關，可藉由激活兩條字線中的任一條來選擇所述選擇器開關。
一般而言，場效電晶體中的第一接觸電極可連接至一對源極線，且記憶體元件可電性連接至第二接觸電極。記憶體元件可被配置為在向第一閘極電極施加第一激活信號且向一對第二閘極電極中的任一個施加至少一個第二激活信號時被激活。舉例而言，記憶體元件可被配置為在向底部閘極電極15施加第一激活信號且向一對頂部閘極電極35中的任一個施加至少一個第二激活信號時被激活，或者記憶體元件可被配置為在向頂部閘極電極35施加第一激活信號時且向一對底部閘極電極15中的任一個施加至少一個第二激活信號時被激活。
參照圖33，第一流程圖示出用於製造本揭露的半導體裝置（例如第一示例性結構及第二示例性結構）的第一組製程步驟。
參考步驟3310及圖1至圖5C，可在絕緣層42中形成一對底部接觸電極28及底部閘極電極15。所述一對底部接觸電極28沿第一水平方向hd1與底部閘極電極15橫向地間隔開。
參考步驟3320及圖6A至圖7C，可在底部閘極電極15之上形成底部閘極介電質10。
參考步驟3330及圖8A至圖8C，可在底部閘極介電質10上及一對底部接觸電極28的頂面上形成主動層20。
參考步驟3340及圖9A至圖9C，可在主動層20之上形成一對頂部閘極堆疊（頂部閘極介電質30、頂部閘極電極35）。一對頂部閘極堆疊（頂部閘極介電質30、頂部閘極電極35）中的每一個包括相應的頂部閘極介電質30及相應的頂部閘極電極35。
參考步驟3350及圖10A至圖17C，在一對頂部閘極堆疊（頂部閘極介電質30、頂部閘極電極35）之間的主動層20上可形成頂部接觸電極58。
參照圖34，第二流程圖示出用於製造本揭露的半導體裝置（例如第三及第四示例性結構）的第二組製程步驟。
參考步驟3410及圖1、圖2A至圖2C及圖18A至圖18C，可在絕緣層42中形成底部接觸電極28及一對底部閘極電極15。所述一對底部閘極電極15沿第一水平方向hd1與底部接觸電極28橫向地間隔開。
參考步驟3420及圖19A至圖20C，可在一對底部閘極電極15之上形成底部閘極介電質10。
參考步驟3430及圖21A至圖21C，可在一對底部閘極介電質10上及底部接觸電極28的頂面上形成主動層20。
參考步驟3440及圖22A至圖22C，可在主動層20之上形成包括頂部閘極介電質30及頂部閘極電極35的頂部閘極堆疊（頂部閘極介電質30、頂部閘極電極35）。
參考步驟3450及圖23A至圖30C，可在主動層20上形成一對頂部接觸電極58。所述一對頂部接觸電極58沿第一水平方向hd1自頂部閘極堆疊（頂部閘極介電質30、頂部閘極電極35）彼此橫向地間隔開。
參考所有附圖並根據本揭露的各種實施例，提供了包括薄膜電晶體的裝置。薄膜電晶體包括：位於基底8之上的主動層20；包括第一閘極介電質（底部閘極介電質10或頂部閘極介電質30）及第一閘極電極（底部閘極電極15或頂部閘極電極35）的堆疊且位於主動層20的第一表面（例如第一示例性結構及第二示例性結構中的底面或第三示例性結構及第四示例性結構中的頂面）的中心部分的第一閘極堆疊{（底部閘極介電質10、底部閘極電極15）或（頂部閘極介電質30、頂部閘極電極35）}；接觸主動層20的第一表面的周邊部分且沿第一水平方向hd1以第一閘極電極（底部閘極電極15或頂部閘極電極35）彼此橫向地間隔開的一對第一接觸電極（底部接觸電極28或頂部接觸電極58）；接觸主動層20的第二表面（例如第一示例性結構及第二示例性結構中的頂面或第三示例性結構及第四示例性結構中的底面）的中心部分的第二接觸電極（頂部接觸電極58或底部接觸電極28），主動層20的第二表面與主動層20的第一表面垂直地間隔開；以及包括第二閘極介電質（頂部閘極介電質30或底部閘極介電質10）及第二閘極電極（頂部閘極電極35或底部閘極電極15）的相應堆疊且位於主動層20的第二表面的相應周邊部分上且沿第一水平方向hd1以第二接觸電極（頂部接觸電極58或底部接觸電極28）彼此橫向地間隔開的一對第二閘極堆疊{（頂部閘極介電質30、頂部閘極電極35）或（底部閘極介電質10、底部閘極電極15）}。
在一個實施例中，第二接觸電極（頂部接觸電極58或底部接觸電極28）在沿垂直於基底8的頂面的方向的平面圖中與第一閘極堆疊{（底部閘極介電質10、底部閘極電極15）或（頂部閘極介電質30、頂部閘極電極35）}具有區域交疊；且第一閘極電極（底部閘極電極15或頂部閘極電極35）沿第一水平方向hd1具有相較第二接觸電極（頂部接觸電極58或底部接觸電極28）更大的橫向範圍。
在一個實施例中，一對第二閘極電極（頂部閘極電極35或底部閘極電極15）中的每一個在沿垂直於基底8的頂面的方向的平面圖中與第一閘極電極（底部閘極電極15或頂部閘極電極35）的相應周邊部分具有區域交疊。
在一個實施例中，一對第一接觸電極（底部接觸電極28或頂部接觸電極58）中的每一個在沿垂直於基底8的頂面的方向的平面圖中與一對第二閘極電極（頂部閘極電極35或底部閘極電極15）中的相應一個具有區域交疊。
在一個實施例中，主動層20的第一表面為主動層20的底面（舉例而言，如第一示例性結構及第二示例性結構中所示）；且第一閘極介電質10接觸第一接觸電極28中的每一個。
在一個實施例中，第一閘極介電質10的底面位於包括一對第一接觸電極28與主動層20之間的界面的水平平面下方；且第一閘極介電質10接觸一對第一接觸電極28中的每一個的相應側壁。
在一個實施例中，第一閘極介電質10的底面位於包括一對第一接觸電極28與主動層20之間的界面的水平平面內；且第一閘極介電質10的底面接觸一對第一接觸電極28中的每一個的相應頂面。
在一個實施例中，在第二閘極介電質30及第二閘極電極35的每一堆疊內，第二閘極介電質30在沿垂直於基底8的頂面的方向的平面圖中具有與第二閘極電極35相同的橫向範圍。
在一個實施例中，主動層20的第二表面為主動層20的底面（舉例而言，如在第三示例性結構及第四示例性結構中所示）；且第二閘極介電質10中的每一個接觸第二接觸電極28。
在一個實施例中，第二閘極介電質10中的每一個具有位於包括第二接觸電極28與主動層20之間的界面的水平平面下方的相應底面；且第二閘極介電質10中的每一個接觸第二接觸電極28的相應側壁。
在一個實施例中，第二閘極介電質10中的每一個具有位於包括第二接觸電極28與主動層20之間的界面的水平平面內的相應底面；且第二閘極介電質10中的每一個接觸第二接觸電極28的頂面的相應部分。
在一個實施例中，第一閘極介電質30在沿垂直於基底8的頂面的方向的平面圖中具有與第一閘極電極35相同的橫向範圍。
在一個實施例中，薄膜電晶體具有以下特徵：第一特徵，其中一對第一接觸電極（底部接觸電極28或頂部接觸電極58）為源極電極且第二接觸電極（頂部接觸電極58或底部接觸電極28）為汲極電極；以及第二特徵，其中一對第一接觸電極（底部接觸電極28或頂部接觸電極58）為汲極電極且第二接觸電極（頂部接觸電極58或底部接觸電極28）為源極電極。
在一個實施例中，裝置包括電性連接至第二接觸電極（頂部接觸電極58或底部接觸電極28）的記憶體元件（例如記憶體單元150），其中所述記憶體元件被配置為在向第一閘極電極（底部閘極電極15或頂部閘極電極35）施加第一激活信號且向一對第二閘極電極（頂部閘極電極35或底部閘極電極15）中的任一個施加至少一個第二激活信號。
本揭露的一個態樣提供一種形成半導體結構的方法，包括：在絕緣層中形成一對底部接觸電極及底部閘極電極，其中所述一對底部接觸電極沿第一水平方向與所述底部閘極電極橫向地間隔開；在所述底部閘極電極之上形成底部閘極介電質；在所述底部閘極介電質上及所述一對底部接觸電極的頂面上形成主動層；在所述主動層之上形成一對頂部閘極堆疊，其中所述一對頂部閘極堆疊中的每一個包括相應的頂部閘極介電質及相應的頂部閘極電極；以及在所述一對頂部閘極堆疊之間的所述主動層上形成頂部接觸電極。
在一個實施例中，本揭露的一種形成半導體結構的方法更包括：在所述一對底部接觸電極及所述底部閘極電極之上沉積底部閘極介電層；以及將所述底部閘極介電層圖案化為所述底部閘極介電質，其中所述底部閘極電極被所述底部閘極介電質覆蓋，且在圖案化所述底部閘極介電層時，所述一對底部接觸電極的每一頂面的主要部分實體地暴露。
在一個實施例中，本揭露的一種形成半導體結構的方法更包括：在所述主動層之上沉積頂部閘極介電層及頂部閘極電極層；將所述頂部閘極電極層及所述頂部閘極介電層圖案化為所述一對頂部閘極堆疊；在所述主動層之上以及圍繞所述一對頂部閘極堆疊形成介電層；以及藉由形成穿過所述介電層的接觸通孔空腔且以至少一種導電填充物材料填充所述接觸通孔空腔來形成所述頂部接觸電極。
本揭露的另一個態樣提供一種形成半導體結構的方法，包括：在絕緣層中形成底部接觸電極及一對底部閘極電極，其中所述一對底部閘極電極沿第一水平方向與所述底部接觸電極橫向地間隔開；在所述一對底部閘極電極之上形成一對底部閘極介電質；在所述一對底部閘極介電質及所述底部接觸電極的頂面上形成主動層；在所述主動層之上形成包括頂部閘極介電質及頂部閘極電極的頂部閘極堆疊；以及在所述主動層上形成一對頂部接觸電極，其中所述一對頂部接觸電極沿所述第一水平方向以所述頂部閘極堆疊彼此橫向地間隔開。
在一個實施例中，本揭露的一種形成半導體結構的方法更包括：在所述底部接觸電極及所述一對底部閘極電極之上沉積底部閘極介電層；以及將所述底部閘極介電層圖案化為所述一對底部閘極介電質，其中所述一對底部閘極電極被所述一對底部閘極介電質覆蓋，且在圖案化所述底部閘極介電層時所述底部接觸電極的頂面的主要部分被實體地暴露。
在一個實施例中，本揭露的一種形成半導體結構的方法更包括：在所述主動層之上沉積頂部閘極介電層及頂部閘極電極層；將所述頂部閘極電極層及所述頂部閘極介電層圖案化為所述頂部閘極堆疊；在所述主動層之上以及圍繞所述頂部閘極堆疊形成介電層；以及藉由形成穿過所述介電層的接觸通孔空腔且以至少一種導電填充物材料填充所述接觸通孔空腔來形成所述一對頂部接觸電極。
本揭露的各個實施例提供了包括三個閘極電極（即第一閘極電極及一對第二閘極電極）的三閘極場效電晶體。第一閘極電極及一對第二閘極電極設置在主動層的相對表面上，使得四個通道的電流可被控制，所述四個通道包括位於第一閘極電極附近第一閘極電極兩側的兩個通道，以及位於一對第二閘極電極附近及第一接觸電極兩側的兩個通道。本揭露的場效電晶體對“或（OR）”型操作具有傳導性，其中第一接觸電極及一對第二接觸電極之間的電流可藉由激活一對第二閘極電極中的任一個來激活。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應知，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替及變更。
8:基底 9:半導體材料層 10:底部閘極介電質 11:凹槽區 15:底部閘極電極 16、22、52:金屬層 17:底部閘極電極接觸金屬填充材料部分 18:底部閘極電極接觸通孔結構 19:底部閘極電極接觸通孔空腔 20:主動層 24、54:電極填充材料部分 28:底部接觸電極 28D、58D、738:汲極電極 28S、58S、732:源極電極 30:頂部閘極介電質 35:頂部閘極電極 40、48:介電層 42:絕緣層 58:頂部接觸電極 59:接觸通孔空腔 126:第一電極 128:金屬種子層 140:合成反鐵磁體結構 146:穿隧阻障層 148:自由磁化層 150:記憶體單元 158:第二電極 601:第一介電層 610:第一內連線層級介電層 612:元件接觸通孔結構 618:第一金屬線結構 620:第二內連線層級介電層 622:第一金屬通孔結構 628:第二金屬線結構 632:第二金屬通孔結構 635:絕緣材料層 636:蝕刻停止介電層 637:第三內連線層級介電層 638:第三金屬線結構 640:第四內連線層級介電層 648:第四金屬線結構 650:第五內連線層級介電層 652:第四金屬通孔結構 658:第五金屬線結構 700:CMOS電路系統 701:場效電晶體 720:淺溝渠隔離結構 735:半導體通道 742:源極側金屬半導體合金區 748:汲極側金屬半導體合金區 750:閘極堆疊 752:閘極介電層 754:閘極電極 756:介電質閘極間隔件 758:閘極頂蓋介電質 3310、3320、3330、3340、3350、3410、3420、3430、3440、3450:步驟 B-B’、C-C’:垂直平面 hd1:第一水平方向 hd2:第二水平方向
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，圖式中的各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是根據本揭露實施例的在形成互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）電晶體、形成於較低層級的（lower-level）介電層中的第一金屬內連線結構、絕緣材料層及可選的蝕刻停止介電層之後的第一示例性結構的垂直橫截面圖。 圖2A是根據本揭露第一實施例的在形成絕緣層之後的第一示例性結構的部分的俯視圖。 圖2B是沿圖2A的垂直平面B-B’的第一示例性結構的垂直橫截面圖。 圖2C是沿圖2A的垂直平面C-C’的第一示例性結構的垂直橫截面圖。 圖3A是根據本揭露第一實施例的在形成絕緣層中的凹槽區之後的第一示例性結構的區域的俯視圖。 圖3B是沿圖3A的垂直平面B-B’的第一示例性結構的垂直橫截面圖。 圖3C是沿圖3A的垂直平面C-C’的第一示例性結構的垂直橫截面圖。 圖4A是根據本揭露第一實施例的在形成底部閘極電極之後的第一示例性結構的區域的俯視圖。 圖4B是沿圖4A的垂直平面B-B’的第一示例性結構的垂直橫截面圖。 圖4C是沿圖4A的垂直平面C-C’的第一示例性結構的垂直橫截面圖。 圖5A是根據本揭露第一實施例的在形成一對底部接觸電極之後的第一示例性結構的區域的俯視圖。 圖5B是沿圖5A的垂直平面B-B’的第一示例性結構的垂直橫截面圖。 圖5C是沿圖5A的垂直平面C-C’的第一示例性結構的垂直橫截面圖。 圖6A是根據本揭露第一實施例的在使一對底部接觸電極之間的區域垂直地凹陷之後的第一示例性結構的區域的俯視圖。 圖6B是沿圖6A的垂直平面B-B’的第一示例性結構的垂直橫截面圖。 圖6C是沿圖6A的垂直平面C-C’的第一示例性結構的垂直橫截面圖。 圖7A是根據本揭露第一實施例的在形成底部閘極介電質之後的第一示例性結構的區域的俯視圖。 圖7B是沿圖7A的垂直平面B-B’的第一示例性結構的垂直橫截面圖。 圖7C是沿圖7A的垂直平面C-C’的第一示例性結構的垂直橫截面圖。 圖8A是根據本揭露第一實施例的在形成主動層之後的第一示例性結構的區域的俯視圖。 圖8B是沿圖8A的垂直平面B-B’的第一示例性結構的垂直橫截面圖。 圖8C是沿圖8A的垂直平面C-C’的第一示例性結構的垂直橫截面圖。 圖9A是根據本揭露第一實施例的在形成一對頂部閘極堆疊之後的第一示例性結構的區域的俯視圖。 圖9B是沿圖9A的垂直平面B-B’的第一示例性結構的垂直橫截面圖。 圖9C是沿圖9A的垂直平面C-C’的第一示例性結構的垂直橫截面圖。 圖10A是根據本揭露第一實施例的在形成介電層之後的第一示例性結構的區域的俯視圖。 圖10B是沿圖10A的垂直平面B-B’的第一示例性結構的垂直橫截面圖。 圖10C是沿圖10A的垂直平面C-C’的第一示例性結構的垂直橫截面圖。 圖11A是根據本揭露第一實施例的在形成接觸通孔空腔及底部閘極電極接觸通孔空腔之後的第一示例性結構的區域的俯視圖。 圖11B是沿圖11A的垂直平面B-B’的第一示例性結構的垂直橫截面圖。 圖11C是沿圖11A的垂直平面C-C’的第一示例性結構的垂直橫截面圖。 圖12A是根據本揭露第一實施例的在形成頂部接觸電極及底部閘極電極接觸通孔結構之後的第一示例性結構的區域的俯視圖。 圖12B是沿圖12A的垂直平面B-B’的第一示例性結構的垂直橫截面圖。 圖12C是沿圖12A的垂直平面C-C’的第一示例性結構的垂直橫截面圖。 圖13A是根據本揭露第一實施例的第一示例性結構的第一替代配置的區域的俯視圖。 圖13B是沿圖13A的垂直平面B-B’的第一示例性結構的垂直橫截面圖。 圖13C是沿圖13A的垂直平面C-C’的第一示例性結構的垂直橫截面圖。 圖14A是根據本揭露第一實施例的第一示例性結構的第二替代配置的區域的俯視圖。 圖14B是沿圖14A的垂直平面B-B’的第一示例性結構的垂直橫截面圖。 圖14C是沿圖14A的垂直平面C-C’的第一示例性結構的垂直橫截面圖。 圖15A是根據本揭露第二實施例的第二示例性結構的區域的俯視圖。 圖15B是沿圖15A的垂直平面B-B’的第二示例性結構的垂直橫截面圖。 圖15C是沿圖15A的垂直平面C-C’的第二示例性結構的垂直橫截面圖。 圖16A是根據本揭露第二實施例的第二示例性結構的第一替代配置的區域的俯視圖。 圖16B是沿圖16A的垂直平面B-B’的第二示例性結構的垂直橫截面圖。 圖16C是沿圖16A的垂直平面C-C’的第二示例性結構的垂直橫截面圖。 圖17A是根據本揭露第二實施例的第二示例性結構的第二替代配置的區域的俯視圖。 圖17B是沿圖17A的垂直平面B-B’的第二示例性結構的垂直橫截面圖。 圖17C是沿圖17A的垂直平面C-C’的第二示例性結構的垂直橫截面圖。 圖18A是根據本揭露第三實施例的在形成一對底部閘極電極及底部接觸電極之後的第三示例性結構的區域的俯視圖。 圖18B是沿圖18A的垂直平面B-B’的第三示例性結構的垂直橫截面圖。 圖18C是沿圖18A的垂直平面C-C’的第三示例性結構的垂直橫截面圖。 圖19A是根據本揭露第三實施例的在使圍繞一對底部閘極電極的區域垂直地凹陷之後的第三示例性結構的區域的俯視圖。 圖19B是沿圖19A的垂直平面B-B’的第三示例性結構的垂直橫截面圖。 圖19C是沿圖19A的垂直平面C-C’的第三示例性結構的垂直橫截面圖。 圖20A是根據本揭露第三實施例的在形成一對底部閘極介電質之後的第三示例性結構的區域的俯視圖。 圖20B是沿圖20A的垂直平面B-B’的第三示例性結構的垂直橫截面圖。 圖20C是沿圖20A的垂直平面C-C’的第三示例性結構的垂直橫截面圖。 圖21A是根據本揭露第三實施例的在形成主動層之後的第三示例性結構的區域的俯視圖。 圖21B是沿圖21A的垂直平面B-B’的第三示例性結構的垂直橫截面圖。 圖21C是沿圖21A的垂直平面C-C’的第三示例性結構的垂直橫截面圖。 圖22A是根據本揭露第三實施例的在形成頂部閘極堆疊之後的第三示例性結構的區域的俯視圖。 圖22B是沿圖22A的垂直平面B-B’的第三示例性結構的垂直橫截面圖。 圖22C是沿圖22A的垂直平面C-C’的第三示例性結構的垂直橫截面圖。 圖23A是根據本揭露第三實施例的在形成介電層之後的第三示例性結構的區域的俯視圖。 圖23B是沿圖23A的垂直平面B-B’的第三示例性結構的垂直橫截面圖。 圖23C是沿圖23A的垂直平面C-C’的第三示例性結構的垂直橫截面圖。 圖24A是根據本揭露第三實施例的在形成一對接觸通孔空腔及一對底部閘極電極接觸通孔空腔之後的第三示例性結構的區域的俯視圖。 圖24B是沿圖24A的垂直平面B-B’的第三示例性結構的垂直橫截面圖。 圖24C是沿圖24A的垂直平面C-C’的第三示例性結構的垂直橫截面圖。 圖25A是根據本揭露第三實施例的在形成一對頂部接觸電極及一對底部閘極電極接觸通孔結構之後的第三示例性結構的區域的俯視圖。 圖25B是沿圖25A的垂直平面B-B’的第三示例性結構的垂直橫截面圖。 圖25C是沿圖25A的垂直平面C-C’的第三示例性結構的垂直橫截面圖。 圖26A是根據本揭露第三實施例的第三示例性結構的第一替代配置的區域的俯視圖。 圖26B是沿圖26A的垂直平面B-B’的第三示例性結構的垂直橫截面圖。 圖26C是沿圖26A的垂直平面C-C’的第三示例性結構的垂直橫截面圖。 圖27A是根據本揭露第三實施例的第三示例性結構的第二替代配置的區域的俯視圖。 圖27B是沿圖27A的垂直平面B-B’的第三示例性結構的垂直橫截面圖。 圖27C是沿圖27A的垂直平面C-C’的第三示例性結構的垂直橫截面圖。 圖28A是根據本揭露第四實施例的第四示例性結構的區域的俯視圖。 圖28B是沿圖28A的垂直平面B-B’的第四示例性結構的垂直橫截面圖。 圖28C是沿圖28A的垂直平面C-C’的第四示例性結構的垂直橫截面圖。 圖29A是根據本揭露第四實施例的第四示例性結構的第一替代配置的區域的俯視圖。 圖29B是沿圖29A的垂直平面B-B’的第四示例性結構的垂直橫截面圖。 圖29C是沿圖29A的垂直平面C-C’的第四示例性結構的垂直橫截面圖。 圖30A是根據本揭露第四實施例的第四示例性結構的第二替代配置的區域的俯視圖。 圖30B是沿圖30A的垂直平面B-B’的第四示例性結構的垂直橫截面圖。 圖30C是沿圖30A的垂直平面C-C’的第四示例性結構的垂直橫截面圖。 圖31是根據本揭露實施例的在形成記憶體單元之後的示例性結構的垂直橫截面圖。 圖32是根據本揭露的一個方面的包括場效電晶體及記憶體元件的串聯連接的裝置的電路圖。 圖33是說明用於製造本揭露的半導體裝置的第一組製程步驟的第一流程圖。 圖34是說明用於製造本揭露的半導體裝置的第二組製程步驟的第二流程圖。
8:基底
9:半導體材料層
10:底部閘極介電質
15:底部閘極電極
20:主動層
28:底部接觸電極
738:汲極電極
732:源極電極
30:頂部閘極介電質
35:頂部閘極電極
40、48:介電層
42:絕緣層
58:頂部接觸電極
126:第一電極
128:金屬種子層
140:合成反鐵磁體結構
146:穿隧阻障層
148:自由磁化層
150:記憶體單元
158:第二電極
601:第一介電層
610:第一內連線層級介電層
612:元件接觸通孔結構
618:第一金屬線結構
620:第二內連線層級介電層
622:第一金屬通孔結構
628:第二金屬線結構
632:第二金屬通孔結構
635:絕緣材料層
636:蝕刻停止介電層
637:第三內連線層級介電層
638:第三金屬線結構
640:第四內連線層級介電層
648:第四金屬線結構
650:第五內連線層級介電層
652:第四金屬通孔結構
658:第五金屬線結構
700:CMOS電路系統
701:場效電晶體
720:淺溝渠隔離結構
735:半導體通道
742:源極側金屬半導體合金區
748:汲極側金屬半導體合金區
750:閘極堆疊
752:閘極介電層
754:閘極電極
756:介電質閘極間隔件
758:閘極頂蓋介電質

Claims (1)

  1. 一種半導體結構，包括： 主動層，位於基底之上； 第一閘極堆疊，包括第一閘極介電質及第一閘極電極的堆疊且位於所述主動層的第一表面上； 一對第一接觸電極，接觸所述主動層的所述第一表面的周邊部分且沿第一水平方向以所述第一閘極電極彼此橫向地間隔開； 第二接觸電極，接觸所述主動層的第二表面，所述第二表面與所述主動層的所述第一表面垂直地間隔開；以及 一對第二閘極堆疊，包括第二閘極介電質及第二閘極電極的相應堆疊且位於所述主動層的所述第二表面的相應周邊部分上且沿所述第一水平方向以所述第二接觸電極彼此橫向地間隔開。
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