DE102004034822A1 - MRAM und Verfahren zu dessen Herstellung - Google Patents

MRAM und Verfahren zu dessen Herstellung Download PDF

Info

Publication number
DE102004034822A1
DE102004034822A1 DE102004034822A DE102004034822A DE102004034822A1 DE 102004034822 A1 DE102004034822 A1 DE 102004034822A1 DE 102004034822 A DE102004034822 A DE 102004034822A DE 102004034822 A DE102004034822 A DE 102004034822A DE 102004034822 A1 DE102004034822 A1 DE 102004034822A1
Authority
DE
Germany
Prior art keywords
layer
openings
magnetic
hard mask
topcoat
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102004034822A
Other languages
English (en)
Inventor
Xian Jay Ning
Joachim Nützel
William Wille
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
EMD Performance Materials Corp
Original Assignee
Infineon Technologies AG
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG, International Business Machines Corp filed Critical Infineon Technologies AG
Publication of DE102004034822A1 publication Critical patent/DE102004034822A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)

Abstract

Es werden ein MRAM und ein Verfahren zum Herstellen einer Verbindungsstruktur in einem solchen angegeben. Ein Verfahren gemäß einer beispielhaften Ausführungsform beinhaltet die folgenden Schritte:
- Herstellen einer magnetischen Stapelschicht auf einer unteren Metallisierungsebene, wobei diese magnetische Stapelschicht über eine nicht-ferromagnetische Schicht verfügt, die zwischen einem Paar ferromagnetischer Schichten angeordnet ist;
- Herstellen einer leitenden Hartmaske auf der magnetischen Stapelschicht und
- Entfernen ausgewählter Abschnitte der Hartmaske und der magnetischen Stapelschicht, um dadurch ein Array von MTJ-Stapeln zu erzeugen, die verbliebene Anteile der magnetischen Stapelschicht und der Hartmaske enthalten;
- wobei die Hartmaske zwischen der magnetischen Stapelschicht und einer oberen Metallisierungsebene, die anschließend über den MTJ-Stapeln hergestellt wird, einen Selbstausrichtungskontakt bildet.

Description

  • Die Erfindung betrifft allgemein magnetische Halbleiterspeicher, und genauer gesagt, betrifft sie eine Prozessabfolge zum Herstellen magnetischer Direktzugriffsspeicher (MRAMs).
  • Magnetische (oder magnetoresistive) RAMs bilden eine vielversprechende Technologie bei der Entwicklung nichtflüchtiger RAMs, die die derzeitigen dynamischen RAMs (DRAMs) als Standardspeicher bei Computern ersetzen könnten. Die Verwendung eines MRAM als nichtflüchtiger RAM ermöglicht "Soforteinschalt"systeme, die arbeiten können, sobald sie eingeschaltet sind, so dass die Zeit eingespart wird, die bei einem herkömmlichen PC z. B. dazu erforderlich ist, Bootdaten von einem Festplatten-Laufwerk während des Hochfahrens des Systems in einen flüchtigen DRAM zu laden.
  • Ein magnetisches Speicherelement (das auch als magnetoresistives Tunnel- oder TMR-Bauelement bezeichnet wird) verfügt über eine Struktur mit ferromagnetischen Schichten, die durch eine unmagnetische Schicht getrennt sind und zu einem magnetischen Tunnelübergang (Magnetic Tunnel Junction = MTJ) angeordnet sind. Digitale Information wird im Speicherelement in Form von Richtungen von Magnetisierungsvektoren in den magnetischen Schichten repräsentiert. Genauer gesagt, werden Magnetisierungsvektoren in einer magnetischen Schicht (die auch als Referenzschicht bezeichnet wird) magnetisch fixiert oder gepinnt, während die Magnetisierungsrichtung der anderen magnetischen Schicht (die auch als "freie" Schicht bezeichnet wird) zwischen derselben Richtung und der entgegengesetzten Richtung in Bezug auf die feste Magnetisierungsrichtung der Referenzschicht umgeschaltet werden kann. Die Magnetisierungsrichtungen der freien Schicht sind auch als "parallele" und "antiparallele" Zustände bekannt, wobei der parallele Zustand dieselbe magnetische Ausrichtung der freien und der Referenzschicht bezeichnet, wohingegen der antiparallele Zustand entgegengesetzte magnetische Ausrichtungen in diesen bezeichnet.
  • Abhängig vom Magnetisierungszustand der freien Schicht (parallel oder antiparallel) zeigen die magnetischen Speicherelemente zwei verschiedene Widerstandswerte für einen vertikal in Bezug auf das TMR-Bauelement angelegten Strom. Der spezielle Widerstand des TMR-Bauteils spiegelt so den Magnetisierungszustand der freien Schicht wider, wobei der Widerstand dann "niedrig" ist, wenn die Magnetisierung parallel ist, während er "hoch" ist, wenn sie antiparallel ist. Demgemäß ermöglicht es die Erfassung von Widerstandsänderungen, dass ein MRAM Information liefert, wie sie in magnetischen Speicherelementen gespeichert ist (d. h., es wird eine Leseoperation ausgeführt). Außerdem wird in eine MRAM-Zelle Information dadurch eingeschrieben, dass ein bidirektionaler Strom in einer speziellen Richtung zugeführt wird, um die freie Schicht magnetisch in einen parallelen oder antiparallelen Zustand auszurichten.
  • In der Praxis sind bei einem MRAM eine Vielzahl magnetischer Speicherelemente mit anderen Schaltkreisen, z. B. Steuerschaltungen für diese Elemente, Komparatoren zum Erfassen der Zustände in den Elementen, Eingabe-/Ausgabeschaltungen usw. integriert. Infolgedessen sind bestimmte Schwierigkeiten bei der Mikroherstellung zu überwinden, bevor MRAMs hoher Kapazität/Dichte kommerziell verfügbar werden. Um z. B. den Energieverbrauch der Bauteile zu senken, ist eine CMOS-Schalttechnologie wünschenswert. Wie es in der Technik bekannt ist, werden verschiedene CMOS-Bearbeitungsschritte (wie das Abscheiden dielektrischer und metallischer Schichten und das Tempern von Implantierungen) bei relativ hohen Temperaturen ausgeführt (z. B. über 300°C). Dagegen wird in magnetischen Schichten ein ferromagnetisches Material, wie CoFe und NiFeCo verwendet, das Bearbeitungstemperaturen unter 300°C erfordert, um ein Vermischen der magnetischen Materialien zu vermeiden. So müssen magnetische Speicherelemente in einem anderen Stadium nach der CMOS-Bearbeitung hergestellt werden.
  • Darüber hinaus enthalten magnetische Speicherelemente Komponenten, die leicht oxidieren und auch korrosionsanfällig sind. Um diese Elemente vor Beeinträchtigung zu schützen und die Leistungsstärke und Zuverlässigkeit= eines MRAM aufrecht zu erhalten, wird als oberer Abschluss typischerweise eine Passivierungsschicht hergestellt. Außerdem verfügen magnetische Speicherelemente über sehr dünne Schichten, wobei einige derselben in der Größenordnung einiger 10 Å (10 Å = 1 nm) sind. Da das Funktionsvermögen eines magnetischen Speicherelements besonders empfindlich von den Oberflächenbedingungen abhängt, bei denen magnetische Schichten abgeschieden werden, ist es wünschenswert, eine relativ flache Oberfläche aufrecht zu erhalten, um eine Beeinträchtigung der Eigenschaften eines MRAM zu vermeiden.
    •
  • Trotz der oben beschriebenen Bearbeitungsunterschiede zwischen ferromagnetischen Materialien und herkömmlichen DRAM-Elementen ist es wünschenswert, den MRAM-Herstellprozess zu vereinfachen und dessen Verträglichkeit mit herkömmlichen BEOL(Back-End-Of-Line)-Metallisierungstechniken für z. B. Kupfer zu erhöhen.
  • Diese Aufgabe ist durch das Verfahren gemäß dem beigefügten Anspruch 1 und den MRAM gemäß dem beigefügten Anspruch 10 gelöst.
    •
  • Die Erfindung wird nachfolgend anhand der 1 bis 11 nä her erläutert, die schematische Schnittansichten zeigen, die dazu dienen, Verarbeitungsschritte in Zusammenhang mit einem Verfahren zum Herstellen eines MRAM, das einer Ausführungsform der Erfindung entspricht, zu erläutern, bei dem über mehreren MTJ(Magnetic Tunnel Junction = magnetischer Tunnelübergang)-Stapeln eine metallische Hartmaskenschicht hergestellt wird. Dabei wird eine verbesserte Prozesssequenz bei der Herstellung von MRAMs beschrieben, wobei u. a. eine metallische Hartmaske auf mehreren MTJ-Stapeln hergestellt wird, um dadurch zwischen den Stapeln und anschließend darauf hergestellten oberen Metallisierungsleitungen für selbst ausgerichteten Kontakt zu sorgen. Die metallische Hartmaske dient auch als Stoppschicht für anschließende duale Damaszier(Feinstrukturier)-Bearbeitungsschritte, wie sie bei der Herstellung der oberen Metallisierungsleitungen und von Durchführungen verwendet werden, die die oberen Metallisierungsleitungen mit unteren Metallisierungsleitungen (auf denen die MTJ-Stapel ausgebildet sind) verbinden.
  • Es wird zunächst auf die 1 Bezug genommen, die eine Schnittansicht zum Erläutern eines ersten Herstellschritts bei der Herstellung von MTJ-Stapeln eines MRAM 100 zeigt. Vor der Stapelherstellung erfolgt die Herstellung der MRAM-Struktur 100, bis zur zweiten Metallisierungsebene, entsprechend gut bekannten Herstellprozessen. Die Strukturen der unteren Ebene, oder die FEOS(Front End Of Line)-Strukturen, verfügen über einen Transistor 102, der gemeinsam mit Isolierbereichen 106 auf einem Substrat 104 aus Silicium oder einem anderen geeigneten Material hergestellt wird. Zum Isolieren der aktiven Substrat-Bautelemente (z. B. des Transistors 102) gegen eine erste Metallisierungsschicht M1 wird eine ILD(Interlevel Dielectric = Zwischenschichtdielektrikums)-Schicht 108, wie eine solche aus SiO2, außer dort verwendet, wo der Transistor 102 durch ein Kontaktgebiet 110 mit der ersten Metallisierungsschicht M1 verbunden ist.
  • Die erste Metallisierungsschicht M1 wird innerhalb einer Auskleidungs- oder Barriereschicht 112 (z. B. Tantal/Tantalnitrid) hergestellt, die ihrerseits auf einer Nitridschicht 114 auf der ersten ILD-Schicht 108 hergestellt wurde. Auf der Nitridschicht 114 wird auch eine zweite ILD-Schicht 115 hergestellt. Ferner wird auf einer dritten ILD-Schicht 116 eine zweite Metallisierungsschicht M2 (und eine Auskleidungsschicht) hergestellt, wobei elektrischer Kontakt zwischen der ersten und der zweiten Metallisierungsschicht M1 und M2 mittels einer Durchführung V1 erzielt wird. Wie die zweite ILD-Schicht 115, so wird auch die dritte ILD-Schicht 116 auf einer Nitridschicht 118 hergestellt.
  • Wie es der Fachmann erkennt, können die erste Metallisierungsschicht M1, sowie die Kombination aus der Durchführung V1 und der zweiten Metallisierungsschict M2, z. B. durch eine herkömmliche Damaszierbearbeitung bzw. eine Dual-Damaszierbearbeitung hergestellt werden. Es ist auch zu beachten, dass die oben genannten FEOL-Strukturen (die in den folgenden Figuren kollektiv mit 120 gekennzeichnet sind) nur beispielhaft angegeben sind und sie hier nicht detaillierter erörtert werden.
  • Der Herstellprozess für den MTJ-Stapel beginnt mit der Abscheidung einer magnetischen Stapelschicht (kollektiv durch 122 gekennzeichnet), die auf den M2-Leitungen und der ILD-Schicht 116 hergestellt wird und über eine nicht-ferromagnetische Schicht, die zwischen einem Paar ferromagnetischer Schichten eingebettet ist, verfügt, um spinabhängiges Tunneln zu ermöglichen. Zum in der Stapelschicht 122 verwendeten ferromagnetischen Material gehören. z. B. IrMn, PtMn, CoFe, CoFeB, Ru, Al2O3 und NiFe. Es können auch andere Typen magnetischen Materials verwendet werden, wie Ni, Co und verschiedene Anteile der oben genannten Verbindungen. An dieser Stelle sei auch darauf hingewiesen, dass die magnetische Stapelschicht 122 nicht notwendigerweise auf der Metallisierungsschicht M2 hergestellt werden muss, sondern dass sie auch auf der Metallisierungsschicht M1 oder einer höheren Metallisierungsebene als M2 hergestellt werden kann.
  • Wenn die magnetische Stapelschicht 122 einmal abgeschieden ist, wird anschließend auf dieser eine metallische Hartmaskenschicht 124 abgeschieden. Bei einer bevorzugten Ausführungsform besteht diese Hartmaskenschicht 124 aus einem leitenden Material wie Tantal, Wolfram, Titan und Verbindungen dieser Metalle, wie Tantalnitrid oder Titannitrid. Jedoch können auch andere Typen leitender Materialien verwendet werden. Die Hartmaskenschicht 124 wird z. B. durch physikalische Dampfabscheidung (PVD), chemische Dampfabscheidung (CVD) oder andere Techniken abgeschieden. Außerdem reicht die Dicke der Hartmaskenschicht 124 vorzugsweise dazu aus, dass sie als Hartmaske zum Ätzen der magnetischen Stapelschicht 122 dient.
  • Nach der Abscheidung der Hartmaskenschicht 124 wird diese lithografisch strukturiert, und das sich ergebende Fotoresistmuster 125 wird z. B. durch RIE auf die Hartmaskenschicht 124 übertragen, wie es ebenfalls in der 2 dargestellt ist. In der 3 ist das Muster als in die magnetische Stapelschicht 122 übertragene dargestellt, was z. B. durch reaktives Ionenätzen (RIE) oder Ionenfräsen erfolgt, um die einzelnen MTJ-Stapel 126 auszubilden. Wenn die MTJ-Stapel 126 einmal ausgebildet sind, wird eine Deckschicht 128 abgeschieden, um die frei liegenden Abschnitte der M2-Oberfläche für anschließende Bearbeitungsschritte dicht abzugschließen, wie es in der 4 dargestellt ist. Die Deckschicht 128 kann z. B. eine durch CVD abgeschiedene Siliciumnitridschicht sein.
  • Es wird nun auf die 5 Bezug genommen, gemäß der eine andere ILD-Schicht 130 durchgehend auf der Deckschicht 128 abgeschieden wird, um die Ausbildung einer oberen Metallisierungsschicht M3 und einer Durchführungsebene für Verbindung zwischen Speicherelement und M3 vorzubereiten. So wird die ILD-Schicht 130 mit ausreichender Dicke zur M3- und V2-Ausbildung abgeschieden. Als Ergebnis der durch die Herstellung der MTJ-Stapel 126 erzeugten Stufenhöhen (insbesondere aufgrund der Dicke der Hartmaskenschicht 124) kann die Abscheidung der ILD-Schicht zu Unebenheiten 132 auf den Stapeln 126 führen. Demgemäß kann die ILD-Schicht 130 z. B. durch chemisch-mechanisches Polieren (CMP) eingeebnet werden, wie es in der 6 dargestellt ist, solange eine ausreichende Dicke zur Herstellung von M3 und V2 erhalten bleibt. Alternativ kann eine dickere Deckschicht 128 (z. B. mit einer Deckschichtdicke entsprechend der Gesamtdicke der MTJ-Stapel 126, oder größer) abgeschieden und danach eingeebnet werden. Dann kann die ILD-Schicht 130 mit geringerer Dicke abgeschieden werden, da sie bereits mit ausreichender Ebenheit ausgebildet wird.
  • Die 7 veranschaulicht die Herstellung von Gräben 134 in der Metallisierungsschicht M3 für einen anschließenden Damaszier-Metallprozess durch Lithografie, Strukturieren und RIE zum Übertragen des gewünschten Musters von einer Fotoresistschicht auf die ILD-Schicht 130, wobei die Deckschicht 128 in bestimmten Teilen des M3-Grabenmusters als Ätzstopp für dieses dienen kann. Folgend auf das Ätzen der M3-Gräben 134 kann der verbliebene Resist entweder durch Reinigen abgehoben werden, oder er verbleibt für den nächsten Lithografie- und Ätzprozess, bei dem die Durchführungsöffnungen 136 für V2 ausgebildet werden, wie es in der 8 dargestellt ist. Wie bei der Herstellung der M3-Gräben dient die Deckschicht 128 als Ätzstoppschicht zur V2-Ausbildung. Nach Abschluss der Ausbildung der V2-Durchführungsöffnung wird der verbliebene Resist durch einen Reinigungsschritt abgehoben, wie es in der 9 dargestellt ist.
  • Gemäß der 10 wird die Deckschicht 128 entfernt (z. B. durch Ätzen), um die Hartmaskenschicht 124 der MTJ-Stapel 126 sowie diejenigen Abschnitte der Metallisierungsschicht M2 frei zu legen, die durch die Durchführungen V2 kontaktiert werden sollen. Jedoch können gemäß einer alternativen Vorgehensweise zu den in den 7 und 8 veranschaulichten Schritten die V2-Öffnungen zunächst lithografisch strukturiert und geätzt werden, wobei die Deckschicht 128 als Ätzstoppschicht verwendet wird. Dann kann das Ausbilden des M3-Grabens durch Lithografie und Ätzen erfolgen, gefolgt vom Entfernen der Deckschicht 128. In jedem Fall ist die sich ergebende Struktur dieselbe, wie sie in der 10 dargestellt ist. Abschließend erfolgt, wie es in der 11 dargestellt ist, das Auffüllen von V2 und M3 mit Metall, gemeinsam mit einer anschließenden Einebnung, entsprechend bekannten Dual-Damaszierbearbeitungstechniken. Dazu können z. B. die Abscheidung einer Kupfer(Cu)auskleidung und einer Keimbildungsschicht gehören, gefolgt von einer Cu-Plattierung und CMP.
  • Die Herstellung der Hartmaskenschicht 124 als Teil des MTJ-Stapels 126 erweist sich entsprechend einer Anzahl von Gesichtspunkten als günstig für die BEOL-Gesamtbearbeitung eines MRAM. Als Erstes dient die Hartmaske zum Ausbilden des MTJ-Stapels 126, und sie ist so zu diesem selbstausgerichtet. Zweitens dient sie, da sie ausschließlich aus einem elektrisch leitenden Material besteht, schließlich als funktioneller Teil des arbeitenden Bauteils als elektrische Leitung zwischen der magnetischen Stapelschicht 122 und den M3-Metallisierungsleitungen. Die leitende Art der Hartmaske beseitigt dabei das Erfordernis einer gesonderten Bearbeitungsebene zum Erzeugen der Verbindung zur Metallisierungs schicht M3 (z. B. mittels einer Damaszier-Durchführung). Die Doppelfunktion der Hartmaske, die selbst beim fertiggestellten Bauteil ein selbstausgerichtetes Verbindungselement bildet, vereinfacht die BEOL-Herstellung. So ist die BEOL-Bearbeitung bei MRAMs besser als bei vorhandenen MRAM-Bearbeitungstechniken, und sie ist auch einfacher als die herkömmlichen Cu-BEOL-Prozesse, und/oder sie ist mit diesen verträglich.

Claims (15)

  1. Verfahren zum Herstellen einer Verbindungsstruktur in einem MRAM, umfassend: – Herstellen einer magnetischen Stapelschicht auf einer unteren Metallisierungsebene, wobei diese magnetische Stapelschicht über eine nicht-ferromagnetische Schicht verfügt, die zwischen einem Paar ferromagnetischer Schichten angeordnet ist; – Herstellen einer leitenden Hartmaske auf der magnetischen Stapelschicht; und – Entfernen ausgewählter Abschnitte der Hartmaske und der magnetischen Stapelschicht, um dadurch ein Array von MTJ-Stapeln zu erzeugen, die verbliebene Anteile der magnetischen Stapelschicht und der Hartmaske enthalten; – wobei die Hartmaske zwischen der magnetischen Stapelschicht und einer oberen Metallisierungsebene, die anschließend über den MTJ-Stapeln hergestellt wird, einen Selbstausrichtungskontakt bildet.
  2. Verfahren nach Anspruch 1, gekennzeichnet durch: – Abscheiden einer Deckschicht auf den MTJ-Stapeln und frei gelegten Abschnitten der unteren Metallisierungsebene; – Abscheiden einer ILD-Schicht auf der Deckschicht; und – Ausbilden von Öffnungen für die obere Metallisierungsebene in der ILD-Schicht; – wobei Teile der Deckschicht über den MTJ-Stapeln als Ätzstopp genutzt werden.
  3. Verfahren nach Anspruch 2, gekennzeichnet durch: – Ausbilden von Durchführungsöffnungen in der ILD-Schicht, wobei Abschnitte der Deckschicht auf der unteren Metallisierungsebene als Ätzstopp genutzt werden.
  4. Verfahren nach Anspruch 3, gekennzeichnet durch: – Entfernen von Teilen der Deckschicht, die durch die Öffnungen in der oberen Metallisierung und die Durchführungsöffnungen freigelegt sind; und – Auffüllen der Öffnungen in der oberen Metallisierung und der Durchführungsöffnungen mit einem leitenden Material durch eine Dual-Damaszierbearbeitung.
  5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Hartmaske aus einem leitenden Material hergestellt wird, das aus der folgenden Gruppe ausgewählt wird: Tantal, Wolfram, Titan, Tantalnitrid, Wolframnitrid, Titannitrid und Kombinationen mit mindestens einem der vorstehend genannten Materialien.
  6. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Deckschicht Siliciumnitrid enthält.
  7. Verfahren nach Anspruch 1, gekennzeichnet durch: – Abscheiden einer Deckschicht auf den MTJ-Stapeln und frei gelegten Abschnitten der unteren Metallisierungsebene; – Abscheiden einer ILD-Schicht auf der Deckschicht; und – Ausbilden von Durchführungsöffnungen in der ILD-Schicht, wobei Abschnitte der Deckschicht über der unteren Metallisierungsebene als Ätzstopp genutzt werden.
  8. Verfahren nach Anspruch 7, gekennzeichnet durch: – Ausbilden, anschließend an das Ausbilden der Durchführungsöffnungen, von Öffnungen für die obere Metallisierungsebene in der ILD-Schicht; – wobei Abschnitte der Deckschicht über den MTJ-Stapeln als Ätzstopp genutzt werden.
  9. Verfahren nach Anspruch 7, gekennzeichnet durch: – Entfernen von Teilen der Deckschicht, die durch die Öffnungen in der oberen Metallisierung und die Durchführungsöffnungen freigelegt sind; und – Auffüllen der Öffnungen in der oberen Metallisierung und der Durchführungsöffnungen mit einem leitenden Material durch eine Dual-Damaszierbearbeitung.
  10. MRAM mit: – einer magnetischen Stapelschicht auf einer unteren Metallisierungsebene, wobei diese magnetische Stapelschicht über eine ferromagnetische Schicht verfügt, die zwischen einem Paar ferromagnetischer Schichten angeordnet ist; – einer leitenden Hartmaskenschicht, die auf der magnetischen Stapelschicht ausgebildet ist; und – einem Array von MTJ-Stapeln, die durch Entfernen ausgewählter Abschnitte der Hartmaskenschicht und der magnetischen Stapelschicht erzeugt wurden und die verbliebene Anteile dieser Hartmaskenschicht und dieser magnetischen Stapelschicht enthalten, wobei die Hartmaskenschicht zwischen der magnetischen Stapelschicht und einer oberen, auf den MTJ-Stapeln hergestellten Metallisierungsebene einen Selbstausrichtungskontakt bildet.
  11. MRAM nach Anspruch 10, gekennzeichnet durch: – eine Deckschicht, die auf den MTJ-Stapeln und frei gelegten Abschnitten der unteren Metallisierungsebene abgeschieden ist; – eine auf der Deckschicht abgeschiedene ILD-Schicht und – mehrere Öffnungen einer oberen Metallisierungsebene, die in der ILD-Schicht ausgebildet sind; – wobei Abschnitte der Deckschicht über den MTJ-Stapeln als Ätzstopp für die Öffnungen der oberen Metallisierungsebene genutzt sind.
  12. MRAM nach Anspruch 10, gekennzeichnet durch: – mehrere in der ILD-Schicht ausgebildete Durchführungsöffnungen, wobei Abschnitte der Deckschicht über der unteren Metallisierungsebene als Ätzstopp für diese genutzt sind.
  13. MRAM nach Anspruch 10, gekennzeichnet durch: – ein leitendes Material, das in die Öffnungen der oberen Metallisierungsebene und die Durchführungsöffnungen eingefüllt ist, wobei dieses leitende Material die untere Metallisierungsebene und die Hartmaskenschicht nach dem Entfernen von Abschnitten der Deckschicht kontaktiert.
  14. MRAM nach Anspruch 11, dadurch gekennzeichnet, dass die Hartmaske aus einem leitenden Material besteht, das aus der folgenden Gruppe ausgewählt wird: Tantal, Wolfram, Titan, Tantalnitrid, Wolframnitrid, Titannitrid und Kombinationen mit mindestens einem der vorstehend genannten Materialien.
  15. MRAM nach Anspruch 12, dadurch gekennzeichnet, dass die Deckschicht Siliciumnitrid enthält.
DE102004034822A 2003-07-29 2004-07-19 MRAM und Verfahren zu dessen Herstellung Withdrawn DE102004034822A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/604,533 US7183130B2 (en) 2003-07-29 2003-07-29 Magnetic random access memory and method of fabricating thereof
US10/604,533 2003-07-29

Publications (1)

Publication Number Publication Date
DE102004034822A1 true DE102004034822A1 (de) 2005-03-03

Family

ID=34103085

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004034822A Withdrawn DE102004034822A1 (de) 2003-07-29 2004-07-19 MRAM und Verfahren zu dessen Herstellung

Country Status (2)

Country Link
US (1) US7183130B2 (de)
DE (1) DE102004034822A1 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006030645B4 (de) * 2005-07-07 2011-06-30 Qimonda AG, 81739 Verfahren zum Behandeln eines Substrats beim Herstellen einer magnetoresistiven Speicherzelle
US11101429B2 (en) 2018-09-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Metal etching stop layer in magnetic tunnel junction memory cells
US11424405B2 (en) 2017-04-05 2022-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Post treatment to reduce shunting devices for physical etching process

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100719345B1 (ko) * 2005-04-18 2007-05-17 삼성전자주식회사 자기 기억 장치의 형성 방법
US7635884B2 (en) * 2005-07-29 2009-12-22 International Business Machines Corporation Method and structure for forming slot via bitline for MRAM devices
US7579196B2 (en) * 2005-09-28 2009-08-25 Northern Lights Semiconductor Corp. Interconnect connecting a diffusion metal layer and a power plane metal and fabricating method thereof
US8535952B2 (en) * 2006-02-25 2013-09-17 Avalanche Technology, Inc. Method for manufacturing non-volatile magnetic memory
US8363457B2 (en) * 2006-02-25 2013-01-29 Avalanche Technology, Inc. Magnetic memory sensing circuit
US8058696B2 (en) * 2006-02-25 2011-11-15 Avalanche Technology, Inc. High capacity low cost multi-state magnetic memory
US20070253245A1 (en) * 2006-04-27 2007-11-01 Yadav Technology High Capacity Low Cost Multi-Stacked Cross-Line Magnetic Memory
US7732881B2 (en) * 2006-11-01 2010-06-08 Avalanche Technology, Inc. Current-confined effect of magnetic nano-current-channel (NCC) for magnetic random access memory (MRAM)
US8183652B2 (en) 2007-02-12 2012-05-22 Avalanche Technology, Inc. Non-volatile magnetic memory with low switching current and high thermal stability
US8018011B2 (en) * 2007-02-12 2011-09-13 Avalanche Technology, Inc. Low cost multi-state magnetic memory
US8084835B2 (en) * 2006-10-20 2011-12-27 Avalanche Technology, Inc. Non-uniform switching based non-volatile magnetic based memory
US8508984B2 (en) * 2006-02-25 2013-08-13 Avalanche Technology, Inc. Low resistance high-TMR magnetic tunnel junction and process for fabrication thereof
US8063459B2 (en) * 2007-02-12 2011-11-22 Avalanche Technologies, Inc. Non-volatile magnetic memory element with graded layer
US7803639B2 (en) * 2007-01-04 2010-09-28 International Business Machines Corporation Method of forming vertical contacts in integrated circuits
US20090010120A1 (en) * 2007-07-06 2009-01-08 Yen-Cheng Lin System and method for dynamic buffer management by monitoring data buffering status
US8802451B2 (en) 2008-02-29 2014-08-12 Avalanche Technology Inc. Method for manufacturing high density non-volatile magnetic memory
US7884433B2 (en) * 2008-10-31 2011-02-08 Magic Technologies, Inc. High density spin-transfer torque MRAM process
US8530875B1 (en) 2010-05-06 2013-09-10 Micron Technology, Inc. Phase change memory including ovonic threshold switch with layered electrode and methods for forming same
TWI443360B (zh) * 2011-02-22 2014-07-01 Voltafield Technology Corp 磁阻感測器及其製造方法
TWI467821B (zh) * 2010-12-31 2015-01-01 Voltafield Technology Corp 磁阻感測器及其製造方法
US20140003118A1 (en) * 2012-07-02 2014-01-02 International Business Machines Corporation Magnetic tunnel junction self-alignment in magnetic domain wall shift register memory devices
US9166158B2 (en) 2013-02-25 2015-10-20 Micron Technology, Inc. Apparatuses including electrodes having a conductive barrier material and methods of forming same
EP3123536B1 (de) 2014-03-26 2019-03-13 Intel Corporation Verfahren zur herstellung von spin drehmoment transfer speicherelementen (sttm) mit ringförmigen kontakten
KR102200497B1 (ko) 2014-07-07 2021-01-11 삼성전자주식회사 반도체 기억 소자 및 그 제조방법
US9570509B2 (en) 2015-01-29 2017-02-14 Qualcomm Incorporated Magnetic tunnel junction (MTJ) device array
US9490164B1 (en) * 2015-06-23 2016-11-08 International Business Machines Corporation Techniques for forming contacts for active BEOL
US9525125B1 (en) 2015-08-20 2016-12-20 International Business Machines Corporation Linear magnetoresistive random access memory device with a self-aligned contact above MRAM nanowire
US9905751B2 (en) 2015-10-20 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction with reduced damage
EP3185321A1 (de) * 2015-12-21 2017-06-28 IMEC vzw Halbleiterbauelement mit integriertem magnetischen tunnelübergang
KR102648392B1 (ko) * 2017-01-26 2024-03-18 삼성전자주식회사 반도체 소자
US11189658B2 (en) * 2017-11-22 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory and manufacturing method thereof
US10770653B1 (en) * 2019-07-18 2020-09-08 International Business Machines Corporation Selective dielectric deposition to prevent gouging in MRAM
FR3104320A1 (fr) * 2019-12-06 2021-06-11 Commissariat A L'energie Atomique Et Aux Energies Alternatives Structure d'interconnexion d'un circuit intégré

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5477482A (en) * 1993-10-01 1995-12-19 The United States Of America As Represented By The Secretary Of The Navy Ultra high density, non-volatile ferromagnetic random access memory
US6590750B2 (en) * 1996-03-18 2003-07-08 International Business Machines Corporation Limiting magnetoresistive electrical interaction to a preferred portion of a magnetic region in magnetic devices
US5920500A (en) * 1996-08-23 1999-07-06 Motorola, Inc. Magnetic random access memory having stacked memory cells and fabrication method therefor
US5695810A (en) * 1996-11-20 1997-12-09 Cornell Research Foundation, Inc. Use of cobalt tungsten phosphide as a barrier material for copper metallization
US5804458A (en) * 1996-12-16 1998-09-08 Motorola, Inc. Method of fabricating spaced apart submicron magnetic memory cells
DE19744095A1 (de) * 1997-10-06 1999-04-15 Siemens Ag Speicherzellenanordnung
US6147900A (en) * 1997-11-06 2000-11-14 Nonvolatile Electronics, Incorporated Spin dependent tunneling memory
US6048739A (en) * 1997-12-18 2000-04-11 Honeywell Inc. Method of manufacturing a high density magnetic memory device
US5936293A (en) * 1998-01-23 1999-08-10 International Business Machines Corporation Hard/soft magnetic tunnel junction device with stable hard ferromagnetic layer
US6165803A (en) * 1999-05-17 2000-12-26 Motorola, Inc. Magnetic random access memory and fabricating method thereof
DE10113853B4 (de) * 2000-03-23 2009-08-06 Sharp K.K. Magnetspeicherelement und Magnetspeicher
US6365419B1 (en) * 2000-08-28 2002-04-02 Motorola, Inc. High density MRAM cell array
US6440753B1 (en) * 2001-01-24 2002-08-27 Infineon Technologies North America Corp. Metal hard mask for ILD RIE processing of semiconductor memory devices to prevent oxidation of conductive lines
US6413788B1 (en) * 2001-02-28 2002-07-02 Micron Technology, Inc. Keepers for MRAM electrodes
JP4458703B2 (ja) * 2001-03-16 2010-04-28 株式会社東芝 磁気抵抗効果素子、その製造方法、磁気ランダムアクセスメモリ、携帯端末装置、磁気ヘッド及び磁気再生装置
JP2002314049A (ja) * 2001-04-18 2002-10-25 Nec Corp 磁性メモリ及びその製造方法
US6674664B2 (en) * 2001-05-07 2004-01-06 Nve Corporation Circuit selected joint magnetoresistive junction tunneling-giant magnetoresistive effects memory cells
TW569442B (en) * 2001-12-18 2004-01-01 Toshiba Corp Magnetic memory device having magnetic shield layer, and manufacturing method thereof
US6706639B2 (en) * 2001-12-28 2004-03-16 Union Semiconductor Technology Corp. Method for interconnecting magnetoresistive memory bits
JP4053825B2 (ja) * 2002-01-22 2008-02-27 株式会社東芝 半導体集積回路装置
US6627932B1 (en) * 2002-04-11 2003-09-30 Micron Technology, Inc. Magnetoresistive memory device
JP4103497B2 (ja) * 2002-04-18 2008-06-18 ソニー株式会社 記憶装置とその製造方法および使用方法、半導体装置とその製造方法
US6783995B2 (en) * 2002-04-30 2004-08-31 Micron Technology, Inc. Protective layers for MRAM devices
KR100829556B1 (ko) * 2002-05-29 2008-05-14 삼성전자주식회사 자기 저항 램 및 그의 제조방법
US6884630B2 (en) * 2002-10-30 2005-04-26 Infineon Technologies Ag Two-step magnetic tunnel junction stack deposition
US6784091B1 (en) * 2003-06-05 2004-08-31 International Business Machines Corporation Maskless array protection process flow for forming interconnect vias in magnetic random access memory devices
US6783999B1 (en) * 2003-06-20 2004-08-31 Infineon Technologies Ag Subtractive stud formation for MRAM manufacturing

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006030645B4 (de) * 2005-07-07 2011-06-30 Qimonda AG, 81739 Verfahren zum Behandeln eines Substrats beim Herstellen einer magnetoresistiven Speicherzelle
US11424405B2 (en) 2017-04-05 2022-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Post treatment to reduce shunting devices for physical etching process
US11903324B2 (en) 2017-04-05 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Post treatment to reduce shunting devices for physical etching process
US11101429B2 (en) 2018-09-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Metal etching stop layer in magnetic tunnel junction memory cells
US11665971B2 (en) 2018-09-28 2023-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Metal etching stop layer in magnetic tunnel junction memory cells

Also Published As

Publication number Publication date
US20050023581A1 (en) 2005-02-03
US7183130B2 (en) 2007-02-27

Similar Documents

Publication Publication Date Title
DE102004034822A1 (de) MRAM und Verfahren zu dessen Herstellung
DE102005034665B9 (de) Verfahren zum Herstellen einer Leiterbahn einer resistiven Speichereinrichtung
DE102016116301B4 (de) Verfahren zur herstellung eines magnetischen tunnelkontakts mit reduzierten schäden
DE112004001017B4 (de) Integrationsschema zum Vermeiden von Plasmaschäden in MRAM Technologie für ein Verfahren zur Herstellung eines magnetischen Speicherbauelements und ein magnetisches Speicherbauelement
DE102004027663B4 (de) Maskenlose Array-Schutz-Prozessabfolge zur Bildung von Durchgangsverbindungen in magnetischen Zufallszugriffsspeichern
DE102005036073B4 (de) Verfahren zum Herstellen einer Leiterbahn mit ferromagnetischem Liner einer magnetischen Speichereinrichtung
DE112004001023B4 (de) Verfahren zum Herstellen einer magnetischen Speicherzelle und magnetisches Speicherbauelement
DE60301344T2 (de) Materialkombination für tunnelübergangsdeckschicht, hartmaske und stackkeimschicht in der mram-herstellung
DE60201625T2 (de) Halbleiterspeicheranordnung mit Magnetwiderstandselement und Herstellungsverfahren
DE102018119672A1 (de) Techniken für mram mtj top elektrode auf metallschicht-interface mit einem abstandhalter
DE10324866B4 (de) Verfahren zum Herstellen eines magnetischen Direktzugriffsspeichers
DE102006001107B4 (de) Verfahren zum Herstellen von MRAM-Zellen
DE112013006462T5 (de) Eingebettete Magnettunnelkontakte umfassender Logikchip
EP1157388B1 (de) Speicherzellenanordnung und verfahren zu deren herstellung
DE102006001108A1 (de) Magnetoresistives Speicherelement mit Stapelstruktur
DE112018005816T5 (de) Stt-mram kühlkörper und magnetisches abschirmstrukturdesign für robustere lese-/schreibleistung
DE112013006657T5 (de) Hochstabiler spintronischer Speicher
DE112013006523T5 (de) Eingebettete Magnettunnelkontakte umfassender Logikchip
DE60304209T2 (de) Magnettunnelsperrschichtspeicherzellenarchitektur
DE102005032979A1 (de) Strukturieren eines magnetischen Tunnelübergang-Elements unter Verwendung von Nassätzen einer freien Schicht und unter Verwendung von Lift-Off-Techniken
DE102019127079A1 (de) Tunnelkontaktselektor-mram
DE602004007852T2 (de) Magnetspeichervorrichtung und Verfahren zum Herstellen einer Magnetspeichervorrichtung
EP1314165B1 (de) Speicherzellenanordnung und verfahren zu deren herstellung
DE10390568T5 (de) Magnetspeicher und Verfahren zu dessen Herstellung
DE102019124068A1 (de) Halbleitervorrichtung mit magnetischen tunnelübergängen

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: AZ ELECTRONIC MATERIALS USA CORP., SOMERVILLE,, US

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8139 Disposal/non-payment of the annual fee