JP2001155489A - 半導体記憶装置のデータ転送回路 - Google Patents
半導体記憶装置のデータ転送回路Info
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- JP2001155489A JP2001155489A JP33809299A JP33809299A JP2001155489A JP 2001155489 A JP2001155489 A JP 2001155489A JP 33809299 A JP33809299 A JP 33809299A JP 33809299 A JP33809299 A JP 33809299A JP 2001155489 A JP2001155489 A JP 2001155489A
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Abstract
(57)【要約】
【課題】 記憶装置の大容量化に伴い、接合容量と配線
容量が増加してデータ転送時間の悪化によるアクセスタ
イムの悪化が問題となっていた。 【解決手段】 選択された複数個のメモリセルマトリク
スのデータを増幅する複数個のセンスアンプの出力を転
送するデータ読み出し線対にスイッチを介して接続し、
それぞれ増幅された前記センスアンプから所望の列線の
データをスイッチの開閉によって選び、読み出し線対に
データを転送する半導体記憶装置で、センスアンプ部分
にビット線イコライザ回路を設け、待機期間はセンスア
ンプ部の相補的に動作するビット線対を共にハイレベル
に設定し、読み出し状態ではビット線対の片側のみを接
地レベルにして、読み出し線と接地レベルを接続するト
ランジスタに、ビット線対の逆相信号をゲートに入力す
る。
容量が増加してデータ転送時間の悪化によるアクセスタ
イムの悪化が問題となっていた。 【解決手段】 選択された複数個のメモリセルマトリク
スのデータを増幅する複数個のセンスアンプの出力を転
送するデータ読み出し線対にスイッチを介して接続し、
それぞれ増幅された前記センスアンプから所望の列線の
データをスイッチの開閉によって選び、読み出し線対に
データを転送する半導体記憶装置で、センスアンプ部分
にビット線イコライザ回路を設け、待機期間はセンスア
ンプ部の相補的に動作するビット線対を共にハイレベル
に設定し、読み出し状態ではビット線対の片側のみを接
地レベルにして、読み出し線と接地レベルを接続するト
ランジスタに、ビット線対の逆相信号をゲートに入力す
る。
Description
【０００１】
【発明の属する技術分野】本発明に関する半導体記憶回
路のデータ転送回路は、それぞれ増幅されたセンスアン
プの中から所望のものをスイッチの開閉によって選び、
読み出し線に高速にデータ転送することに関する。
路のデータ転送回路は、それぞれ増幅されたセンスアン
プの中から所望のものをスイッチの開閉によって選び、
読み出し線に高速にデータ転送することに関する。
【０００２】
【従来の技術】近年、半導体記憶装置の大容量化に伴
い、読み出し線に接続されるスイッチの増加と面積の増
大に伴い、接合容量と配線容量が増加してデータ転送時
間の悪化によるアクセスタイムの悪化が問題となってお
り改善が必要であった。この要請に応えるために、例え
ば、特開平７−６５８４に開示されているように、セン
スアンプの出力をインバータのフリップフロップで構成
したラインバッファでラッチさせ、その出力をゲート入
力しソースを接地させドレインを列選択信号用スイッチ
のソースとし、ドレインを読み出し線に接続させる方法
が提案されている。
い、読み出し線に接続されるスイッチの増加と面積の増
大に伴い、接合容量と配線容量が増加してデータ転送時
間の悪化によるアクセスタイムの悪化が問題となってお
り改善が必要であった。この要請に応えるために、例え
ば、特開平７−６５８４に開示されているように、セン
スアンプの出力をインバータのフリップフロップで構成
したラインバッファでラッチさせ、その出力をゲート入
力しソースを接地させドレインを列選択信号用スイッチ
のソースとし、ドレインを読み出し線に接続させる方法
が提案されている。
【０００３】この従来技術を示す文献に開示された手法
は、図７に示されているが、センスアンプ１０１は、ビ
ット線対１２０および１２１を介してトランスファスイ
ッチ回路を構成するＮＭＯＳトランジスタ１０３、１０
４に接続されている。トランスファスイッチ回路を構成
するＮＭＯＳトランジスタ１０３、１０４は、データ転
送制御信号Φ１５２により制御されるスイッチであり、
データ転送ゲートとして機能するＮＭＯＳトランジスタ
１０３および１０４により構成されている。ＮＭＯＳト
ランジスタ１０３および１０４はそれぞれ、ゲートがデ
ータ転送制御信号線１５２に接続されている。また、ト
ランジスタ１０３、１０４の一方の端子はビット線対１
２０（１２１）に、他方の端子はラインバッファ回路１
０６の出力節点１２２（１２３）に接続されている。ラ
インバッファ回路１０６は、フィリップフロップ回路に
より形成され、出力節点１２２と出力節点１２３はセン
スアンプの出力データにより駆動される。バッファ回路
を構成するＮＭＯＳトランジスタ１０７、１０９は、出
力節点１２２または１２３の電位により駆動制御され
る。
は、図７に示されているが、センスアンプ１０１は、ビ
ット線対１２０および１２１を介してトランスファスイ
ッチ回路を構成するＮＭＯＳトランジスタ１０３、１０
４に接続されている。トランスファスイッチ回路を構成
するＮＭＯＳトランジスタ１０３、１０４は、データ転
送制御信号Φ１５２により制御されるスイッチであり、
データ転送ゲートとして機能するＮＭＯＳトランジスタ
１０３および１０４により構成されている。ＮＭＯＳト
ランジスタ１０３および１０４はそれぞれ、ゲートがデ
ータ転送制御信号線１５２に接続されている。また、ト
ランジスタ１０３、１０４の一方の端子はビット線対１
２０（１２１）に、他方の端子はラインバッファ回路１
０６の出力節点１２２（１２３）に接続されている。ラ
インバッファ回路１０６は、フィリップフロップ回路に
より形成され、出力節点１２２と出力節点１２３はセン
スアンプの出力データにより駆動される。バッファ回路
を構成するＮＭＯＳトランジスタ１０７、１０９は、出
力節点１２２または１２３の電位により駆動制御され
る。
【０００４】リードデータバス１２４、１２５はそれぞ
れ、あらかじめ所定レベルにイコライズされている。出
力スイッチ回路を構成するＮＭＯＳトランジスタ１０
８、１１０は、列選択線により駆動される列選択ゲート
として機能するＮＭＯＳトランジスタ１０８、１１０に
より構成されている。出力スイッチ回路２０は列選択線
１５８が”Ｈ”レベルのとき、バッファ回路を構成する
ＮＭＯＳトランジスタ１０７、１０８より出力されるデ
ータをリードデータバス１２４、１２５に出力してい
る。
れ、あらかじめ所定レベルにイコライズされている。出
力スイッチ回路を構成するＮＭＯＳトランジスタ１０
８、１１０は、列選択線により駆動される列選択ゲート
として機能するＮＭＯＳトランジスタ１０８、１１０に
より構成されている。出力スイッチ回路２０は列選択線
１５８が”Ｈ”レベルのとき、バッファ回路を構成する
ＮＭＯＳトランジスタ１０７、１０８より出力されるデ
ータをリードデータバス１２４、１２５に出力してい
る。
【０００５】
【発明が解決しようとする課題】上記の構成では、セン
スアンプ活性化が完了するまでセンスアンプ部のビット
線とラインバッファ部のビット線を接続するスイッチを
オフ状態にしないと前サイクルでラインバッファでラッ
チされたデータによってセンスアンプのデータが破壊さ
れる欠点がある。更に、センスアンプのデータがライン
バッファへのラッチが完了するまで列選択信号を入力と
するスイッチ用トランジスタを遅延素子によって一定期
間オフ状態にしないと誤動作するため、データ転送時間
が遅れるという問題もある。図８はこの先行技術の構成
を半導体記憶装置に適用した場合のタイミング図であ
る。内部クロックＣＬＫから外部データ出力端子ＤＯま
での遅延時間は、３．２ｎｓであった。本発明の主な目
的は、複数個のセンスアンプの内、選択したセンスアン
プのみのデータをセンスアンプの活性化と連動して読み
出し線にデータを転送する半導体記憶装置を提供するこ
とにある。
スアンプ活性化が完了するまでセンスアンプ部のビット
線とラインバッファ部のビット線を接続するスイッチを
オフ状態にしないと前サイクルでラインバッファでラッ
チされたデータによってセンスアンプのデータが破壊さ
れる欠点がある。更に、センスアンプのデータがライン
バッファへのラッチが完了するまで列選択信号を入力と
するスイッチ用トランジスタを遅延素子によって一定期
間オフ状態にしないと誤動作するため、データ転送時間
が遅れるという問題もある。図８はこの先行技術の構成
を半導体記憶装置に適用した場合のタイミング図であ
る。内部クロックＣＬＫから外部データ出力端子ＤＯま
での遅延時間は、３．２ｎｓであった。本発明の主な目
的は、複数個のセンスアンプの内、選択したセンスアン
プのみのデータをセンスアンプの活性化と連動して読み
出し線にデータを転送する半導体記憶装置を提供するこ
とにある。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
のデータ転送回路は、選択された複数個のメモリセルマ
トリクスのデータを増幅する複数個のセンスアンプの出
力を外部出力回路に転送するデータ読み出し線対にスイ
ッチを介して接続し、読み出し時、それぞれ増幅された
前記センスアンプから所望の列線のデータをスイッチの
開閉によって選び、前記読み出し線対にデータを転送す
る半導体記憶装置において、前記センスアンプ部分にビ
ット線イコライザ回路を設け、待機期間は前記センスア
ンプ部が接続される相補的に動作するセンスアンプ部ビ
ット線対を共に高レベルに設定し、読み出し状態では前
記センスアンプ部ビット線対の片側のみを接地レベルに
して、前記読み出し線と接地レベルを接続するトランジ
スタに、前記前記センスアンプ部ビット線対のそれぞれ
の逆相信号をゲート入力とすることを特徴とする。ま
た、前記複数個のセンスアンプにおいて、センスアンプ
を活性化するセンスアンプ活性化信号とセンスアンプを
選択するセンスアンプ選択信号の論理積を取った信号に
よって各々の前記センスアンプを選択的にセンスアンプ
の活性化信号に連動して前記メモリセルマトリクスのデ
ータの増幅とデータ転送を行うことを特徴とする。
のデータ転送回路は、選択された複数個のメモリセルマ
トリクスのデータを増幅する複数個のセンスアンプの出
力を外部出力回路に転送するデータ読み出し線対にスイ
ッチを介して接続し、読み出し時、それぞれ増幅された
前記センスアンプから所望の列線のデータをスイッチの
開閉によって選び、前記読み出し線対にデータを転送す
る半導体記憶装置において、前記センスアンプ部分にビ
ット線イコライザ回路を設け、待機期間は前記センスア
ンプ部が接続される相補的に動作するセンスアンプ部ビ
ット線対を共に高レベルに設定し、読み出し状態では前
記センスアンプ部ビット線対の片側のみを接地レベルに
して、前記読み出し線と接地レベルを接続するトランジ
スタに、前記前記センスアンプ部ビット線対のそれぞれ
の逆相信号をゲート入力とすることを特徴とする。ま
た、前記複数個のセンスアンプにおいて、センスアンプ
を活性化するセンスアンプ活性化信号とセンスアンプを
選択するセンスアンプ選択信号の論理積を取った信号に
よって各々の前記センスアンプを選択的にセンスアンプ
の活性化信号に連動して前記メモリセルマトリクスのデ
ータの増幅とデータ転送を行うことを特徴とする。
【０００７】また、前記センスアンプ活性化信号のレベ
ルにより前記センスアンプ部ビット線対信号とビット線
対信号は共に電源レベルを保持し、読み出し時、前記ビ
ット線イコライザ制御信号が所定レベルになるとビット
線イコライザ回路を遮断状態とし、相補の前記センスア
ンプ部ビット線対信号に差電位が生じた後、前記センス
アンプ活性化信号により前記センスアンプが活性化し、
前記センスアンプ部ビット線信号の何れかが接地レベル
となり、読み出し線対信号の一方が接地レベルとなるこ
とを特徴とする。また、相補化された読み出し線対を各
々の出力を二個の２入力ＮＡＮＤ回路で構成したフリッ
プフロップによってラッチさせることを特徴とする。ま
た、相補に駆動される第一、二の読み出し線対と、前記
第一の読み出し線対信号と第一のＮＡＮＤ回路の出力信
号を入力とする第二のＮＡＮＤ回路と、前記第一の読み
出し線対信号と相補に動作している第二の読み出し線対
信号と前記第二のＮＡＮＤ回路の出力信号を入力とする
前記第一のＮＡＮＤ回路と、この第一のＮＡＮＤ回路の
出力信号を入力とし外部出力端子に出力するインバータ
と、で構成されたことを特徴とする。さらに、遅延手段
及びＮＯＲ回路を用いて、センスアンプの活性化が完了
した時点で前記読み出し線レベルの一方を接地レベルに
する事を特徴とする。
ルにより前記センスアンプ部ビット線対信号とビット線
対信号は共に電源レベルを保持し、読み出し時、前記ビ
ット線イコライザ制御信号が所定レベルになるとビット
線イコライザ回路を遮断状態とし、相補の前記センスア
ンプ部ビット線対信号に差電位が生じた後、前記センス
アンプ活性化信号により前記センスアンプが活性化し、
前記センスアンプ部ビット線信号の何れかが接地レベル
となり、読み出し線対信号の一方が接地レベルとなるこ
とを特徴とする。また、相補化された読み出し線対を各
々の出力を二個の２入力ＮＡＮＤ回路で構成したフリッ
プフロップによってラッチさせることを特徴とする。ま
た、相補に駆動される第一、二の読み出し線対と、前記
第一の読み出し線対信号と第一のＮＡＮＤ回路の出力信
号を入力とする第二のＮＡＮＤ回路と、前記第一の読み
出し線対信号と相補に動作している第二の読み出し線対
信号と前記第二のＮＡＮＤ回路の出力信号を入力とする
前記第一のＮＡＮＤ回路と、この第一のＮＡＮＤ回路の
出力信号を入力とし外部出力端子に出力するインバータ
と、で構成されたことを特徴とする。さらに、遅延手段
及びＮＯＲ回路を用いて、センスアンプの活性化が完了
した時点で前記読み出し線レベルの一方を接地レベルに
する事を特徴とする。
【０００８】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明の第１の実施形態の構成を
示すデータ転送回路の回路図である。図１に示されるよ
うに、本実施形態は、センスアンプ活性化信号ΦＳとセ
ンスアンプ選択信号ΦＣ０を入力とするＮＡＮＤ回路１
と、ＮＡＮＤ回路１の出力を入力とするインバータ２
と、インバータ２の出力を入力とするインバータ３と、
インバータ３の出力を入力としセンスアンプ活性化遅延
信号ΦＳＳを出力とするインバータ４と、センスアンプ
活性化遅延信号ΦＳＳをゲート入力としビット線対ＤＴ
とセンスアンプ部ビット線ＳＴを接続するトランジスタ
５と、センスアンプ活性化遅延信号ΦＳＳをゲート入力
としビット線対ＤＢとセンスアンプ部ビット線ＳＢを接
続するトランジスタ６と、ビット線イコライザ制御信号
ΦＰとセンスアンプ選択信号ΦＣ０を入力とするＮＡＮ
Ｄ回路２８と、ＮＡＮＤ回路２８の出力を入力としビッ
ト線イコライザ信号ΦＳＰを出力とするするインバータ
２９と、ビット線イコライザ信号ΦＳＰをゲート入力と
しセンスアンプ部ビット線ＳＴを電源レベルに接続する
トランジスタ７と、センスアンプ部ビット線信号ΦＳＰ
をゲート入力としセンスアンプ部ビット線ＳＢに電源レ
ベルに接続するトランジスタ８と、ビット線イコライザ
信号ΦＳＰをゲート入力としセンスアンプ部ビット線Ｓ
ＴとＳＢを接続するトランジスタ９と、センスアンプ活
性化遅延信号ΦＳＳをトランジスタ１５のゲートに入力
し、トランジスタ１１、１２、１３、１４で構成されセ
ンスアンプ部ビット線信号ΦＳＴとセンスアンプ部ビッ
ト線信号ΦＳＢの差電位を増幅するセンスアンプＳＡ
と、センスアンプ部ビット線信号ΦＳＴを入力とし信号
インバータ出力信号ΦＴＯを出力とするインバータ１６
と、センスアンプ部ビット線信号ΦＳＢを入力としイン
バータ出力信号ΦＢＯを出力とするインバータ１７と、
インバータ出力信号ΦＴＯをゲート入力とし読み出し線
対信号ΦＲＢを接地レベルに接続するトランジスタ１８
と、インバータ出力信号ΦＢＯをゲート入力とし読み出
し線対ＲＴを接地レベルに接続するトランジスタ１９
と、ビット線イコライザ制御信号ΦＰを入力とし読み出
し線対信号ΦＲＴ、ΦＲＢをそれぞれ電源レベルに接続
するトランジスタ２１、２２と、読み出し線対信号ΦＲ
Ｂを入力とし読み出し線対ＲＴを電源レベルに接続する
トランジスタ２３と、読み出し線対信号ΦＲＴを入力と
し読み出し線対ＲＢを電源レベルに接続するトランジス
タ２４と、読み出し線対信号ΦＲＢとＮＡＮＤ回路２５
の出力信号ΦＬＢを入力とするＮＡＮＤ回路２６と、読
み出し線対信号ΦＲＴとＮＡＮＤ回路２６の出力信号Φ
ＬＴを入力とするＮＡＮＤ回路２５と、ＮＡＮＤ回路２
５の出力信号ΦＬＢを入力とし外部出力端子ＤＯに出力
するインバータ２７で構成され、センスアンプ活性化信
号ΦＳがロウレベルの時はセンスアンプ部ビット線信号
ΦＳＴとビット線対信号ΦＤＢは共に電源レベルを保持
し、読み出し状態によって、ビット線イコライザ制御信
号ΦＰがハイレベルになるとトランジスタ７、８、９で
構成されるビット線イコライザ回路がオフ状態となり、
相補のビット線ビット線対信号ΦＤＴ、ΦＤＢに差電位
が生じた後、センスアンプ活性化信号ΦＳの変化により
センスアンプが活性化し、センスアンプ部ビット線信号
ΦＳＴまたはセンスアンプ部ビット線信号ΦＳＢの何れ
かが接地レベルとなり、これによってインバータ出力信
号ΦＴＯまたはインバータ出力信号ΦＢＯがハイレベル
となり、読み出し線対信号ΦＲＴまたは読み出し線対信
号ΦＲＢが接地レベルとなる。
して説明する。図１は本発明の第１の実施形態の構成を
示すデータ転送回路の回路図である。図１に示されるよ
うに、本実施形態は、センスアンプ活性化信号ΦＳとセ
ンスアンプ選択信号ΦＣ０を入力とするＮＡＮＤ回路１
と、ＮＡＮＤ回路１の出力を入力とするインバータ２
と、インバータ２の出力を入力とするインバータ３と、
インバータ３の出力を入力としセンスアンプ活性化遅延
信号ΦＳＳを出力とするインバータ４と、センスアンプ
活性化遅延信号ΦＳＳをゲート入力としビット線対ＤＴ
とセンスアンプ部ビット線ＳＴを接続するトランジスタ
５と、センスアンプ活性化遅延信号ΦＳＳをゲート入力
としビット線対ＤＢとセンスアンプ部ビット線ＳＢを接
続するトランジスタ６と、ビット線イコライザ制御信号
ΦＰとセンスアンプ選択信号ΦＣ０を入力とするＮＡＮ
Ｄ回路２８と、ＮＡＮＤ回路２８の出力を入力としビッ
ト線イコライザ信号ΦＳＰを出力とするするインバータ
２９と、ビット線イコライザ信号ΦＳＰをゲート入力と
しセンスアンプ部ビット線ＳＴを電源レベルに接続する
トランジスタ７と、センスアンプ部ビット線信号ΦＳＰ
をゲート入力としセンスアンプ部ビット線ＳＢに電源レ
ベルに接続するトランジスタ８と、ビット線イコライザ
信号ΦＳＰをゲート入力としセンスアンプ部ビット線Ｓ
ＴとＳＢを接続するトランジスタ９と、センスアンプ活
性化遅延信号ΦＳＳをトランジスタ１５のゲートに入力
し、トランジスタ１１、１２、１３、１４で構成されセ
ンスアンプ部ビット線信号ΦＳＴとセンスアンプ部ビッ
ト線信号ΦＳＢの差電位を増幅するセンスアンプＳＡ
と、センスアンプ部ビット線信号ΦＳＴを入力とし信号
インバータ出力信号ΦＴＯを出力とするインバータ１６
と、センスアンプ部ビット線信号ΦＳＢを入力としイン
バータ出力信号ΦＢＯを出力とするインバータ１７と、
インバータ出力信号ΦＴＯをゲート入力とし読み出し線
対信号ΦＲＢを接地レベルに接続するトランジスタ１８
と、インバータ出力信号ΦＢＯをゲート入力とし読み出
し線対ＲＴを接地レベルに接続するトランジスタ１９
と、ビット線イコライザ制御信号ΦＰを入力とし読み出
し線対信号ΦＲＴ、ΦＲＢをそれぞれ電源レベルに接続
するトランジスタ２１、２２と、読み出し線対信号ΦＲ
Ｂを入力とし読み出し線対ＲＴを電源レベルに接続する
トランジスタ２３と、読み出し線対信号ΦＲＴを入力と
し読み出し線対ＲＢを電源レベルに接続するトランジス
タ２４と、読み出し線対信号ΦＲＢとＮＡＮＤ回路２５
の出力信号ΦＬＢを入力とするＮＡＮＤ回路２６と、読
み出し線対信号ΦＲＴとＮＡＮＤ回路２６の出力信号Φ
ＬＴを入力とするＮＡＮＤ回路２５と、ＮＡＮＤ回路２
５の出力信号ΦＬＢを入力とし外部出力端子ＤＯに出力
するインバータ２７で構成され、センスアンプ活性化信
号ΦＳがロウレベルの時はセンスアンプ部ビット線信号
ΦＳＴとビット線対信号ΦＤＢは共に電源レベルを保持
し、読み出し状態によって、ビット線イコライザ制御信
号ΦＰがハイレベルになるとトランジスタ７、８、９で
構成されるビット線イコライザ回路がオフ状態となり、
相補のビット線ビット線対信号ΦＤＴ、ΦＤＢに差電位
が生じた後、センスアンプ活性化信号ΦＳの変化により
センスアンプが活性化し、センスアンプ部ビット線信号
ΦＳＴまたはセンスアンプ部ビット線信号ΦＳＢの何れ
かが接地レベルとなり、これによってインバータ出力信
号ΦＴＯまたはインバータ出力信号ΦＢＯがハイレベル
となり、読み出し線対信号ΦＲＴまたは読み出し線対信
号ΦＲＢが接地レベルとなる。
【０００９】図２は、図１に示すデータ転送回路を半導
体記憶装置に適用したときの実施例を示す機能ブロック
図である。また、図２の中で破線で囲まれた部分は図１
の構成範囲を示す。制御ブロック５０は、外部制御信号
ＣＬＫＥＸの立ち上がりにより、書き込み信号ＷＥＢが
ロウレベルならば書き込みを制御し、ハイレベルならば
読み出しを制御する。行アドレスデコーダ７１は制御ブ
ロック５０の制御によって外部行アドレス信号Ａｘを取
り込み、列アドレスデコーダ７２は外部列アドレス信号
Ａｙを取り込む。行選択デコーダ５１、５４は行アドレ
スデコーダのアドレスに応じた行アドレスを外部制御信
号ＣＬＫＥＸに同期して選択する。
体記憶装置に適用したときの実施例を示す機能ブロック
図である。また、図２の中で破線で囲まれた部分は図１
の構成範囲を示す。制御ブロック５０は、外部制御信号
ＣＬＫＥＸの立ち上がりにより、書き込み信号ＷＥＢが
ロウレベルならば書き込みを制御し、ハイレベルならば
読み出しを制御する。行アドレスデコーダ７１は制御ブ
ロック５０の制御によって外部行アドレス信号Ａｘを取
り込み、列アドレスデコーダ７２は外部列アドレス信号
Ａｙを取り込む。行選択デコーダ５１、５４は行アドレ
スデコーダのアドレスに応じた行アドレスを外部制御信
号ＣＬＫＥＸに同期して選択する。
【００１０】列選択デコーダ５２と５５は列アドレスデ
コーダ７２のアドレスに応じた列アドレスを外部制御信
号ＣＬＫに同期して選択する。ブロック選択回路５３、
５６は、行アドレスデコーダ７１が出力する最上位のア
ドレス信号と制御ブロック５０からの制御信号の論理積
をとった信号を出力し、センスアンプブロック６２とラ
イトアンプ６３または、センスアンプブロック６６とラ
イトアンプ６７の何れか１組を選択する。
コーダ７２のアドレスに応じた列アドレスを外部制御信
号ＣＬＫに同期して選択する。ブロック選択回路５３、
５６は、行アドレスデコーダ７１が出力する最上位のア
ドレス信号と制御ブロック５０からの制御信号の論理積
をとった信号を出力し、センスアンプブロック６２とラ
イトアンプ６３または、センスアンプブロック６６とラ
イトアンプ６７の何れか１組を選択する。
【００１１】読み出し時、行選択デコーダ５１が選択さ
れた場合、メモリセルマトリクス６０の行アドレスを選
択し、選択された行アドレスのメモリセルデータがビッ
ト線対に出力され、更に列選択デコーダ５２に応じた列
選択スイッチ６１が開き、センスアンプブロック６２に
メモリセル６０のデータが転送される。
れた場合、メモリセルマトリクス６０の行アドレスを選
択し、選択された行アドレスのメモリセルデータがビッ
ト線対に出力され、更に列選択デコーダ５２に応じた列
選択スイッチ６１が開き、センスアンプブロック６２に
メモリセル６０のデータが転送される。
【００１２】同様に、行選択デコーダ５４が選択される
と、メモリセルマトリクス６４の行アドレスを選択し、
選択された行アドレスのメモリセルデータがビット線対
に出力され、列選択デコーダ５５に応じた列選択スイッ
チ６５が開き、センスアンプブロック６６にメモリセル
のデータが転送される。列選択スイッチ６１、６５の信
号線は相補の信号線対であり、センスアンプブロック６
２またはセンスアンプブロック６６が選択された場合
は、この相補信号線の差電位を増幅し、読み出し線対Ｒ
に転送する。プリチャージ回路６８は、制御ブロック５
０から出力される内部クロックＣＬＫに同期して、読み
出し線対Ｒのプリチャージを行う。内部クロックＣＬＫ
がロウレベル時は、待機状態のため、読み出し線対Ｒを
ハイレベルに保持する。内部クロックＣＬＫがハイレベ
ル時は、読み出し線対Ｒに電源からの電荷の供給を止め
フローティング状態にする。
と、メモリセルマトリクス６４の行アドレスを選択し、
選択された行アドレスのメモリセルデータがビット線対
に出力され、列選択デコーダ５５に応じた列選択スイッ
チ６５が開き、センスアンプブロック６６にメモリセル
のデータが転送される。列選択スイッチ６１、６５の信
号線は相補の信号線対であり、センスアンプブロック６
２またはセンスアンプブロック６６が選択された場合
は、この相補信号線の差電位を増幅し、読み出し線対Ｒ
に転送する。プリチャージ回路６８は、制御ブロック５
０から出力される内部クロックＣＬＫに同期して、読み
出し線対Ｒのプリチャージを行う。内部クロックＣＬＫ
がロウレベル時は、待機状態のため、読み出し線対Ｒを
ハイレベルに保持する。内部クロックＣＬＫがハイレベ
ル時は、読み出し線対Ｒに電源からの電荷の供給を止め
フローティング状態にする。
【００１３】データ出力ブロック７０は、内部クロック
ＣＬＫに同期して、読み出し線対信号ΦＲのを外部出力
端子ＤＯから出力する。データ入力ブロック７３は外部
入力端子ＤＩから取り込んだデータをデータ読み出し線
対Ｒに転送する。ブロック選択回路５３でライトアンプ
６３が選択された場合、内部クロックＣＬＫに同期して
読み出し線対Ｒのデータを、列選択デコーダ５２に応じ
た列アドレスの列選択スイッチ６１を開いて転送し、更
に行選択デコーダ５１で選択されたメモリセルマトリク
ス６０の行アドレスのメモリセルにデータを書き込む。
ブロック選択回路５６でライトアンプ６７が選択された
場合も同様。図２の機能ブロック図では、読み出し線対
Ｒを読み出し時と書き込み時で共有化させているが、目
的に応じ独立に持たせることも可能である。
ＣＬＫに同期して、読み出し線対信号ΦＲのを外部出力
端子ＤＯから出力する。データ入力ブロック７３は外部
入力端子ＤＩから取り込んだデータをデータ読み出し線
対Ｒに転送する。ブロック選択回路５３でライトアンプ
６３が選択された場合、内部クロックＣＬＫに同期して
読み出し線対Ｒのデータを、列選択デコーダ５２に応じ
た列アドレスの列選択スイッチ６１を開いて転送し、更
に行選択デコーダ５１で選択されたメモリセルマトリク
ス６０の行アドレスのメモリセルにデータを書き込む。
ブロック選択回路５６でライトアンプ６７が選択された
場合も同様。図２の機能ブロック図では、読み出し線対
Ｒを読み出し時と書き込み時で共有化させているが、目
的に応じ独立に持たせることも可能である。
【００１４】以下、本実施例の動作について図１、図２
を用いて説明する。図１において、ビット線イコライザ
制御信号ΦＰは内部クロックＣＬＫの同相信号で、内部
クロックＣＬＫがロウレベル時はトランジスタ２１、２
２をオン状態にして、読み出し線対信号ΦＲＴ、ΦＲＢ
をハイレベルにし、内部クロックＣＬＫがロウレベル時
はトランジスタ２１、２２をオフ状態にして読み出し線
対信号ΦＲＴ、ΦＲＢをフローティング状態にする。同
様に、センスアンプ活性化信号ΦＳも内部クロックＣＬ
Ｋの同相信号であるが、内部クロックＣＬＫの立ち上が
り変化に対しては通常素子の段数より大きな遅延を持つ
が、内部クロックＣＬＫの立ち下がり変化に対しては通
常素子の段数と同程度の遅延に設定されている。センス
アンプ選択信号ΦＣ０は行アドレスデコーダ信号によっ
て合成され、選択された場合ハイレベルとなる。
を用いて説明する。図１において、ビット線イコライザ
制御信号ΦＰは内部クロックＣＬＫの同相信号で、内部
クロックＣＬＫがロウレベル時はトランジスタ２１、２
２をオン状態にして、読み出し線対信号ΦＲＴ、ΦＲＢ
をハイレベルにし、内部クロックＣＬＫがロウレベル時
はトランジスタ２１、２２をオフ状態にして読み出し線
対信号ΦＲＴ、ΦＲＢをフローティング状態にする。同
様に、センスアンプ活性化信号ΦＳも内部クロックＣＬ
Ｋの同相信号であるが、内部クロックＣＬＫの立ち上が
り変化に対しては通常素子の段数より大きな遅延を持つ
が、内部クロックＣＬＫの立ち下がり変化に対しては通
常素子の段数と同程度の遅延に設定されている。センス
アンプ選択信号ΦＣ０は行アドレスデコーダ信号によっ
て合成され、選択された場合ハイレベルとなる。
【００１５】ビット線イコライザ信号ΦＳＰはビット線
イコライザ制御信号ΦＰとセンスアンプ選択信号ΦＣ０
の論理積をとった信号で、待機期間は、ロウレベルとな
りビット線イコライザ回路を構成するトランジスタ７、
８、９をオン状態にしてセンスアンプブロック内のビッ
ト線信号対信号ΦＳＴ、ΦＳＢのイコライズとプリチャ
ージを行い、読み出し時はビット線イコライザ制御信号
ΦＰに同期してハイレベルとなりビット線イコライザ回
路を構成するトランジスタ７、８、９をオフ状態にして
センスアンプ部ビット線信号ΦＳＴ、ΦＳＢをフローテ
ィング状態にする。
イコライザ制御信号ΦＰとセンスアンプ選択信号ΦＣ０
の論理積をとった信号で、待機期間は、ロウレベルとな
りビット線イコライザ回路を構成するトランジスタ７、
８、９をオン状態にしてセンスアンプブロック内のビッ
ト線信号対信号ΦＳＴ、ΦＳＢのイコライズとプリチャ
ージを行い、読み出し時はビット線イコライザ制御信号
ΦＰに同期してハイレベルとなりビット線イコライザ回
路を構成するトランジスタ７、８、９をオフ状態にして
センスアンプ部ビット線信号ΦＳＴ、ΦＳＢをフローテ
ィング状態にする。
【００１６】センスアンプ活性化遅延信号ΦＳＳは待機
状態時ロウレベルとなりトランジスタ１５をオフ状態に
してセンスアンプを非活性化状態にすると共に、トラン
ジスタ５、６をオン状態にして、列選択スイッチ６１の
ビット線対ΦＤＴ、ΦＤＢをセンスアンプ部ビット線信
号対ΦＳＴ、ΦＳＢを接続状態にする。遅延用インバー
タ２、３は、読み出し時、ビット線対信号ΦＳＴ、ΦＳ
Ｂの差電位が所望の値になる時間にセンスアンプ活性化
遅延信号ΦＳＳがハイレベルとなるように遅延時間が設
定されており、センスアンプ活性化遅延信号ΦＳＳがハ
イレベルになると、ビット線対信号ΦＤＴ、ΦＤＢの配
線容量の影響を消すためトランジスタ５、６をオフ状態
にすると共にトランジスタ１５をオン状態にすることに
よってセンスアンプを活性化し、ビット線対ΦＳＴ、Φ
ＳＢの数十ｍＶ程度の差電位を電源レベルと接地レベル
に増幅する。
状態時ロウレベルとなりトランジスタ１５をオフ状態に
してセンスアンプを非活性化状態にすると共に、トラン
ジスタ５、６をオン状態にして、列選択スイッチ６１の
ビット線対ΦＤＴ、ΦＤＢをセンスアンプ部ビット線信
号対ΦＳＴ、ΦＳＢを接続状態にする。遅延用インバー
タ２、３は、読み出し時、ビット線対信号ΦＳＴ、ΦＳ
Ｂの差電位が所望の値になる時間にセンスアンプ活性化
遅延信号ΦＳＳがハイレベルとなるように遅延時間が設
定されており、センスアンプ活性化遅延信号ΦＳＳがハ
イレベルになると、ビット線対信号ΦＤＴ、ΦＤＢの配
線容量の影響を消すためトランジスタ５、６をオフ状態
にすると共にトランジスタ１５をオン状態にすることに
よってセンスアンプを活性化し、ビット線対ΦＳＴ、Φ
ＳＢの数十ｍＶ程度の差電位を電源レベルと接地レベル
に増幅する。
【００１７】インバータ出力信号ΦＴＯ、ΦＢＯは、待
機状態時接地レベルとなっておりトランジスタ１８、１
９をオフ状態にし、読み出し時は、センスアンプ活性化
遅延信号ΦＳＳの立ち上がりによってセンスアンプ部ビ
ット線対信号ΦＳＴ、ΦＳＢの何れかが接地レベルとな
り、接地レベルとなった側のビット線信号を入力とする
インバータ出力ΦＴＯまたは、ΦＢＯがハイレベルとな
り、読み出し線対信号ΦＲＴ、またはΦＲＢの電荷がデ
ィスチャージされる。この時、ディスチャージされた側
の読み出し線をゲート入力とするトランジスタ２３また
は、２４の何れかがオン状態となり、ディスチャージさ
れない側の読み出し線のハイレベルを保持する。ＮＡＮ
Ｄ回路２５、２６で構成されるラッチ回路は、内部クロ
ックＣＬＫがロウレベル時に出力端子ＤＯの値を保持す
ることと、内部クロックＣＬＫの立ち上がり変化で出力
端子ＤＯに不確定な値を出力しないようにするため設け
ている。インバータ２７は出力端子ＤＯに数ＰＦの寄生
容量を持つ配線等に接続されても十分な駆動能力を確保
するように設定されている。
機状態時接地レベルとなっておりトランジスタ１８、１
９をオフ状態にし、読み出し時は、センスアンプ活性化
遅延信号ΦＳＳの立ち上がりによってセンスアンプ部ビ
ット線対信号ΦＳＴ、ΦＳＢの何れかが接地レベルとな
り、接地レベルとなった側のビット線信号を入力とする
インバータ出力ΦＴＯまたは、ΦＢＯがハイレベルとな
り、読み出し線対信号ΦＲＴ、またはΦＲＢの電荷がデ
ィスチャージされる。この時、ディスチャージされた側
の読み出し線をゲート入力とするトランジスタ２３また
は、２４の何れかがオン状態となり、ディスチャージさ
れない側の読み出し線のハイレベルを保持する。ＮＡＮ
Ｄ回路２５、２６で構成されるラッチ回路は、内部クロ
ックＣＬＫがロウレベル時に出力端子ＤＯの値を保持す
ることと、内部クロックＣＬＫの立ち上がり変化で出力
端子ＤＯに不確定な値を出力しないようにするため設け
ている。インバータ２７は出力端子ＤＯに数ＰＦの寄生
容量を持つ配線等に接続されても十分な駆動能力を確保
するように設定されている。
【００１８】以上を踏まえた上で、図３のタイミング図
を用いて説明する。時刻Ｔ０において内部クロックＣＬ
Ｋ、ビット線イコライザ制御信号ΦＰ、センスアンプ選
択信号ΦＣ０、センスアンプ活性化信号ΦＳ、ビット線
イコライザ信号ΦＳＰ、センスアンプ活性化遅延信号Φ
ＳＳ、インバータ出力信号ΦＴＯ、インバータ出力信号
ΦＢＯはロウレベル、ビット線対信号ΦＤＴ、ΦＤＢ、
センスアンプ部ビット線対ΦＳＴ、ΦＳＢ及び読み出し
線対ΦＲＴ、ΦＲＢはハイレベル、外部行アドレス信号
Ａｘ、外部列アドレス信号Ａｙ、外部出力端子ＤＯは任
意の値である。但し、動作説明のため、インバータ２７
とラッチ用ＮＡＮＤ回路２６のＮＡＮＤ回路出力信号Φ
ＬＴは共にロウレベル、ＮＡＮＤ回路２５のＮＡＮＤ回
路出力信号ΦＬＢはハイレベルとする。
を用いて説明する。時刻Ｔ０において内部クロックＣＬ
Ｋ、ビット線イコライザ制御信号ΦＰ、センスアンプ選
択信号ΦＣ０、センスアンプ活性化信号ΦＳ、ビット線
イコライザ信号ΦＳＰ、センスアンプ活性化遅延信号Φ
ＳＳ、インバータ出力信号ΦＴＯ、インバータ出力信号
ΦＢＯはロウレベル、ビット線対信号ΦＤＴ、ΦＤＢ、
センスアンプ部ビット線対ΦＳＴ、ΦＳＢ及び読み出し
線対ΦＲＴ、ΦＲＢはハイレベル、外部行アドレス信号
Ａｘ、外部列アドレス信号Ａｙ、外部出力端子ＤＯは任
意の値である。但し、動作説明のため、インバータ２７
とラッチ用ＮＡＮＤ回路２６のＮＡＮＤ回路出力信号Φ
ＬＴは共にロウレベル、ＮＡＮＤ回路２５のＮＡＮＤ回
路出力信号ΦＬＢはハイレベルとする。
【００１９】時刻Ｔ１において外部行アドレス信号Ａ
ｘ、外部列アドレス信号Ａｙが変化する。時刻Ｔ２にお
いて行アドレスデコーダの変化に対応しセンスアンプ選
択信号ΦＣ０がロウレベルからハイレベルに変化する。
時刻Ｔ３において内部クロックＣＬＫがロウレベルから
ハイレベルに変化する。時刻Ｔ４においてビット線イコ
ライザ制御信号ΦＰがロウレベルからハイレベルに変化
し、読み出し線対信号ΦＲＴ、ΦＲＢはフローティング
レベルとなる。また、ビット線イコライザ制御信号ΦＰ
の変化によって時刻Ｔ５においてビット線イコライザ信
号ΦＳＰがロウレベルからハイレベルに変化し、センス
アンプ部ビット線信号ΦＳＴ、ΦＳＢをフローティング
状態にする。時刻Ｔ５において行選択デコーダと列選択
デコーダにより選択されたメモリマトリクスのセルデー
タに従ってビット線対信号ΦＤＴ、ΦＤＢに差電位が生
じ始めるが、ここでは動作説明のため、ビット線対信号
ΦＤＢがロウレベルとなる側のビット線とする。
ｘ、外部列アドレス信号Ａｙが変化する。時刻Ｔ２にお
いて行アドレスデコーダの変化に対応しセンスアンプ選
択信号ΦＣ０がロウレベルからハイレベルに変化する。
時刻Ｔ３において内部クロックＣＬＫがロウレベルから
ハイレベルに変化する。時刻Ｔ４においてビット線イコ
ライザ制御信号ΦＰがロウレベルからハイレベルに変化
し、読み出し線対信号ΦＲＴ、ΦＲＢはフローティング
レベルとなる。また、ビット線イコライザ制御信号ΦＰ
の変化によって時刻Ｔ５においてビット線イコライザ信
号ΦＳＰがロウレベルからハイレベルに変化し、センス
アンプ部ビット線信号ΦＳＴ、ΦＳＢをフローティング
状態にする。時刻Ｔ５において行選択デコーダと列選択
デコーダにより選択されたメモリマトリクスのセルデー
タに従ってビット線対信号ΦＤＴ、ΦＤＢに差電位が生
じ始めるが、ここでは動作説明のため、ビット線対信号
ΦＤＢがロウレベルとなる側のビット線とする。
【００２０】時刻Ｔ６においてセンスアンプ部ビット線
対信号ΦＳＢが電源レベルから電位が降下を始めセンス
アンプ部ビット線信号ΦＳＴとの間に差電位が生じ始め
る。時刻Ｔ７においてセンスアンプ活性化信号ΦＳがロ
ウレベルからハイレベルに変化する。このセンスアンプ
活性化信号ΦＳの変化によりセンスアンプ活性化遅延信
号ΦＳＳが所定の時間になると変化する。時刻Ｔ８にお
いて信号ΦＳＢが電源レベルから電位が降下を始めセン
スアンプ部ビット線信号ΦＳＴとの差電位が所望の値に
なったと同時にセンスアンプ活性化遅延信号ΦＳＳがロ
ウレベルからハイレベルに変化しセンスアンプが活性化
され、これによって、時刻Ｔ９においてセンスアンプ部
ビット線信号ΦＳＢの電位が急激に降下を始め接地レベ
ルとなる。
対信号ΦＳＢが電源レベルから電位が降下を始めセンス
アンプ部ビット線信号ΦＳＴとの間に差電位が生じ始め
る。時刻Ｔ７においてセンスアンプ活性化信号ΦＳがロ
ウレベルからハイレベルに変化する。このセンスアンプ
活性化信号ΦＳの変化によりセンスアンプ活性化遅延信
号ΦＳＳが所定の時間になると変化する。時刻Ｔ８にお
いて信号ΦＳＢが電源レベルから電位が降下を始めセン
スアンプ部ビット線信号ΦＳＴとの差電位が所望の値に
なったと同時にセンスアンプ活性化遅延信号ΦＳＳがロ
ウレベルからハイレベルに変化しセンスアンプが活性化
され、これによって、時刻Ｔ９においてセンスアンプ部
ビット線信号ΦＳＢの電位が急激に降下を始め接地レベ
ルとなる。
【００２１】時刻Ｔ１０において、センスアンプ部ビッ
ト線信号ΦＳＢを入力とするインバータ１７の出力がロ
ウレベルからハイレベルに変化し、トランジスタ１９を
オン状態にする。一方、センスアンプ部ビット線信号Φ
ＳＴは電源レベルであるためセンスアンプ部ビット線信
号ΦＳＴを入力とするインバータ１６のインバータ出力
信号ΦＴＯはロウレベルを保持し、トランジスタ１８は
オフ状態を維持する。時刻Ｔ１１において、トランジス
タ１９がオン状態のため読み出し線信号ΦＲＢの電荷が
ディスチャージされ、電位がハイレベルから接地レベル
へ降下する。一方、読み出し線対信号ΦＲＴはトランジ
スタ１８がオフ状態のためハイレベル近傍でフローティ
ングとなっていたが、読み出し線対信号ΦＲＢの電位が
接地レベルのためトランジスタ２３がオン状態となり電
源から電荷の供給を受ける。
ト線信号ΦＳＢを入力とするインバータ１７の出力がロ
ウレベルからハイレベルに変化し、トランジスタ１９を
オン状態にする。一方、センスアンプ部ビット線信号Φ
ＳＴは電源レベルであるためセンスアンプ部ビット線信
号ΦＳＴを入力とするインバータ１６のインバータ出力
信号ΦＴＯはロウレベルを保持し、トランジスタ１８は
オフ状態を維持する。時刻Ｔ１１において、トランジス
タ１９がオン状態のため読み出し線信号ΦＲＢの電荷が
ディスチャージされ、電位がハイレベルから接地レベル
へ降下する。一方、読み出し線対信号ΦＲＴはトランジ
スタ１８がオフ状態のためハイレベル近傍でフローティ
ングとなっていたが、読み出し線対信号ΦＲＢの電位が
接地レベルのためトランジスタ２３がオン状態となり電
源から電荷の供給を受ける。
【００２２】時刻Ｔ１２において読み出し線対信号ΦＲ
Ｂが接地レベルとなったことによりＮＡＮＤ回路２６の
出力信号ΦＬＴがロウレベルからハイレベルとなり、Ｎ
ＡＮＤ回路２７のＮＡＮＤ回路出力信号ΦＬＢはハイレ
ベルからロウレベルとなる。時刻Ｔ１３において、イン
バータ２７の外部出力端子信号ＤＯはロウレベルからハ
イレベルとなり、メモリセルのデータ読み出しは完了す
る。時刻Ｔ１４において内部クロックＣＬＫがハイレベ
ルからロウレベルとなると、時刻Ｔ１５においてビット
線イコライザ制御信号ΦＰもハイレベルからロウレベル
となる。
Ｂが接地レベルとなったことによりＮＡＮＤ回路２６の
出力信号ΦＬＴがロウレベルからハイレベルとなり、Ｎ
ＡＮＤ回路２７のＮＡＮＤ回路出力信号ΦＬＢはハイレ
ベルからロウレベルとなる。時刻Ｔ１３において、イン
バータ２７の外部出力端子信号ＤＯはロウレベルからハ
イレベルとなり、メモリセルのデータ読み出しは完了す
る。時刻Ｔ１４において内部クロックＣＬＫがハイレベ
ルからロウレベルとなると、時刻Ｔ１５においてビット
線イコライザ制御信号ΦＰもハイレベルからロウレベル
となる。
【００２３】時刻Ｔ１６において読み出し線対のプリチ
ャージ用トランジスタ２１、２２がオン状態となり電源
から電荷の供給を受け読み出し線対信号ΦＲＢはロウレ
ベルからハイレベルとなる。これによってＮＡＮＤ回路
２５はロウレベルをラッチする。時刻Ｔ１７においてセ
ンスアンプ活性化遅延信号ΦＳＳがハイレベルからロウ
レベルになると、時刻Ｔ１８においてビット線対信号Φ
ＤＢとビット線対信号ΦＳＢがロウレベルからハイレベ
ルになる。時刻Ｔ１９においてセンスアンプ部ビット線
信号ΦＳＢがハイレベルとなったことによりインバータ
１７のインバータ出力信号ΦＢＯがハイレベルからロウ
レベルとなりトランジスタ１９をオフ状態にする。
ャージ用トランジスタ２１、２２がオン状態となり電源
から電荷の供給を受け読み出し線対信号ΦＲＢはロウレ
ベルからハイレベルとなる。これによってＮＡＮＤ回路
２５はロウレベルをラッチする。時刻Ｔ１７においてセ
ンスアンプ活性化遅延信号ΦＳＳがハイレベルからロウ
レベルになると、時刻Ｔ１８においてビット線対信号Φ
ＤＢとビット線対信号ΦＳＢがロウレベルからハイレベ
ルになる。時刻Ｔ１９においてセンスアンプ部ビット線
信号ΦＳＢがハイレベルとなったことによりインバータ
１７のインバータ出力信号ΦＢＯがハイレベルからロウ
レベルとなりトランジスタ１９をオフ状態にする。
【００２４】以上のことから、センスアンプ部ＳＡにビ
ット線イコライザ回路を設け、ビット線対ＳＴ、ＳＢを
それぞれ入力とするインバータの出力信号ΦＴＯ、ΦＢ
Ｏを、読み出し線ＲＴ、ＲＢと接地レベルを接続するス
イッチ用トランジスタ１８，１９のゲートに入力してい
る。待機状態は、ビット線対ＳＴ、ＳＢと読み出し線対
ＲＴ、ＲＢはハイレベルに設定されている。また、ビッ
ト線対ＳＴ、ＳＢを入力とするインバータ１６，１７の
出力は接地レベルのためスイッチ用トランジスタ１８，
１９はオフ状態である。読み出しを開始すると、ビット
線イコライザ回路と読み出し線対のプリチャージ回路が
オフ状態となり、センスアンプの相補型ビット線対とデ
ータ線対はフローティング状態になり、その後ビット線
対に差電位が生じ、センスアンプ活性化信号ΦＳの立ち
上がりによりセンスアンプが活性化し、ビット線対の片
側のみが接地レベルとなる。接地レベルとなった側のビ
ット線を入力とするインバータの出力はハイレベルとな
りスイッチ用トランジスタがオン状態となり、このトラ
ンジスタに接続されていた読み出し線が接地レベルとな
る。従って、センスアンプの活性化に連動してセンスア
ンプのデータを読み出し線に転送することが可能とな
り、データ転送の高速化という効果が得られる。
ット線イコライザ回路を設け、ビット線対ＳＴ、ＳＢを
それぞれ入力とするインバータの出力信号ΦＴＯ、ΦＢ
Ｏを、読み出し線ＲＴ、ＲＢと接地レベルを接続するス
イッチ用トランジスタ１８，１９のゲートに入力してい
る。待機状態は、ビット線対ＳＴ、ＳＢと読み出し線対
ＲＴ、ＲＢはハイレベルに設定されている。また、ビッ
ト線対ＳＴ、ＳＢを入力とするインバータ１６，１７の
出力は接地レベルのためスイッチ用トランジスタ１８，
１９はオフ状態である。読み出しを開始すると、ビット
線イコライザ回路と読み出し線対のプリチャージ回路が
オフ状態となり、センスアンプの相補型ビット線対とデ
ータ線対はフローティング状態になり、その後ビット線
対に差電位が生じ、センスアンプ活性化信号ΦＳの立ち
上がりによりセンスアンプが活性化し、ビット線対の片
側のみが接地レベルとなる。接地レベルとなった側のビ
ット線を入力とするインバータの出力はハイレベルとな
りスイッチ用トランジスタがオン状態となり、このトラ
ンジスタに接続されていた読み出し線が接地レベルとな
る。従って、センスアンプの活性化に連動してセンスア
ンプのデータを読み出し線に転送することが可能とな
り、データ転送の高速化という効果が得られる。
【００２５】図４は本発明の第２の実施形態の構成を示
す回路図である。図４に示されるように、本実施形態
は、センスアンプブロックについてさらに工夫してい
る。図４において、図１のインバータ１６、１７をＮＯ
Ｒ回路３４、ＮＯＲ回路３５と置き換え、ＮＯＲ回路３
４、ＮＯＲ回路３５の制御のためセンスアンプ活性化遅
延信号ΦＳＳを入力とするインバータ３１と、インバー
タ３１の出力を入力とするインバータ３２と、インバー
タ３２の出力を入力とし読み出し線対ディスチャージ用
トランジスタのスイッチ信号ΦＮを出力とするインバー
タ３３を設けている。
す回路図である。図４に示されるように、本実施形態
は、センスアンプブロックについてさらに工夫してい
る。図４において、図１のインバータ１６、１７をＮＯ
Ｒ回路３４、ＮＯＲ回路３５と置き換え、ＮＯＲ回路３
４、ＮＯＲ回路３５の制御のためセンスアンプ活性化遅
延信号ΦＳＳを入力とするインバータ３１と、インバー
タ３１の出力を入力とするインバータ３２と、インバー
タ３２の出力を入力とし読み出し線対ディスチャージ用
トランジスタのスイッチ信号ΦＮを出力とするインバー
タ３３を設けている。
【００２６】インバータ１６、１７をＮＯＲ回路３４、
ＮＯＲ回路３５に置き換えた目的は、図１においてセン
スアンプ活性化遅延信号ΦＳＳがロウレベルからハイレ
ベルになった時に、センスアンプ活性化によってセンス
アンプ部ビット線対ΦＳＴとΦＳＢが瞬間的に共に電源
電圧の中間電位近傍に降下し、次段のインバータ１６と
１７の出力がロウレベルからハイレベルとなって、トラ
ンジスタ１８、１９をオンし、読み出し線対信号ΦＲ
Ｔ、ΦＲＢの電荷をディスチャージするといった誤動作
を回避するため、センスアンプ活性化が完了した時点で
ＮＯＲ回路３４、ＮＯＲ回路３５を動作可能状態にする
ためである。
ＮＯＲ回路３５に置き換えた目的は、図１においてセン
スアンプ活性化遅延信号ΦＳＳがロウレベルからハイレ
ベルになった時に、センスアンプ活性化によってセンス
アンプ部ビット線対ΦＳＴとΦＳＢが瞬間的に共に電源
電圧の中間電位近傍に降下し、次段のインバータ１６と
１７の出力がロウレベルからハイレベルとなって、トラ
ンジスタ１８、１９をオンし、読み出し線対信号ΦＲ
Ｔ、ΦＲＢの電荷をディスチャージするといった誤動作
を回避するため、センスアンプ活性化が完了した時点で
ＮＯＲ回路３４、ＮＯＲ回路３５を動作可能状態にする
ためである。
【００２７】以下、図５に示すタイミング図を用いて動
作を示す。時刻Ｔ０において内部クロックＣＬＫ、ビッ
ト線イコライザ制御信号ΦＰ、センスアンプ選択信号Φ
Ｃ０、センスアンプ活性化信号ΦＳ、ビット線イコライ
ザ信号ΦＳＰ、センスアンプ活性化遅延信号ΦＳＳ、Ｎ
ＯＲ回路出力信号ΦＴＯ、ΦＢＯはロウレベル、ビット
線対信号ΦＤＴ、ビット線対信号ΦＤＢ、センスアンプ
部ビット線対ΦＳＴ、センスアンプ部ビット線信号ΦＳ
Ｂ、読み出し線対ディスチャージ用トランジスタのスイ
ッチ信号ΦＮ、及び読み出し線対信号ΦＲＴ、ΦＲＢは
ハイレベル、外部行アドレス信号Ａｘ、外部列アドレス
信号Ａｙ、外部出力端子信号ＤＯは任意の値である。但
し、動作説明のため、インバータ２７とラッチ用ＮＡＮ
Ｄ回路２６の出力信号ΦＬＴは共にロウレベル、ＮＡＮ
Ｄ回路２５の出力信号ΦＬＢはハイレベルとする。
作を示す。時刻Ｔ０において内部クロックＣＬＫ、ビッ
ト線イコライザ制御信号ΦＰ、センスアンプ選択信号Φ
Ｃ０、センスアンプ活性化信号ΦＳ、ビット線イコライ
ザ信号ΦＳＰ、センスアンプ活性化遅延信号ΦＳＳ、Ｎ
ＯＲ回路出力信号ΦＴＯ、ΦＢＯはロウレベル、ビット
線対信号ΦＤＴ、ビット線対信号ΦＤＢ、センスアンプ
部ビット線対ΦＳＴ、センスアンプ部ビット線信号ΦＳ
Ｂ、読み出し線対ディスチャージ用トランジスタのスイ
ッチ信号ΦＮ、及び読み出し線対信号ΦＲＴ、ΦＲＢは
ハイレベル、外部行アドレス信号Ａｘ、外部列アドレス
信号Ａｙ、外部出力端子信号ＤＯは任意の値である。但
し、動作説明のため、インバータ２７とラッチ用ＮＡＮ
Ｄ回路２６の出力信号ΦＬＴは共にロウレベル、ＮＡＮ
Ｄ回路２５の出力信号ΦＬＢはハイレベルとする。
【００２８】時刻Ｔ１において外部行アドレス信号Ａ
ｘ、外部列アドレス信号Ａｙが変化する。時刻Ｔ２にお
いて行アドレスデコーダの変化に対応しセンスアンプ活
性化信号ΦＣ０がロウレベルからハイレベルに変化す
る。時刻Ｔ３において内部クロックＣＬＫがロウレベル
からハイレベルに変化する。時刻Ｔ４においてビット線
イコライザ制御信号ΦＰがロウレベルからハイレベルに
変化し、読み出し線対信号ΦＲＴ、ΦＲＢはフローティ
ングレベルとなる。ビット線イコライザ制御信号ΦＰの
変化によってビット線イコライザ信号ΦＳＰがロウレベ
ルからハイレベルとなりセンスアンプ部ビット線対信号
ΦＳＴ、ΦＳＢをフローティングにする。一方、行選択
デコーダと列選択デコーダにより選択されたメモリマト
リクスのセルデータに従ってビット線対信号ΦＤＴ、Φ
ＤＢに差電位が生じ始めるが、ここでは動作説明のた
め、ビット線対信号ΦＤＢがロウレベルとなる側のビッ
ト線とする。
ｘ、外部列アドレス信号Ａｙが変化する。時刻Ｔ２にお
いて行アドレスデコーダの変化に対応しセンスアンプ活
性化信号ΦＣ０がロウレベルからハイレベルに変化す
る。時刻Ｔ３において内部クロックＣＬＫがロウレベル
からハイレベルに変化する。時刻Ｔ４においてビット線
イコライザ制御信号ΦＰがロウレベルからハイレベルに
変化し、読み出し線対信号ΦＲＴ、ΦＲＢはフローティ
ングレベルとなる。ビット線イコライザ制御信号ΦＰの
変化によってビット線イコライザ信号ΦＳＰがロウレベ
ルからハイレベルとなりセンスアンプ部ビット線対信号
ΦＳＴ、ΦＳＢをフローティングにする。一方、行選択
デコーダと列選択デコーダにより選択されたメモリマト
リクスのセルデータに従ってビット線対信号ΦＤＴ、Φ
ＤＢに差電位が生じ始めるが、ここでは動作説明のた
め、ビット線対信号ΦＤＢがロウレベルとなる側のビッ
ト線とする。
【００２９】時刻Ｔ６においてセンスアンプ部ビット線
対信号ΦＳＢが電源レベルから電位が降下を始めセンス
アンプ部ビット線信号ΦＳＴとの間に差電位が生じ始め
る。時刻Ｔ７においてセンスアンプ活性化信号ΦＳがロ
ウレベルからハイレベルに変化する。このセンスアンプ
活性化信号ΦＳの変化によりセンスアンプ活性化遅延信
号ΦＳＳが所定の時間になると変化する。時刻Ｔ８にお
いてセンスアンプ部ビット線信号ΦＳＢがビット線対信
号ΦＤＢの電位に追従しハイレベルから電位を降下させ
始め、センスアンプ部ビット線信号ΦＳＴとの差電位が
所望の値になると同時期にセンスアンプ活性化遅延信号
ΦＳＳがロウレベルからハイレベルに変化しセンスアン
プが活性化される。これによって、時刻Ｔ９においてセ
ンスアンプ部ビット線信号ΦＳＢの電位が急激に降下を
始め接地レベルとなる。
対信号ΦＳＢが電源レベルから電位が降下を始めセンス
アンプ部ビット線信号ΦＳＴとの間に差電位が生じ始め
る。時刻Ｔ７においてセンスアンプ活性化信号ΦＳがロ
ウレベルからハイレベルに変化する。このセンスアンプ
活性化信号ΦＳの変化によりセンスアンプ活性化遅延信
号ΦＳＳが所定の時間になると変化する。時刻Ｔ８にお
いてセンスアンプ部ビット線信号ΦＳＢがビット線対信
号ΦＤＢの電位に追従しハイレベルから電位を降下させ
始め、センスアンプ部ビット線信号ΦＳＴとの差電位が
所望の値になると同時期にセンスアンプ活性化遅延信号
ΦＳＳがロウレベルからハイレベルに変化しセンスアン
プが活性化される。これによって、時刻Ｔ９においてセ
ンスアンプ部ビット線信号ΦＳＢの電位が急激に降下を
始め接地レベルとなる。
【００３０】時刻Ｔ１０において、読み出し線対ディス
チャージ用トランジスタのスイッチ信号ΦＮがハイレベ
ルからロウレベルになると、時刻Ｔ１１においてセンス
アンプ部ビット線信号ΦＳＢを入力とするＮＯＲ回路３
５のＮＯＲ回路出力信号ΦＢＯがロウレベルからハイレ
ベルに変化し、トランジスタ１９をオン状態にする。一
方、センスアンプ部ビット線信号ΦＳＴは電源レベルで
あるためセンスアンプ部ビット線信号ΦＳＴを入力とす
るＮＯＲ回路３４の出力であるＮＯＲ回路出力信号ΦＴ
Ｏはロウレベルを保持し、トランジスタ１８はオフ状態
を維持する。時刻Ｔ１２において、トランジスタ１９が
オン状態のため読み出し線対信号ΦＲＢの電荷がディス
チャージされ、電位がハイレベルから接地レベルへ降下
する。一方、読み出し線対信号ΦＲＴはトランジスタ１
８がオフ状態のためハイレベル近傍でフローティングと
なっているが、読み出し線対信号ΦＲＢの電位が接地レ
ベルのためトランジスタ２３がオン状態となり電源から
電荷の供給を受ける。
チャージ用トランジスタのスイッチ信号ΦＮがハイレベ
ルからロウレベルになると、時刻Ｔ１１においてセンス
アンプ部ビット線信号ΦＳＢを入力とするＮＯＲ回路３
５のＮＯＲ回路出力信号ΦＢＯがロウレベルからハイレ
ベルに変化し、トランジスタ１９をオン状態にする。一
方、センスアンプ部ビット線信号ΦＳＴは電源レベルで
あるためセンスアンプ部ビット線信号ΦＳＴを入力とす
るＮＯＲ回路３４の出力であるＮＯＲ回路出力信号ΦＴ
Ｏはロウレベルを保持し、トランジスタ１８はオフ状態
を維持する。時刻Ｔ１２において、トランジスタ１９が
オン状態のため読み出し線対信号ΦＲＢの電荷がディス
チャージされ、電位がハイレベルから接地レベルへ降下
する。一方、読み出し線対信号ΦＲＴはトランジスタ１
８がオフ状態のためハイレベル近傍でフローティングと
なっているが、読み出し線対信号ΦＲＢの電位が接地レ
ベルのためトランジスタ２３がオン状態となり電源から
電荷の供給を受ける。
【００３１】時刻Ｔ１３において読み出し線対信号ΦＲ
Ｂが接地レベルとなったことによりＮＡＮＤ回路２６の
出力である出力信号ΦＬＴがロウレベルからハイレベル
となり、ＮＡＮＤ回路２７の出力信号ΦＬＢはハイレベ
ルからロウレベルとなる。時刻Ｔ１４において、インバ
ータ２７の外部出力端子信号ＤＯはロウレベルからハイ
レベルとなり、メモリセルのデータ読み出しは完了す
る。
Ｂが接地レベルとなったことによりＮＡＮＤ回路２６の
出力である出力信号ΦＬＴがロウレベルからハイレベル
となり、ＮＡＮＤ回路２７の出力信号ΦＬＢはハイレベ
ルからロウレベルとなる。時刻Ｔ１４において、インバ
ータ２７の外部出力端子信号ＤＯはロウレベルからハイ
レベルとなり、メモリセルのデータ読み出しは完了す
る。
【００３２】時刻Ｔ１５において内部クロックＣＬＫが
ハイレベルからロウレベルとなると、時刻Ｔ１６におい
てビット線イコライザ制御信号ΦＰ及びセンスアンプ活
性化信号ΦＳがハイレベルからロウレベルとなる。時刻
Ｔ１７においてビット線イコライザ制御信号ΦＰの変化
によって、読み出し線対のプリチャージ用トランジスタ
２１、２２がオン状態となり読み出し線対信号ΦＲＢは
電源から電荷の供給を受けロウレベルからハイレベルと
なり、これによってＮＡＮＤ回路２５はロウレベルをラ
ッチする。一方ビット線イコライザ信号ΦＳＰの変化に
よってセンスアンプ部ビット線対信号ΦＳＴ、ΦＳＢの
イコライズとプリチャージが行われる。同様にビット線
対信号ΦＤＴ、ΦＤＢもイコライズとプリチャージが行
われる。時刻Ｔ１８において、センスアンプ活性化遅延
信号ΦＳＳがハイレベルからロウレベルになると、時刻
Ｔ１９において読み出し線対ディスチャージ用トランジ
スタのスイッチ信号ΦＮがロウレベルからハイレベルに
なる。また、同時刻のＴ１９においてセンスアンプ部ビ
ット線信号ΦＳＢがハイレベルとなったことにより時刻
Ｔ２０において、ＮＯＲ回路３５の出力信号ΦＢＯがハ
イレベルからロウレベルとなりトランジスタ１９をオフ
状態にする。このように、本実施形態では、第１の実施
形態と比べ、さらに波形の不整合な動作に対して、誤動
作を完全に防止できる効果が得られる。
ハイレベルからロウレベルとなると、時刻Ｔ１６におい
てビット線イコライザ制御信号ΦＰ及びセンスアンプ活
性化信号ΦＳがハイレベルからロウレベルとなる。時刻
Ｔ１７においてビット線イコライザ制御信号ΦＰの変化
によって、読み出し線対のプリチャージ用トランジスタ
２１、２２がオン状態となり読み出し線対信号ΦＲＢは
電源から電荷の供給を受けロウレベルからハイレベルと
なり、これによってＮＡＮＤ回路２５はロウレベルをラ
ッチする。一方ビット線イコライザ信号ΦＳＰの変化に
よってセンスアンプ部ビット線対信号ΦＳＴ、ΦＳＢの
イコライズとプリチャージが行われる。同様にビット線
対信号ΦＤＴ、ΦＤＢもイコライズとプリチャージが行
われる。時刻Ｔ１８において、センスアンプ活性化遅延
信号ΦＳＳがハイレベルからロウレベルになると、時刻
Ｔ１９において読み出し線対ディスチャージ用トランジ
スタのスイッチ信号ΦＮがロウレベルからハイレベルに
なる。また、同時刻のＴ１９においてセンスアンプ部ビ
ット線信号ΦＳＢがハイレベルとなったことにより時刻
Ｔ２０において、ＮＯＲ回路３５の出力信号ΦＢＯがハ
イレベルからロウレベルとなりトランジスタ１９をオフ
状態にする。このように、本実施形態では、第１の実施
形態と比べ、さらに波形の不整合な動作に対して、誤動
作を完全に防止できる効果が得られる。
【００３３】
【発明の効果】以上説明したように、本発明の第１の効
果は、センスアンプ部に定電流源を設けると共に、セン
スアンプの活性化を制御可能な構成にし、待機期間は定
電流源を構成するトランジスタをオン状態にして、セン
スアンプ部ビット線対を共にハイレベルに設定し、読み
出し時は、ビット線イコライザ回路を構成するトランジ
スタをオフ状態にし、センスアンプを活性化することで
ビット線対の片側のみが接地レベルとなるため、各々の
ビット線の逆相信号を読み出し線を接地させるスイッチ
に直接入力することが可能なため、センスアンプ活性化
から読み出し線までのデータ転送が連続的になり、高速
化を図れることである。図６は、本実施例１をゲート長
０．１８ｕｍプロセスの１０２４ワード１６ビット規模
の半導体記憶装置に適用した場合のタイミング図であ
る。内部クロックＣＬＫから外部データ出力端子ＤＯま
での遅延時間は、２．６ｎｓである。図８に示す従来技
術の半導体記憶装置に適用した場合のタイミング図であ
る。内部クロックＣＬＫから外部データ出力端子ＤＯま
での遅延時間は、３．２ｎｓである。この結果から本発
明によって従来に比べ１９％程度の高速化が図れる。
果は、センスアンプ部に定電流源を設けると共に、セン
スアンプの活性化を制御可能な構成にし、待機期間は定
電流源を構成するトランジスタをオン状態にして、セン
スアンプ部ビット線対を共にハイレベルに設定し、読み
出し時は、ビット線イコライザ回路を構成するトランジ
スタをオフ状態にし、センスアンプを活性化することで
ビット線対の片側のみが接地レベルとなるため、各々の
ビット線の逆相信号を読み出し線を接地させるスイッチ
に直接入力することが可能なため、センスアンプ活性化
から読み出し線までのデータ転送が連続的になり、高速
化を図れることである。図６は、本実施例１をゲート長
０．１８ｕｍプロセスの１０２４ワード１６ビット規模
の半導体記憶装置に適用した場合のタイミング図であ
る。内部クロックＣＬＫから外部データ出力端子ＤＯま
での遅延時間は、２．６ｎｓである。図８に示す従来技
術の半導体記憶装置に適用した場合のタイミング図であ
る。内部クロックＣＬＫから外部データ出力端子ＤＯま
での遅延時間は、３．２ｎｓである。この結果から本発
明によって従来に比べ１９％程度の高速化が図れる。
【００３４】第２の効果は、制御信号と回路構成が簡素
化され面積縮小を図れることである。第３の効果は、セ
ンスアンプ活性化信号とセンスアンプ選択信号の論理積
を取った信号によって複数個のセンスアンプの内、選択
されたセンスアンプのみが動作するため、不要な消費電
流の低減を図れることである。第４の効果は読み出し線
対を相補化させ各々の出力を２入力ＮＡＮＤ回路のフリ
ップフロップによってラッチさせることにより、外部ア
ドレスが変化しない状態で外部の同期式制御信号が動作
しても、最後に変化した外部アドレスのメモリセルマト
リクスのデータを外部出力が保持することが可能であ
り、本発明を適用した半導体記憶装置を使用するとシス
テム設計が容易となるという効果がある。
化され面積縮小を図れることである。第３の効果は、セ
ンスアンプ活性化信号とセンスアンプ選択信号の論理積
を取った信号によって複数個のセンスアンプの内、選択
されたセンスアンプのみが動作するため、不要な消費電
流の低減を図れることである。第４の効果は読み出し線
対を相補化させ各々の出力を２入力ＮＡＮＤ回路のフリ
ップフロップによってラッチさせることにより、外部ア
ドレスが変化しない状態で外部の同期式制御信号が動作
しても、最後に変化した外部アドレスのメモリセルマト
リクスのデータを外部出力が保持することが可能であ
り、本発明を適用した半導体記憶装置を使用するとシス
テム設計が容易となるという効果がある。
【図１】本発明によるデータ転送回路の第１の実施形態
の構成を示す回路図
の構成を示す回路図
【図２】本発明によるデータ転送回路の第１の実施形態
を適用した半導体記憶装置の機能ブロック図
を適用した半導体記憶装置の機能ブロック図
【図３】本発明によるデータ転送回路の第１の実施形態
の動作を示すタイミング図
の動作を示すタイミング図
【図４】本発明によるデータ転送回路の第２実施形態を
示す回路図
示す回路図
【図５】本発明によるデータ転送回路の第２実施形態の
動作を示すタイミング図
動作を示すタイミング図
【図６】本発明の第１の実施形態を適用した効果の説明
用タイミング図
用タイミング図
【図７】従来例のデータ転送回路図
【図８】従来例のデータ転送回路を適用した場合の説明
用タイミング図
用タイミング図
１、２５、２６、２８ ＮＡＮＤ回路 ２〜４、１６、１７、２７、２９、３１〜３３ イン
バータ ５〜９、１１〜１５、１８、１９、２１〜２４ トラ
ンジスタ ３４、３５ ＮＯＲ回路 ５０ 制御ブロック ５１、５４ 行選択デコーダ ５２、５５ 列選択デコーダ ５３、５６ ブロック選択回路 ６０、６４ メモリセルマトリクス ６１、６５ 列選択スイッチ ６２、６６ センスアンプブロック ６３、６７ ライトアンプ ６８ プリチャージ回路 ７０ データ出力ブロック ７１ 行アドレスデコーダ ７２ 列アドレスデコーダ ７３ データ入力ブロック １０１ センスアンプ １０２〜１０５ トランジスタ １０６ ラインバッファ回路 １０７〜１１３ トランジスタ １１４ データ出力回路 １２４，１２５ リードデータバス ΦＳ センスアンプ活性化信号 ΦＣ０ センスアンプ選択信号 ΦＳＳ センスアンプ活性化遅延信号 ΦＤＴ、ΦＤＢ ビット線対信号 ΦＳＴ、ΦＳＢ センスアンプ部ビット線信号 ΦＳＰ ビット線イコライザ信号 ΦＰ ビット線イコライザ制御信号 ΦＴＯ、ΦＢＯ インバータ出力信号 ΦＲＴ、ΦＲＢ 読み出し線対信号 ΦＬＢ、ΦＬＴ 読み出し線対信号ｏｒＮＡＮＤ出力
信号 ΦＮ スイッチ信号 ΦＲ 読み出し線対信号 ＣＬＫ 内部クロック ＣＬＫＥＸ 外部制御信号 Ａｘ 外部行アドレス信号 Ａｙ 外部列アドレス信号 ＤＯ 外部出力端子 ＤＩ 外部入力端子 ＤＢ ビット線対 ＤＴ ビット線対 ＲＢ 読み出し線対 ＲＴ 読み出し線対 ＳＡ センスアンプ ＳＢ センスアンプ部ビット線 ＳＴ センスアンプ部ビット線 Ｔ１〜Ｔ１９ 時刻 ＷＥＢ 書き込み信号 Φ１２０、Φ１２１ ビット線対信号 Φ１２２、Φ１２３ 出力節点 Φ１２４、Φ１２５ リードデータバス信号 Φ１５１ ビット線イコライザ制御信号 Φ１５２ データ転送制御信号 Φ１５３ 列線選択信号 Φ１５４ リードデータバスイコライズ制御信号
バータ ５〜９、１１〜１５、１８、１９、２１〜２４ トラ
ンジスタ ３４、３５ ＮＯＲ回路 ５０ 制御ブロック ５１、５４ 行選択デコーダ ５２、５５ 列選択デコーダ ５３、５６ ブロック選択回路 ６０、６４ メモリセルマトリクス ６１、６５ 列選択スイッチ ６２、６６ センスアンプブロック ６３、６７ ライトアンプ ６８ プリチャージ回路 ７０ データ出力ブロック ７１ 行アドレスデコーダ ７２ 列アドレスデコーダ ７３ データ入力ブロック １０１ センスアンプ １０２〜１０５ トランジスタ １０６ ラインバッファ回路 １０７〜１１３ トランジスタ １１４ データ出力回路 １２４，１２５ リードデータバス ΦＳ センスアンプ活性化信号 ΦＣ０ センスアンプ選択信号 ΦＳＳ センスアンプ活性化遅延信号 ΦＤＴ、ΦＤＢ ビット線対信号 ΦＳＴ、ΦＳＢ センスアンプ部ビット線信号 ΦＳＰ ビット線イコライザ信号 ΦＰ ビット線イコライザ制御信号 ΦＴＯ、ΦＢＯ インバータ出力信号 ΦＲＴ、ΦＲＢ 読み出し線対信号 ΦＬＢ、ΦＬＴ 読み出し線対信号ｏｒＮＡＮＤ出力
信号 ΦＮ スイッチ信号 ΦＲ 読み出し線対信号 ＣＬＫ 内部クロック ＣＬＫＥＸ 外部制御信号 Ａｘ 外部行アドレス信号 Ａｙ 外部列アドレス信号 ＤＯ 外部出力端子 ＤＩ 外部入力端子 ＤＢ ビット線対 ＤＴ ビット線対 ＲＢ 読み出し線対 ＲＴ 読み出し線対 ＳＡ センスアンプ ＳＢ センスアンプ部ビット線 ＳＴ センスアンプ部ビット線 Ｔ１〜Ｔ１９ 時刻 ＷＥＢ 書き込み信号 Φ１２０、Φ１２１ ビット線対信号 Φ１２２、Φ１２３ 出力節点 Φ１２４、Φ１２５ リードデータバス信号 Φ１５１ ビット線イコライザ制御信号 Φ１５２ データ転送制御信号 Φ１５３ 列線選択信号 Φ１５４ リードデータバスイコライズ制御信号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 JJ21 KA33 KA34 KB03 KB06 KB12 QQ18 5B024 AA15 BA05 BA07 BA09 BA29 CA07 5B025 AD05 AD11 AE05
Claims (6)
- 【請求項１】 選択された複数個のメモリセルマトリク
スのデータを増幅する複数個のセンスアンプの出力を外
部出力回路に転送するデータ読み出し線対にスイッチを
介してセンスアンプ部ビット線に接続し、読み出し時前
記センスアンプから所望のデータをスイッチの開閉によ
って選び、前記読み出し線対にデータを転送する半導体
記憶装置において、前記センスアンプ部分にビット線イ
コライザ回路を設け、待機期間は前記センスアンプ部が
接続される相補的に動作するセンスアンプ部ビット線対
を共に高レベルに設定し、読み出し状態では前記センス
アンプ部ビット線対の片側のみを接地レベルにして、前
記読み出し線と接地レベルを接続するトランジスタに、
前記センスアンプ部ビット線対のそれぞれの逆相信号を
ゲート入力とすることを特徴とする半導体記憶装置のデ
ータ転送回路。 - 【請求項２】 前記複数個のセンスアンプにおいて、セ
ンスアンプを活性化するセンスアンプ活性化信号とセン
スアンプを選択するセンスアンプ選択信号の論理積を取
った信号によって各々の前記センスアンプを選択的にセ
ンスアンプの活性化信号に連動して前記メモリセルマト
リクスのデータの増幅とデータ転送を行うことを特徴と
する半導体記憶装置のデータ転送回路。 - 【請求項３】 前記センスアンプ活性化信号のレベルに
より前記センスアンプ部ビット線対信号とビット線対信
号は共に電源レベルを保持し、読み出し時、前記ビット
線イコライザ制御信号が所定レベルになるとビット線イ
コライザ回路を遮断状態とし、相補の前記センスアンプ
部ビット線対信号に差電位が生じた後、前記センスアン
プ活性化信号により前記センスアンプが活性化し、前記
センスアンプ部ビット線信号の何れかが接地レベルとな
り、読み出し線対信号の一方が接地レベルとなることを
特徴とする請求項１または２記載の半導体記憶装置のデ
ータ転送回路。 - 【請求項４】 相補化された読み出し線対を各々の出力
を二個の２入力ＮＡＮＤ回路で構成したフリップフロッ
プによってラッチさせることを特徴とする請求項１また
は２記載の半導体記憶装置のデータ転送回路。 - 【請求項５】 相補に駆動される第一、二の読み出し線
対と、前記第一の読み出し線対信号と第一のＮＡＮＤ回
路の出力信号を入力とする第二のＮＡＮＤ回路と、前記
第一の読み出し線対信号と相補に動作している第二の読
み出し線対信号と前記第二のＮＡＮＤ回路の出力信号を
入力とする前記第一のＮＡＮＤ回路と、この第一のＮＡ
ＮＤ回路の出力信号を入力とし外部出力端子に出力する
インバータと、で構成されたことを特徴とする請求項４
記載の半導体記憶装置のデータ転送回路。 - 【請求項６】 遅延手段及びＮＯＲ回路を用いて、セン
スアンプの活性化が完了した時点で前記読み出し線レベ
ルの一方を接地レベルにする事を特徴とした請求項１ま
たは２の半導体記憶装置のデータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33809299A JP3434753B2 (ja) | 1999-11-29 | 1999-11-29 | 半導体記憶装置のデータ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33809299A JP3434753B2 (ja) | 1999-11-29 | 1999-11-29 | 半導体記憶装置のデータ転送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001155489A true JP2001155489A (ja) | 2001-06-08 |
| JP3434753B2 JP3434753B2 (ja) | 2003-08-11 |
Family
ID=18314841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33809299A Expired - Fee Related JP3434753B2 (ja) | 1999-11-29 | 1999-11-29 | 半導体記憶装置のデータ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3434753B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054034A (ja) * | 2004-07-13 | 2006-02-23 | Renesas Technology Corp | 半導体記憶装置 |
| JP2010218649A (ja) * | 2009-03-18 | 2010-09-30 | Toshiba Corp | 半導体記憶装置 |
-
1999
- 1999-11-29 JP JP33809299A patent/JP3434753B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054034A (ja) * | 2004-07-13 | 2006-02-23 | Renesas Technology Corp | 半導体記憶装置 |
| JP4721776B2 (ja) * | 2004-07-13 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2010218649A (ja) * | 2009-03-18 | 2010-09-30 | Toshiba Corp | 半導体記憶装置 |
| US8223570B2 (en) | 2009-03-18 | 2012-07-17 | Kabushiki Kaisha Toshiba | Semiconductor storage device with bit line pre-charge circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3434753B2 (ja) | 2003-08-11 |
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