JPH10106265A - 半導体メモリ - Google Patents

半導体メモリ

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Publication number
JPH10106265A
JPH10106265A JP8258276A JP25827696A JPH10106265A JP H10106265 A JPH10106265 A JP H10106265A JP 8258276 A JP8258276 A JP 8258276A JP 25827696 A JP25827696 A JP 25827696A JP H10106265 A JPH10106265 A JP H10106265A
Authority
JP
Japan
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bit line
pair
write
common
bit lines
Prior art date
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Pending
Application number
JP8258276A
Other languages
English (en)
Inventor
Kunihiko Suzuki
州彦 鈴木
Takashi Akioka
隆志 秋岡
Masatake Nametake
正剛 行武
Masao Shinozaki
雅雄 篠崎
Kinya Mitsumoto
欽哉 光本
Kazuki Honma
和樹 本間
Masato Ikeda
正人 池田
Masatoshi Sato
正敏 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP8258276A priority Critical patent/JPH10106265A/ja
Publication of JPH10106265A publication Critical patent/JPH10106265A/ja
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Abstract

(57)【要約】 （修正有） 【課題】 ビット線が長くなることによって書き込みお
よび読み出し動作が遅くなることを防止する。 【解決手段】 データ伝送用のビット線ＢＬ１Ｕ〜／Ｂ
ＬｍＤとメモリセル選択用のワード線ＳＷ１〜ＳＷ２ｎ
に接続されたメモリセルＭ１０〜Ｍｍ２ｎと、前記ビッ
ト線対ＢＬ１Ｕ〜／ＢＬｍＤを選択するビット線選択回
路ＹＳ１〜ＹＳ３と前記ビット線対ＢＬ１Ｕ〜／ＢＬｍ
Ｄ上のデータを増幅するセンスアンプ７とダーテを前記
メモリセルに書き込む為のライトアップ８と、ビット線
対間の電位を等電位化する為のイコライズ回路を備えた
半導体メモリにおいて、前記ビット線対ＢＬ１Ｕ〜／Ｂ
ＬｍＤの中央部に前記センスアンプ７及び前記ライトア
ンプ８を配置し、選択された前記メモリセル側のビット
線と前記センスアンプ７及びライトアンプ８を接続する
コモンビット線選択回路６を設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリに関し
データの読み出し及び書き込み時間の高速化に好適な半
導体メモリに関するものである。
【０００２】
【従来の技術】従来の半導体メモリはデータ伝送用のビ
ット線対とメモリセル選択用のワード線に接続されたメ
モリセルと、前記ビット線対を選択するビット線選択回
路と前記ビット線対上のデータを増幅するセンスアンプ
とデータを前記メモリセルに書き込む為のライトアンプ
と、ビット線対間の電位を等電位化する為のイコライズ
回路を備え、前記センスアンプ及び前記ライトアンプを
ビット線対の端側に配置する。
【０００３】
【発明が解決しようとする課題】半導体メモリの高速
化、高集積化が進んでくると従来の回路配置及び回路構
成では、ビット線選択回路と遠端側のメモリセルを接続
するビット線の長さが長くなる。このため配線抵抗が大
きく、配線容量も増えてしまう。また、ビット線に接続
されるメモリセル数も増えることからビット線の寄生容
量も増えてしまい読み出し動作および書き込み動作が遅
くなる傾向にあった。したがって、これによりメモリ全
体の動作を高速化することが難しくなってくる。本発明
の目的は、半導体メモリにおいて読み出し動作の高速化
及び書き込み時間の短縮化を実現し高速な半導体メモリ
を提供することにある。
【０００４】
【問題を解決するための手段】本発明による半導体メモ
リは、データ伝送用のビット線対とメモリセル選択用の
ワード線に接続されたメモリセルと、前記ビット線対を
選択するビット線選択回路と前記ビット線対上のデータ
を増幅するセンスアンプとデータを前記メモリセルに書
き込む為のライトアンプと、前記ビット線選択回路と前
記センスアンプ及び前記ライトアンプを接続するコモン
ビット線を備え、ビット線対間の電位を等電位化する為
のイコライズ回路を備えた半導体メモリにおいて、前記
ビット線対の中央部に前記センスアンプ及び前記ライト
アンプを配置し、選択された前記メモリセル側のビット
線と前記センスアンプ及び前記ライトアンプを接続する
コモンビット線選択回路を設けることにより上記課題を
解決できる。
【０００５】
【発明の実施の形態】
【０００６】
【実施例１】以下本発明を実施例により説明する。
【０００７】第１図は本発明の第１の実施例を示す。
【０００８】ワード線ＳＷ０〜ＳＷｎにメモリセルＭ１
０〜Ｍ１ｎ，Ｍｍ０〜Ｍｍｎが接続され前記メモリセル
Ｍ１０〜Ｍ１ｎにはビット線対ＢＬ０Ｕ，／ＢＬ０Ｕが
接続され前記メモリセルＭｍ０〜Ｍｍｎにはビット線対
ＢＬｍＵ，／ＢＬｍＵが接続されている。さらに前記ビ
ット線対ＢＬ０Ｕ，／ＢＬ０ＵとＢＬｍＵ，／ＢＬｍＵ
には各々ビット線選択回路ＹＳ１，ＹＳ２が接続されて
いる。同様に、ワード線ＳＷ（ｎ＋１）〜ＳＷ２ｎにメ
モリセルＭ１（ｎ＋１）〜Ｍ１２ｎ，Ｍｍ（ｎ＋１）〜
Ｍｍ２ｎが接続され前記メモリセルＭ１（ｎ＋１）〜Ｍ
１２ｎにはビット線対ＢＬ０Ｄ，／ＢＬ０Ｄが接続され
前記メモリセルＭｍ（ｎ＋１）〜Ｍｍ２ｎにはビット線
対ＢＬｍＤ，／ＢＬｍＤが接続されている。さらに前記
ビット線対ＢＬ０Ｄ，／ＢＬ０ＤとＢＬｍＤ，／ＢＬｍ
Ｄには各々ビット線選択回路ＹＳ３，ＹＳ４が接続され
ている。また、前記ビット線選択回路ＹＳ１，ＹＳ２，
ＹＳ３，ＹＳ４とコモンビット線選択回路６はコモンビ
ット線ＣＢＬ０，／ＣＢＬ０とＣＢＬ１，／ＣＢＬ１に
より接続されコモンビット線選択回路６とセンスアンプ
７とライトアンプ８はコモンビット線ＣＢＬ，／ＣＢＬ
で接続されている。また、前記コモンビット線対ＣＢ
Ｌ，／ＣＢＬにはコモンビット線イコライズＰＭＯＳト
ランジスタ５が接続されている。さらに、各ビット線対
にはビット線間電圧を等電位化するイコライズ回路ＥＱ
１〜ＥＱ４を具備する。
【０００９】前記回路の動作について説明する。ワード
線ＳＷ１とビット線対ＢＬ０Ｕ，／ＢＬ０Ｕが選択さ
れ、その交点に接続されているメモリセルＭ１０が選択
されデータを読み出そうとする。このときコモンビット
線選択信号ＵＤによりコモンビット線選択回路６はコモ
ンビット線ＣＢＬ０，／ＣＢＬ０とコモンビット線ＣＢ
Ｌ，／ＣＢＬとを接続しセンスアンプ７に読み出しデー
タを伝送する。このときコモンビット線ＣＢＬ１，／Ｃ
ＢＬ１とコモンビット線ＣＢＬ，／ＣＢＬは接続されな
いため、ビット線対ＢＬ０Ｄ，／ＢＬ０Ｄの配線容量及
びビット線対ＢＬ０Ｄ，／ＢＬ０Ｄに接続されるメモリ
セルＭ１（ｎ＋１）〜Ｍ１２ｎの寄生容量の放電をしな
いため読み出し時間を高速化できる。またイコライズ及
び高電位にチャージする時間も容量値が半分になるため
イコライズ時間も短縮できる。また書き込み動作も同様
に選択されたメモリセル側のコモンビット線とコモンビ
ット線対ＣＢＬ，／ＣＢＬを接続するため選択されてい
ないメモリセル側のビット線対の容量とビット線対に接
続されるメモリセルの寄生容量の充放電をしない。この
ため書き込み時間を短縮することができる。またイコラ
イズ及び高電位にチャージする時間も容量値が半分にな
るためイコライズ時間も短縮でき高速動作が可能とな
る。次に書き込み動作を説明する。ワード線ＳＷ２ｎと
ビット線対ＢＬｍＤ，／ＢＬｍＤが選択され、その交点
に接続されているメモリセルＭｍ２ｎが選択されデータ
を書き込もうとする。このときコモンビット線選択信号
ＵＤによりコモンビット線選択回路７はコモンビット線
ＣＢＬ１，／ＣＢＬ１とコモンビット線ＣＢＬ，／ＣＢ
Ｌとを接続しライトアンプ９の書き込みデータを伝送す
る。さらにライトコモンビット線ＷＣＢＬ０，／ＷＣＢ
Ｌ０とライトコモンビット線ＷＣＢＬ，／ＷＣＢＬは接
続されないため、ビット線対ＢＬｍＤ，／ＢＬｍＤの配
線容量及びビット線対ＢＬｍＤ，／ＢＬｍＤに接続され
るメモリセルＭｍ０〜Ｍｍｎの寄生容量の放電をしな
い。このため書き込み時間を高速化できる。またイコラ
イズ及び高電位にチャージする時間も容量値が半分にな
るためイコライズ時間も短縮できる。
【００１０】
【実施例２】以下本発明を実施例により説明する。
【００１１】第２図は本発明の第２の実施例を示す。
【００１２】ワード線ＳＷ０〜ＳＷｎにメモリセルＭ１
０〜Ｍ１ｎ，Ｍｍ０〜Ｍｍｎが接続され前記メモリセル
Ｍ１０〜Ｍ１ｎにはビット線対ＢＬ０Ｕ，／ＢＬ０Ｕが
接続され前記メモリセルＭｍ０〜Ｍｍｎにはビット線対
ＢＬｍＵ，／ＢＬｍＵが接続されている。さらに前記ビ
ット線対ＢＬ０Ｕ，／ＢＬ０ＵとＢＬｍＵ，／ＢＬｍＵ
には各々ビット線選択回路ＹＳ１，ＹＳ２が接続されて
いる。同様に、ワード線ＳＷ（ｎ＋１）〜ＳＷ２ｎにメ
モリセルＭ１（ｎ＋１）〜Ｍ１２ｎ，Ｍｍ（ｎ＋１）〜
Ｍｍ２ｎが接続され前記メモリセルＭ１（ｎ＋１）〜Ｍ
１２ｎにはビット線対ＢＬ０Ｄ，／ＢＬ０Ｄが接続され
前記メモリセルＭｍ（ｎ＋１）〜Ｍｍ２ｎにはビット線
対ＢＬｍＤ，／ＢＬｍＤが接続されている。さらに前記
ビット線対ＢＬ０Ｄ，／ＢＬ０ＤとＢＬｍＤ，／ＢＬｍ
Ｄには各々ビット線選択回路ＹＳ３，ＹＳ４が接続され
ている。また、前記ビット線選択回路ＹＳ１，ＹＳ２，
ＹＳ３，ＹＳ４とライトアンプ８及びコモンビット線選
択回路６はコモンビット線ＣＢＬ０，／ＣＢＬ０とＣＢ
Ｌ１，／ＣＢＬ１により接続され、前記コモンビット線
選択回路６とセンスアンプ７はリードコモンビット線Ｒ
ＣＢＬ，／ＲＣＢＬにより接続されており、前記リード
コモンビット線対ＲＣＢＬ，／ＲＣＢＬにはコモンビッ
ト線イコライズＰＭＯＳトランジスタ５が接続されてい
る。さらに、各ビット線対にはビット線間電圧を等電位
化するイコライズ用ＰＭＯＳトランジスタと高電位にプ
リチャージする為のＰＭＯＳトランジスタとで構成され
るイコライズ回路ＥＱ１〜ＥＱ４を具備する。
【００１３】前記回路の動作について説明する。ワード
線ＳＷ１及びビット線選択信号Ｙ１がそれぞれ’
Ｈ’，’Ｌ’になりワード線ＳＷ１とビット線対ＢＬ０
Ｕ，／ＢＬ０Ｕが選択され、その交点に接続されている
メモリセルＭ１０が選択されデータを読み出そうとす
る。このときコモンビット線選択信号ＵＤが’Ｌ’，／
ＵＤが’Ｈ’になりコモンビット線選択回路６はコモン
ビット線ＣＢＬ０，／ＣＢＬ０とリードコモンビット線
ＲＣＢＬ，／ＲＣＢＬとを接続しセンスアンプ７に読み
出しデータを伝送する。このときコモンビット線ＣＢＬ
１，／ＣＢＬ１とリードコモンビット線ＲＣＢＬ，／Ｒ
ＣＢＬは接続されないため、ビット線対ＢＬ０Ｄ，／Ｂ
Ｌ０Ｄの配線容量及びビット線対ＢＬ０Ｄ，／ＢＬ０Ｄ
に接続されるメモリセルＭ１（ｎ＋１）〜Ｍ１２ｎの寄
生容量の放電をしない。このため読み出し時間を高速化
できる。またイコライズ及び高電位にチャージする時間
も容量値が半分になるためイコライズ時間も短縮でき
る。
【００１４】
【実施例３】以下本発明を実施例により説明する。
【００１５】第３図は本発明の第３の実施例を示す。
【００１６】ワード線ＳＷ０〜ＳＷｎにメモリセルＭ１
０〜Ｍ１ｎ，Ｍｍ０〜Ｍｍｎが接続され前記メモリセル
Ｍ１０〜Ｍ１ｎにはビット線対ＢＬ０Ｕ，／ＢＬ０Ｕが
接続され前記メモリセルＭｍ０〜Ｍｍｎにはビット線対
ＢＬｍＵ，／ＢＬｍＵが接続されている。さらに前記ビ
ット線対ＢＬ０Ｕ，／ＢＬ０ＵとＢＬｍＵ，／ＢＬｍＵ
には各々ビット線選択回路ＹＳ１，ＹＳ２が接続されて
いる。同様に、ワード線ＳＷ（ｎ＋１）〜ＳＷ２ｎにメ
モリセルＭ１（ｎ＋１）〜Ｍ１２ｎ，Ｍｍ（ｎ＋１）〜
Ｍｍ２ｎが接続され前記メモリセルＭ１（ｎ＋１）〜Ｍ
１２ｎにはビット線対ＢＬ０Ｄ，／ＢＬ０Ｄが接続され
前記メモリセルＭｍ（ｎ＋１）〜Ｍｍ２ｎにはビット線
対ＢＬｍＤ，／ＢＬｍＤが接続されている。さらに前記
ビット線対ＢＬ０Ｄ，／ＢＬ０ＤとＢＬｍＤ，／ＢＬｍ
Ｄには各々ビット線選択回路ＹＳ３，ＹＳ４が接続され
ている。また、前記ビット線選択回路ＹＳ１，ＹＳ２，
ＹＳ３，ＹＳ４とセンスアンプ７及びコモンビット線選
択回路６はコモンビット線ＣＢＬ０，／ＣＢＬ０とＣＢ
Ｌ１，／ＣＢＬ１により接続され、前記コモンビット線
選択回路６とライトアンプ８はライトコモンビット線Ｗ
ＣＢＬ，／ＷＣＢＬにより接続されている。また、前記
コモンビット線対ＣＢＬ０，／ＣＢＬ０とＣＢＬ１，／
ＣＢＬ１にはコモンビット線イコライズＰＭＯＳトラン
ジスタ５が接続されている。さらに、各ビット線対には
ビット線間電圧を等電位化するイコライズ用ＰＭＯＳト
ランジスタと高電位にプリチャージする為のＰＭＯＳト
ランジスタとで構成されるイコライズ回路ＥＱ１〜ＥＱ
４を具備する。
【００１７】前記回路の動作について説明する。ワード
線ＳＷ１及びビット線選択信号Ｙ１がそれぞれ’
Ｈ’，’Ｌ’になりワード線ＳＷ１とビット線対ＢＬ０
Ｕ，／ＢＬ０Ｕが選択され、その交点に接続されている
メモリセルＭ１０が選択されデータを書き込むとする。
このときコモンビット線選択信号ＵＤが’Ｈ’，／ＵＤ
が’Ｌ’になりコモンビット線選択回路６はコモンビッ
ト線ＣＢＬ０，／ＣＢＬ０とライトコモンビット線ＷＣ
ＢＬ，／ＷＣＢＬとを接続しライトアンプ８の書き込み
データを伝送する。このときコモンビット線ＣＢＬ１，
／ＣＢＬ１とライトコモンビット線ＷＣＢＬ，／ＷＣＢ
Ｌは接続されないため、ビット線対ＢＬ０Ｄ，／ＢＬ０
Ｄの配線容量及びビット線対ＢＬ０Ｄ，／ＢＬ０Ｄに接
続されるメモリセルＭ１（ｎ＋１）〜Ｍ１２ｎの寄生容
量の放電をしない。このため読み出し時間を高速化でき
る。またイコライズ及び高電位にチャージする時間も容
量値が半分になるためイコライズ時間も短縮できる。
【００１８】
【実施例４】以下本発明を実施例により説明する。
【００１９】第４図は本発明の第４の実施例を示す。
【００２０】ワード線ＳＷ０〜ＳＷｎにメモリセルＭ１
０〜Ｍ１ｎ，Ｍｍ０〜Ｍｍｎが接続され前記メモリセル
Ｍ１０〜Ｍ１ｎにはビット線対ＢＬ０Ｕ，／ＢＬ０Ｕが
接続され前記メモリセルＭｍ０〜Ｍｍｎにはビット線対
ＢＬｍＵ，／ＢＬｍＵが接続されている。さらに前記ビ
ット線対ＢＬ０Ｕ，／ＢＬ０ＵとＢＬｍＵ，／ＢＬｍＵ
には各々ビット線選択回路ＹＳ１，ＹＳ２が接続されて
いる。同様に、ワード線ＳＷ（ｎ＋１）〜ＳＷ２ｎにメ
モリセルＭ１（ｎ＋１）〜Ｍ１２ｎ，Ｍｍ（ｎ＋１）〜
Ｍｍ２ｎが接続され前記メモリセルＭ１（ｎ＋１）〜Ｍ
１２ｎにはビット線対ＢＬ０Ｄ，／ＢＬ０Ｄが接続され
前記メモリセルＭｍ（ｎ＋１）〜Ｍｍ２ｎにはビット線
対ＢＬｍＤ，／ＢＬｍＤが接続されている。さらに前記
ビット線対ＢＬ０Ｄ，／ＢＬ０ＤとＢＬｍＤ，／ＢＬｍ
Ｄには各々ビット線選択回路ＹＳ３，ＹＳ４が接続され
ている。また、前記ビット線選択回路ＹＳ１，ＹＳ２，
ＹＳ３，ＹＳ４とコモンビット線選択回路６はコモンビ
ット線ＣＢＬ０，／ＣＢＬ０とＣＢＬ１，／ＣＢＬ１に
より接続されコモンビット線選択回路６とセンスアンプ
７とライトアンプ８はコモンビット線ＣＢＬ，／ＣＢＬ
で接続されている。また、前記コモンビット線対ＣＢ
Ｌ，／ＣＢＬにはコモンビット線イコライズＰＭＯＳト
ランジスタ５が接続されている。さらに、各ビット線対
にはビット線間電圧を等電位化するイコライズ用ＰＭＯ
Ｓトランジスタと高電位にプリチャージする為のＰＭＯ
Ｓトランジスタとで構成されるイコライズ回路ＥＱ１〜
ＥＱ４を具備する。
【００２１】前記回路の動作について説明する。ワード
線ＳＷ１及びビット線選択信号Ｙ１がそれぞれ’
Ｈ’，’Ｌ’になりワード線ＳＷ１とビット線対ＢＬ０
Ｕ，／ＢＬ０Ｕが選択され、その交点に接続されている
メモリセルＭ１０が選択されデータを読み出そうとす
る。このときコモンビット線選択信号ＵＤが’Ｌ’，／
ＵＤが’Ｈ’になりコモンビット線選択回路６はコモン
ビット線ＣＢＬ０，／ＣＢＬ０とコモンビット線ＣＢ
Ｌ，／ＣＢＬとを接続しセンスアンプ７に読み出しデー
タを伝送する。このときコモンビット線ＣＢＬ１，／Ｃ
ＢＬ１とコモンビット線ＣＢＬ，／ＣＢＬは接続されな
いため、ビット線対ＢＬ０Ｄ，／ＢＬ０Ｄの配線容量及
びビット線対ＢＬ０Ｄ，／ＢＬ０Ｄに接続されるメモリ
セルＭ１（ｎ＋１）〜Ｍ１２ｎの寄生容量の放電をしな
い。このため読み出し時間を高速化できる。またイコラ
イズ及び高電位にチャージする時間も容量値が半分にな
るためイコライズ時間も短縮できる。次に書き込み動作
を説明する。ワード線ＳＷ２ｎ及びビット線選択信号Ｙ
ｍがそれぞれ’Ｈ’，’Ｌ’になりワード線ＳＷ２ｎと
ビット線対ＢＬｍＤ，／ＢＬｍＤが選択され、その交点
に接続されているメモリセルＭｍ２ｎが選択されデータ
を書き込もうとする。このときコモンビット線選択信号
ＵＤが’Ｈ’，／ＵＤが’Ｌ’になりコモンビット線選
択回路７はコモンビット線ＣＢＬ１，／ＣＢＬ１とコモ
ンビット線ＣＢＬ，／ＣＢＬとを接続しライトアンプ９
の書き込みデータを伝送する。さらにライトコモンビッ
ト線ＷＣＢＬ０，／ＷＣＢＬ０とライトコモンビット線
ＷＣＢＬ，／ＷＣＢＬは接続されないため、ビット線対
ＢＬｍＤ，／ＢＬｍＤの配線容量及びビット線対ＢＬｍ
Ｄ，／ＢＬｍＤに接続されるメモリセルＭｍ０〜Ｍｍｎ
の寄生容量の放電をしない。このため書き込み時間を高
速化できる。またイコライズ及び高電位にチャージする
時間も容量値が半分になるためイコライズ時間も短縮で
きる。
【００２２】
【実施例５】以下本発明を実施例により説明する。
【００２３】第５図は本発明の第５の実施例を示す。
【００２４】ワード線ＳＷ０〜ＳＷｎにメモリセルＭ１
０〜Ｍ１ｎ，Ｍｍ０〜Ｍｍｎが接続され前記メモリセル
Ｍ１０〜Ｍ１ｎにはビット線対ＢＬ０Ｕ，／ＢＬ０Ｕが
接続され前記メモリセルＭｍ０〜Ｍｍｎにはビット線対
ＢＬｍＵ，／ＢＬｍＵが接続されている。さらに前記ビ
ット線対ＢＬ０Ｕ，／ＢＬ０ＵとＢＬｍＵ，／ＢＬｍＵ
には各々ビット線選択回路ＹＳ１，ＹＳ２が接続されて
いる。同様に、ワード線ＳＷ（ｎ＋１）〜ＳＷ２ｎにメ
モリセルＭ１（ｎ＋１）〜Ｍ１２ｎ，Ｍｍ（ｎ＋１）〜
Ｍｍ２ｎが接続され前記メモリセルＭ１（ｎ＋１）〜Ｍ
１２ｎにはビット線対ＢＬ０Ｄ，／ＢＬ０Ｄが接続され
前記メモリセルＭｍ（ｎ＋１）〜Ｍｍ２ｎにはビット線
対ＢＬｍＤ，／ＢＬｍＤが接続されている。さらに前記
ビット線対ＢＬ０Ｄ，／ＢＬ０ＤとＢＬｍＤ，／ＢＬｍ
Ｄには各々ビット線選択回路ＹＳ３，ＹＳ４が接続され
ている。また、前記ビット線選択回路ＹＳ１，ＹＳ２，
ＹＳ３，ＹＳ４とコモンビット線選択回路６はリードコ
モンビット線ＲＣＢＬ０，／ＲＣＢＬ０とＲＣＢＬ１，
／ＲＣＢＬ１及びライトコモンビット線ＷＣＢＬ０，／
ＷＣＢＬ０とＷＣＢＬ１，／ＷＣＢＬ１により接続され
前記コモンビット線選択回路６と前記センスアンプ７と
ライトアンプ８は各々リードコモンビット線ＲＣＢＬ，
／ＲＣＢＬとライトコモンビット線ＷＣＢＬ，／ＷＣＢ
Ｌにより接続されている。また、前記リードコモンビッ
ト線対ＲＣＢＬ，／ＲＣＢＬにはコモンビット線イコラ
イズＰＭＯＳトランジスタ５が接続されている。さら
に、各ビット線対にはビット線間電圧を等電位化するイ
コライズ用ＰＭＯＳトランジスタと高電位にプリチャー
ジする為のＰＭＯＳトランジスタとで構成されるイコラ
イズ回路ＥＱ１〜ＥＱ４を具備する。
【００２５】前記回路の読み出し動作について説明す
る。ワード線ＳＷ１とビット線対ＢＬ０Ｕ，／ＢＬ０Ｕ
が選択され、その交点に接続されているメモリセルＭ１
０が選択されデータを読み出そうとする。このときリー
ドコモンビット線選択信号ＲＵＤが’Ｌ’，／ＲＵＤ
が’Ｈ’になりライトコモンビット線選択信号ＷＵＤ，
／ＷＵＤが共に’Ｌ’になりコモンビット線選択回路６
はリードコモンビット線ＲＣＢＬ０，／ＲＣＢＬ０とリ
ードコモンビット線ＲＣＢＬ，／ＲＣＢＬとを接続しセ
ンスアンプ７に読み出しデータを伝送する。また、ライ
トコモンビット線ＷＣＢＬ０，／ＷＣＢＬ０及びＷＣＢ
Ｌ１，／ＷＣＢＬ１とライトアンプ８は接続されない。
さらにリードコモンビット線ＲＣＢＬ１，／ＲＣＢＬ１
とコモンビット線ＲＣＢＬ，／ＲＣＢＬは接続されない
ため、ビット線対ＢＬ０Ｄ，／ＢＬ０Ｄの配線容量及び
ビット線対ＢＬ０Ｄ，／ＢＬ０Ｄに接続されるメモリセ
ルＭ１（ｎ＋１）〜Ｍ１２ｎの寄生容量の放電をしな
い。このため読み出し時間を高速化できる。またイコラ
イズ及び高電位にチャージする時間も容量値が半分にな
るためイコライズ時間も短縮できる。次に書き込み動作
を説明する。ワード線ＳＷ２ｎとビット線対ＢＬｍＤ，
／ＢＬｍＤが選択され、その交点に接続されているメモ
リセルＭｍ２ｎが選択されデータを書き込もうとする。
このときライトコモンビット線選択信号ＷＵＤが’
Ｌ’，／ＷＵＤが’Ｈ’になりリードコモンビット線選
択信号ＲＵＤ，／ＲＵＤが共に’Ｈ’になりコモンビッ
ト線選択回路６はライトコモンビット線ＷＣＢＬ０，／
ＷＣＢＬ０とライトコモンビット線ＷＣＢＬ，／ＷＣＢ
Ｌとを接続しライトアンプ８の書き込みデータを伝送す
る。また、リードコモンビット線ＲＣＢＬ０，／ＲＣＢ
Ｌ０及びＲＣＢＬ１，／ＲＣＢＬ１とセンスアンプ９は
接続されない。さらにライトコモンビット線ＷＣＢＬ
０，／ＷＣＢＬ０とライトコモンビット線ＷＣＢＬ，／
ＷＣＢＬは接続されないため、ビット線対ＢＬｍＤ，／
ＢＬｍＤの配線容量及びビット線対ＢＬｍＤ，／ＢＬｍ
Ｄに接続されるメモリセルＭｍ０〜Ｍｍｎの寄生容量の
放電をしない。このため書き込み時間を高速化できる。
またイコライズ及び高電位にチャージする時間も容量値
が半分になるためイコライズ時間も短縮できる。
【００２６】
【実施例６】以下本発明を実施例により説明する。
【００２７】第６図は本発明の第６の実施例を示す。
【００２８】ワード線ＳＷ０〜ＳＷｎにメモリセルＭ１
０〜Ｍ１ｎ，Ｍｍ０〜Ｍｍｎが接続され前記メモリセル
Ｍ１０〜Ｍ１ｎにはビット線対ＢＬ０Ｕ，／ＢＬ０Ｕが
接続され前記メモリセルＭｍ０〜Ｍｍｎにはビット線対
ＢＬｍＵ，／ＢＬｍＵが接続されている。さらに前記ビ
ット線対ＢＬ０Ｕ，／ＢＬ０ＵとＢＬｍＵ，／ＢＬｍＵ
には各々ビット線選択回路ＹＳ１，ＹＳ２が接続されて
いる。同様に、ワード線ＳＷ（ｎ＋１）〜ＳＷ２ｎにメ
モリセルＭ１（ｎ＋１）〜Ｍ１２ｎ，Ｍｍ（ｎ＋１）〜
Ｍｍ２ｎが接続され前記メモリセルＭ１（ｎ＋１）〜Ｍ
１２ｎにはビット線対ＢＬ０Ｄ，／ＢＬ０Ｄが接続され
前記メモリセルＭｍ（ｎ＋１）〜Ｍｍ２ｎにはビット線
対ＢＬｍＤ，／ＢＬｍＤが接続されている。さらに前記
ビット線対ＢＬ０Ｄ，／ＢＬ０ＤとＢＬｍＤ，／ＢＬｍ
Ｄには各々ビット線選択回路ＹＳ３，ＹＳ４が接続され
ている。また、前記ビット線選択回路ＹＳ１，ＹＳ２，
ＹＳ３，ＹＳ４とコモンビット線選択回路６はリードコ
モンビット線ＲＣＢＬ０，／ＲＣＢＬ０とＲＣＢＬ１，
／ＲＣＢＬ１により接続され前記コモンビット線選択回
路６と前記センスアンプ７はリードコモンビット線ＲＣ
ＢＬ，／ＲＣＢＬにより接続されている。さらに前記ビ
ット線選択回路ＹＳ１，ＹＳ２，ＹＳ３，ＹＳ４と前記
ライトアンプ８はライトコモンビット線ＷＣＢＬ０，／
ＷＣＢＬ０とＷＣＢＬ１，／ＷＣＢＬ１により接続され
ている。また、前記リードコモンビット線対ＲＣＢＬ，
／ＲＣＢＬにはコモンビット線イコライズＰＭＯＳトラ
ンジスタ５が接続されている。さらに、各ビット線対に
はビット線間電圧を等電位化するイコライズ用ＰＭＯＳ
トランジスタと高電位にプリチャージする為のＰＭＯＳ
トランジスタとで構成されるイコライズ回路ＥＱ１〜Ｅ
Ｑ４を具備する。
【００２９】前記回路の読み出し動作について説明す
る。ワード線ＳＷ１及びビット線選択信号Ｙ１がそれぞ
れ’Ｈ’，’Ｌ’になりワード線ＳＷ１とビット線対Ｂ
Ｌ０Ｕ，／ＢＬ０Ｕが選択され、その交点に接続されて
いるメモリセルＭ１０が選択されデータを読み出そうと
する。このときリードコモンビット線選択信号ＲＵＤ
が’Ｌ’，／ＲＵＤが’Ｈ’になりコモンビット線選択
回路６はリードコモンビット線ＲＣＢＬ０，／ＲＣＢＬ
０とリードコモンビット線ＲＣＢＬ，／ＲＣＢＬとを接
続しセンスアンプ７に読み出しデータを伝送する。ま
た、リードコモンビット線ＲＣＢＬ１，／ＲＣＢＬ１と
リードコモンビット線ＲＣＢＬ，／ＲＣＢＬとを接続し
ないためビット線対ＢＬ０Ｄ，／ＢＬ０Ｄの配線容量及
びビット線対ＢＬ０Ｄ，／ＢＬ０Ｄに接続されるメモリ
セルＭ１（ｎ＋１）〜Ｍ１２ｎの寄生容量の放電をしな
い。このため読み出し時間を高速化できる。またイコラ
イズ及び高電位にチャージする時間も容量値が半分にな
るためイコライズ時間も短縮できる。
【００３０】
【実施例７】以下本発明を実施例により説明する。
【００３１】第７図は本発明の第７の実施例を示す。
【００３２】ワード線ＳＷ０〜ＳＷｎにメモリセルＭ１
０〜Ｍ１ｎ，Ｍｍ０〜Ｍｍｎが接続され前記メモリセル
Ｍ１０〜Ｍ１ｎにはビット線対ＢＬ０Ｕ，／ＢＬ０Ｕが
接続され前記メモリセルＭｍ０〜Ｍｍｎにはビット線対
ＢＬｍＵ，／ＢＬｍＵが接続されている。さらに前記ビ
ット線対ＢＬ０Ｕ，／ＢＬ０ＵとＢＬｍＵ，／ＢＬｍＵ
には各々ビット線選択回路ＹＳ１，ＹＳ２が接続されて
いる。同様に、ワード線ＳＷ（ｎ＋１）〜ＳＷ２ｎにメ
モリセルＭ１（ｎ＋１）〜Ｍ１２ｎ，Ｍｍ（ｎ＋１）〜
Ｍｍ２ｎが接続され前記メモリセルＭ１（ｎ＋１）〜Ｍ
１２ｎにはビット線対ＢＬ０Ｄ，／ＢＬ０Ｄが接続され
前記メモリセルＭｍ（ｎ＋１）〜Ｍｍ２ｎにはビット線
対ＢＬｍＤ，／ＢＬｍＤが接続されている。さらに前記
ビット線対ＢＬ０Ｄ，／ＢＬ０ＤとＢＬｍＤ，／ＢＬｍ
Ｄには各々ビット線選択回路ＹＳ３，ＹＳ４が接続され
ている。また、前記ビット線選択回路ＹＳ１，ＹＳ２，
ＹＳ３，ＹＳ４とコモンビット線選択回路６はライトコ
モンビット線ＷＣＢＬ０，／ＷＣＢＬ０とＷＣＢＬ１，
／ＷＣＢＬ１により接続され前記コモンビット線選択回
路６と前記ライトアンプ８はライトコモンビット線ＷＣ
ＢＬ，／ＷＣＢＬにより接続されている。さらに前記ビ
ット線選択回路ＹＳ１，ＹＳ２，ＹＳ３，ＹＳ４と前記
センスアンプ７はリードコモンビット線ＲＣＢＬ０，／
ＲＣＢＬ０とＲＣＢＬ１，／ＲＣＢＬ１により接続され
ている。また、前記リードコモンビット線対ＲＣＢＬ
０，／ＲＣＢＬ０とＲＣＢＬ１，／ＲＣＢＬ１にはコモ
ンビット線イコライズＰＭＯＳトランジスタ５が接続さ
れている。さらに、各ビット線対にはビット線間電圧を
等電位化するイコライズ用ＰＭＯＳトランジスタと高電
位にプリチャージする為のＰＭＯＳトランジスタとで構
成されるイコライズ回路ＥＱ１〜ＥＱ４を具備する。
【００３３】前記回路の動作について説明する。ワード
線ＳＷ１及びビット線選択信号Ｙ１がそれぞれ’
Ｈ’，’Ｌ’になりワード線ＳＷ１とビット線対ＢＬ０
Ｕ，／ＢＬ０Ｕが選択され、その交点に接続されている
メモリセルＭ１０が選択されデータを書き込むとする。
このときライトコモンビット線選択信号ＷＵＤが’
Ｈ’，／ＵＤが’Ｌ’になりコモンビット線選択回路６
はライトコモンビット線ＷＣＢＬ０，／ＷＣＢＬ０とラ
イトコモンビット線ＷＣＢＬ，／ＷＣＢＬとを接続しラ
イトアンプ８の書き込みデータを伝送する。このときラ
イトコモンビット線ＷＣＢＬ１，／ＷＣＢＬ１とライト
コモンビット線ＷＣＢＬ，／ＷＣＢＬは接続されないた
め、ビット線対ＢＬ０Ｄ，／ＢＬ０Ｄの配線容量及びビ
ット線対ＢＬ０Ｄ，／ＢＬ０Ｄに接続されるメモリセル
Ｍ１（ｎ＋１）〜Ｍ１２ｎの寄生容量の放電をしない。
このため読み出し時間を高速化できる。またイコライズ
及び高電位にチャージする時間も容量値が半分になるた
めイコライズ時間も短縮できる。
【００３４】
【発明の効果】以上説明したように本発明によれば、セ
ンスアンプおよびライトアンプをビット線対の中央部に
配置しコモンビット線選択回路を設けることによってコ
モンビット線を選択しビット線の容量及びメモリセルの
寄生容量を低減することによって従来に比べ高速な読み
出し動作および書き込み動作が可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す構成図である。
【図２】本発明の第２実施例を示す構成図である。
【図３】本発明の第３実施例を示す構成図である。
【図４】本発明の第４実施例を示す構成図である。
【図５】本発明の第５実施例を示す構成図である。
【図６】本発明の第６実施例を示す構成図である
【図７】本発明の第７実施例を示す構成図である
【図８】従来の回路構成を示す回路図である。
【符号の説明】
ＳＷ１〜ＳＷ２ｎ‥ワード線 Ｍ１０〜Ｍｍ２ｎ‥メモ
リセル ＢＬ１Ｕ〜／ＢＬｍＤ‥ビット線 ＹＳ１〜ＹＳ３‥ビ
ット線選択回路 Ｙ１〜Ｙｍ‥ビット線選択信号 ＥＱ１〜ＥＱ３‥イコ
ライズ回路 ＵＤ，／ＵＤ‥コモンビット線選択信号 ＲＵＤ，／ＲＵＤ‥リードコモンビット線選択信号 ＷＵＤ，／ＷＵＤ‥リードコモンビット線選択信号 ＣＢＬ，／ＣＢＬ，ＣＢＬ０〜／ＣＢＬ１‥コモンビッ
ト線 ＲＣＢＬ，／ＲＣＢＬ，ＲＣＢＬ０〜／ＲＣＢＬ１・・
リードコモンビット線 ＷＣＢＬ，／ＷＣＢＬ，ＷＣＢＬ０〜／ＷＣＢＬ１・・
ライトコモンビット線 １・・ＰＭＯＳトランジスタ ２・・ＮＭＯＳトランジ
ストタ ３・・ＣＭＯＳインバータ ４・・高電位点
５・・イコライズ用ＰＭＯＳトランジタ ６・・コモン
ビット線選択回路 ７・・センスアンプ ８・・ライト
アップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 篠崎 雅雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 光本 欽哉 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 本間 和樹 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 池田 正人 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 佐藤 正敏 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】データ伝送用のビット線対とメモリセル選
    択用のワード線に接続されたメモリセルと、前記ビット
    線対を選択するビット線選択回路と前記ビット線対上の
    データを増幅するセンスアンプとデータを前記メモリセ
    ルに書き込む為のライトアンプと、前記ビット線選択回
    路とセンスアンプ及び前記ライトアンプを接続するコモ
    ンビット線を備え、さらにビット線対間の電位を等電位
    化する為のイコライズ回路を備えた半導体メモリにおい
    て、前記ビット線対の中央部に前記センスアンプ及び前
    記ライトアンプを配置しビット線対を分割することを特
    徴とする半導体メモリ。
  2. 【請求項２】データ伝送用のビット線対とメモリセル選
    択用のワード線に接続されたメモリセルと、前記ビット
    線対を選択するビット線選択回路と前記ビット線対上の
    データを増幅するセンスアンプとデータを前記メモリセ
    ルに書き込む為のライトアンプと、前記ビット線選択回
    路とセンスアンプを接続するリードコモンビット線又は
    前記ビット線選択回路とライトアンプを接続するライト
    コモンビット線を備え、さらにビット線対間の電位を等
    電位化する為のイコライズ回路を備えた半導体メモリに
    おいて、前記ビット線対の中央部に前記センスアンプ及
    び前記ライトアンプを配置しビット線対を分割すること
    を特徴とする半導体メモリ。
  3. 【請求項３】センスアンプとライトアンプを複数のビッ
    ト線対で共通とすることを特徴とする特許請求の範囲第
    １項又は特許請求の範囲第２項の半導体メモリ。
  4. 【請求項４】ビット線選択回路とセンスアンプ及びライ
    トアンプ間にコモンビット線選択回路を設け、選択され
    たメモリセル側のビット線選択回路とセンスアンプ及び
    ライトアンプを接続することを特徴とする特許請求の範
    囲第１項又は特許請求の範囲第２項又は特許請求の範囲
    第３項の半導体メモリ。
  5. 【請求項５】ビット線選択回路とセンスアンプ又はライ
    トアンプ間にコモンビット線選択回路を設け、選択され
    たメモリセル側のビット線選択回路とセンスアンプ及び
    ライトアンプを接続することを特徴とする特許請求の範
    囲第１項又は特許請求の範囲第２項又は特許請求の範囲
    第３項の半導体メモリ。
  6. 【請求項６】コモンビット線選択回路をトランスファゲ
    ートで構成することを特徴とする特許請求の範囲第４項
    又は特許請求の範囲第５項の半導体メモリ。
  7. 【請求項７】イコライズ回路をコモンビット線選択回路
    とセンスアンプの間に設け選択されたメモリセル側のビ
    ット線対のみを等電位化することを特徴とする特許請求
    の範囲第４項又は特許請求の範囲第５項又は特許請求の
    範囲第６項の半導体メモリ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7339850B2 (en) 2004-07-13 2008-03-04 Renesas Technology Corp. Semiconductor memory device allowing high-speed data reading
CN115240733A (zh) * 2022-09-23 2022-10-25 浙江力积存储科技有限公司 减小读出放大器面积的方法、电路及dram存储装置

Cited By (3)

* Cited by examiner, † Cited by third party
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US7339850B2 (en) 2004-07-13 2008-03-04 Renesas Technology Corp. Semiconductor memory device allowing high-speed data reading
CN115240733A (zh) * 2022-09-23 2022-10-25 浙江力积存储科技有限公司 减小读出放大器面积的方法、电路及dram存储装置
CN115240733B (zh) * 2022-09-23 2023-01-03 浙江力积存储科技有限公司 减小读出放大器面积的方法、电路及dram存储装置

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