JP2002184195A - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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- JP2002184195A JP2002184195A JP2000377747A JP2000377747A JP2002184195A JP 2002184195 A JP2002184195 A JP 2002184195A JP 2000377747 A JP2000377747 A JP 2000377747A JP 2000377747 A JP2000377747 A JP 2000377747A JP 2002184195 A JP2002184195 A JP 2002184195A
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- Japan
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- fuse
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- unit
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 冗長置換後には該当冗長単位内に電源および
グランド間の電流パスがなくなり、スタンバイ電流を削
減し、冗長置換後の歩留まりを向上させるスタティック
型半導体記憶装置を得る。 【解決手段】 行列配置されたメモリセル１９の冗長単
位毎に共通に接続されたＶＣＣ線３２と、冗長単位毎に
設けられ、対応する冗長単位の使用の有無に応じて接続
のままにされるかまたは切断されるヒューズ４１と、各
ヒューズ４１の接続または切断をそれぞれ判定して、対
応する冗長単位が冗長置換により使用されない場合にそ
の冗長単位に接続されたＶＣＣ線３２にグランド電位を
供給するヒューズ判定回路３３とを備えた。
グランド間の電流パスがなくなり、スタンバイ電流を削
減し、冗長置換後の歩留まりを向上させるスタティック
型半導体記憶装置を得る。 【解決手段】 行列配置されたメモリセル１９の冗長単
位毎に共通に接続されたＶＣＣ線３２と、冗長単位毎に
設けられ、対応する冗長単位の使用の有無に応じて接続
のままにされるかまたは切断されるヒューズ４１と、各
ヒューズ４１の接続または切断をそれぞれ判定して、対
応する冗長単位が冗長置換により使用されない場合にそ
の冗長単位に接続されたＶＣＣ線３２にグランド電位を
供給するヒューズ判定回路３３とを備えた。
Description
【０００１】
【発明の属する技術分野】この発明は、シフトリダンダ
ンシ方式を用いた冗長を含むスタティック型半導体記憶
装置に関するものである。
ンシ方式を用いた冗長を含むスタティック型半導体記憶
装置に関するものである。
【０００２】
【従来の技術】図１０は従来の２語構成のスタティック
型半導体記憶装置を示す構成図であり、図において、
１，２はそれぞれ複数のスタティック型のメモリセルか
らなるメモリブロックである。３はアドレスピンであ
り、Ｘ０〜Ｘ８はロー（行）方向、Ｙ０〜Ｙ８はカラム
（列）方向、Ｚ０，Ｚ２はブロック選択のそれぞれアド
レスピンを示す。４はアドレス入力バッファ、５はアク
セスするワード線を選択するＸデコーダ、６はアクセス
するビット線対を選択するＹデコーダ、７はアクセスす
るメモリブロックを選択するブロックセレクタである。
８はデータ入出力ピン、９は入力バッファ、１０は出力
バッファ、１１はデータバス、１２はメモリセルにデー
タを書き込むための書き込み用ドライバ、１３はメモリ
セルからデータを読み出すためのセンスアンプである。
図１１は従来のメモリブロックの詳細を示す構成図であ
り、図１０におけるメモリブロック１，２の詳細を示し
たものである。図において、１６はＸデコーダ５に接続
されるワード線、１７は書き込み用ドライバ１２および
センスアンプ１３に接続されるビット線であり、２本の
ビット線１７でビット線対である。１８はビット線負荷
回路、１９はカラムおよびロー方向にアレー状に複数配
置されたスタティック型のメモリセルであり、ビット線
対間のカラム方向に複数のメモリセル１９が接続されて
いる。２０はＶＣＣ電源、２１はビット線１７をＶＣＣ
電位にプリチャージするプリチャージＴｒ、２２はビッ
ト線対の電位を同一にするイコライズＴｒ、２３はＹデ
コーダ６に接続されたマルチプレクサである。図１２は
従来のスタティック型のメモリセルの詳細を示す構成図
であり、図１１におけるメモリセル１９の詳細を示した
ものである。図において、２５はグランド、２６は負荷
Ｔｒ、２７はドライバＴｒ、２８はアクセスＴｒであ
る。
型半導体記憶装置を示す構成図であり、図において、
１，２はそれぞれ複数のスタティック型のメモリセルか
らなるメモリブロックである。３はアドレスピンであ
り、Ｘ０〜Ｘ８はロー（行）方向、Ｙ０〜Ｙ８はカラム
（列）方向、Ｚ０，Ｚ２はブロック選択のそれぞれアド
レスピンを示す。４はアドレス入力バッファ、５はアク
セスするワード線を選択するＸデコーダ、６はアクセス
するビット線対を選択するＹデコーダ、７はアクセスす
るメモリブロックを選択するブロックセレクタである。
８はデータ入出力ピン、９は入力バッファ、１０は出力
バッファ、１１はデータバス、１２はメモリセルにデー
タを書き込むための書き込み用ドライバ、１３はメモリ
セルからデータを読み出すためのセンスアンプである。
図１１は従来のメモリブロックの詳細を示す構成図であ
り、図１０におけるメモリブロック１，２の詳細を示し
たものである。図において、１６はＸデコーダ５に接続
されるワード線、１７は書き込み用ドライバ１２および
センスアンプ１３に接続されるビット線であり、２本の
ビット線１７でビット線対である。１８はビット線負荷
回路、１９はカラムおよびロー方向にアレー状に複数配
置されたスタティック型のメモリセルであり、ビット線
対間のカラム方向に複数のメモリセル１９が接続されて
いる。２０はＶＣＣ電源、２１はビット線１７をＶＣＣ
電位にプリチャージするプリチャージＴｒ、２２はビッ
ト線対の電位を同一にするイコライズＴｒ、２３はＹデ
コーダ６に接続されたマルチプレクサである。図１２は
従来のスタティック型のメモリセルの詳細を示す構成図
であり、図１１におけるメモリセル１９の詳細を示した
ものである。図において、２５はグランド、２６は負荷
Ｔｒ、２７はドライバＴｒ、２８はアクセスＴｒであ
る。
【０００３】次に動作について説明する。まず、メモリ
セルからのデータの読み出し動作について説明する。図
１２に示したメモリセルには、ラッチによりデータが格
納されている。例えば、格納されるデータ内容“１”ま
たは“０”に応じて、２つの記憶ノードには、“Ｈ”，
“Ｌ”レベルまたは“Ｌ”，“Ｈ”レベルが保持されて
いる。このデータが保持されている期間中は、アクセス
Ｔｒ２８はオフしている。図１１において、まず、プリ
チャージＴｒ２１およびイコライズＴｒ２２をオンし
て、ＶＣＣ電源２０により２本のビット線１７を共にＶ
ＣＣ電位にプリチャージする。図１０において、アドレ
スピン３（Ｘ０〜Ｘ８）には、ロー方向のアドレス信号
が入力され、アドレス入力バッファ４を通じて、Ｘデコ
ーダ５では、そのアドレス信号をデコードしてメモリブ
ロック１，２に出力し、図１１において、アクセスされ
るワード線１６を“Ｈ”レベルにする。図１２におい
て、ワード線１６の“Ｈ”レベルによってアクセスＴｒ
２８がオンし、一方のビット線１７からアクセスＴｒ２
８、“Ｌ”レベルが保持された記憶ノードおよびドライ
バＴｒ２７を通じてグランド２５にカラム電流が流れ
る。このため、“Ｌ”レベルを保持していた記憶ノード
側のビット線１７の電位が下がる。また、図１０におい
て、アドレスピン３（Ｙ０〜Ｙ８）には、カラム方向の
アドレス信号が入力され、アドレス入力バッファ４を通
じて、Ｙデコーダ６では、そのアドレス信号をデコード
してメモリブロック１，２に出力し、図１１において、
マルチプレクサ２３では、アクセスされるビット線対だ
け選択する。さらに、図１０において、アドレスピン３
（Ｚ０，Ｚ２）には、ブロック選択のアドレス信号が入
力され、アドレス入力バッファ４を通じて、ブロックセ
レクタ７では、そのブロック選択のアドレス信号をデコ
ードしてメモリブロック１，２に出力し、センスアンプ
１３では、ブロック選択されたメモリブロックのビット
線対の電位変化を増幅して、データバス１１に出力す
る。出力バッファ１０では、ＯＥ（出力許可）信号が
“Ｈ”レベルの時にデータバス１１のデータをデータ入
出力ピン８に出力し、ＯＥ信号が“Ｌ”レベルの時に
は、データ入出力ピン８をハイインピーダンスにする。
セルからのデータの読み出し動作について説明する。図
１２に示したメモリセルには、ラッチによりデータが格
納されている。例えば、格納されるデータ内容“１”ま
たは“０”に応じて、２つの記憶ノードには、“Ｈ”，
“Ｌ”レベルまたは“Ｌ”，“Ｈ”レベルが保持されて
いる。このデータが保持されている期間中は、アクセス
Ｔｒ２８はオフしている。図１１において、まず、プリ
チャージＴｒ２１およびイコライズＴｒ２２をオンし
て、ＶＣＣ電源２０により２本のビット線１７を共にＶ
ＣＣ電位にプリチャージする。図１０において、アドレ
スピン３（Ｘ０〜Ｘ８）には、ロー方向のアドレス信号
が入力され、アドレス入力バッファ４を通じて、Ｘデコ
ーダ５では、そのアドレス信号をデコードしてメモリブ
ロック１，２に出力し、図１１において、アクセスされ
るワード線１６を“Ｈ”レベルにする。図１２におい
て、ワード線１６の“Ｈ”レベルによってアクセスＴｒ
２８がオンし、一方のビット線１７からアクセスＴｒ２
８、“Ｌ”レベルが保持された記憶ノードおよびドライ
バＴｒ２７を通じてグランド２５にカラム電流が流れ
る。このため、“Ｌ”レベルを保持していた記憶ノード
側のビット線１７の電位が下がる。また、図１０におい
て、アドレスピン３（Ｙ０〜Ｙ８）には、カラム方向の
アドレス信号が入力され、アドレス入力バッファ４を通
じて、Ｙデコーダ６では、そのアドレス信号をデコード
してメモリブロック１，２に出力し、図１１において、
マルチプレクサ２３では、アクセスされるビット線対だ
け選択する。さらに、図１０において、アドレスピン３
（Ｚ０，Ｚ２）には、ブロック選択のアドレス信号が入
力され、アドレス入力バッファ４を通じて、ブロックセ
レクタ７では、そのブロック選択のアドレス信号をデコ
ードしてメモリブロック１，２に出力し、センスアンプ
１３では、ブロック選択されたメモリブロックのビット
線対の電位変化を増幅して、データバス１１に出力す
る。出力バッファ１０では、ＯＥ（出力許可）信号が
“Ｈ”レベルの時にデータバス１１のデータをデータ入
出力ピン８に出力し、ＯＥ信号が“Ｌ”レベルの時に
は、データ入出力ピン８をハイインピーダンスにする。
【０００４】次に、メモリセルへのデータの書き込み動
作について説明する。図１０において、データ入出力ピ
ン８には外部データ信号が入力され、入力バッファ９で
は、ＷＥ（書き込み許可）信号が“Ｈ”レベルの時に、
その外部データ信号を内部データレベルに変換し、デー
タバス１１に出力する。書き込み用ドライバ１２では、
読み出し時と同様にブロックセレクタ７によりデコード
された信号に応じてブロック選択されたメモリブロック
にデータバス１１のデータを出力する。また、図１１に
おいて、マルチプレクサ２３では、読み出し時と同様に
Ｙデコーダ６によりデコードされた信号に応じてアクセ
スされるビット線対だけ選択し、その選択したビット線
対にデータを出力する。さらに、メモリセル１９では、
読み出し時と同様にＸデコーダ５によりデコードされた
信号に応じてアクセスされるワード線１６だけ“Ｈ”レ
ベルにされることにより、図１２において、アクセスＴ
ｒ２８がオンして、ビット線対のデータ内容に応じた
“Ｈ”，“Ｌ”レベルまたは“Ｌ”，“Ｈ”レベルが２
つの記憶ノードに保持され、さらに、アクセスＴｒ２８
がオフされ、メモリセル１９にデータが書き込まれる。
作について説明する。図１０において、データ入出力ピ
ン８には外部データ信号が入力され、入力バッファ９で
は、ＷＥ（書き込み許可）信号が“Ｈ”レベルの時に、
その外部データ信号を内部データレベルに変換し、デー
タバス１１に出力する。書き込み用ドライバ１２では、
読み出し時と同様にブロックセレクタ７によりデコード
された信号に応じてブロック選択されたメモリブロック
にデータバス１１のデータを出力する。また、図１１に
おいて、マルチプレクサ２３では、読み出し時と同様に
Ｙデコーダ６によりデコードされた信号に応じてアクセ
スされるビット線対だけ選択し、その選択したビット線
対にデータを出力する。さらに、メモリセル１９では、
読み出し時と同様にＸデコーダ５によりデコードされた
信号に応じてアクセスされるワード線１６だけ“Ｈ”レ
ベルにされることにより、図１２において、アクセスＴ
ｒ２８がオンして、ビット線対のデータ内容に応じた
“Ｈ”，“Ｌ”レベルまたは“Ｌ”，“Ｈ”レベルが２
つの記憶ノードに保持され、さらに、アクセスＴｒ２８
がオフされ、メモリセル１９にデータが書き込まれる。
【０００５】このようなスタティック型半導体記憶装置
を製造する際には、配線形成プロセスやコンタクト形成
プロセスにおける異物や写真製版のデフォーカスによ
り、メモリセル１９上に配線されているＶＣＣ電源２０
およびグランド２５間がショートしたり、メモリセル１
９内の２つの記憶ノード間がショートすることがある。
そこで、製造の際に予備のメモリセルを冗長単位の倍数
分だけ予め用意しておき、ビット不良となったメモリセ
ルを含む冗長単位分だけ、予備のメモリセルの冗長単位
と冗長置換する。例えば、冗長単位がロー方向の一列の
メモリセルである場合には、最終カラムに予備のロー方
向の一列のメモリセルを用意しておき、正規に備えられ
たメモリセルにビット不良がある場合には、そのメモリ
セルを含むロー方向の一列のメモリセルを不用とし、代
わりに隣のロー方向の一列のメモリセルに順にシフトし
て冗長置換する。このように、ロー方向の一行毎にシフ
トして冗長置換して、予備のロー方向の一行のメモリセ
ルを用いる。また、冗長単位がカラム方向の一列のメモ
リセルである場合にも、同様にして、カラム方向の一列
毎にシフトして冗長置換して、予備のカラム方向の一列
のメモリセルを用いる。このような方式を、シフトリダ
ンダンシ方式と言い、このシフトリダンダンシ方式によ
り、メモリセルにビット不良があっても、冗長置換によ
り良品として出荷することができる。
を製造する際には、配線形成プロセスやコンタクト形成
プロセスにおける異物や写真製版のデフォーカスによ
り、メモリセル１９上に配線されているＶＣＣ電源２０
およびグランド２５間がショートしたり、メモリセル１
９内の２つの記憶ノード間がショートすることがある。
そこで、製造の際に予備のメモリセルを冗長単位の倍数
分だけ予め用意しておき、ビット不良となったメモリセ
ルを含む冗長単位分だけ、予備のメモリセルの冗長単位
と冗長置換する。例えば、冗長単位がロー方向の一列の
メモリセルである場合には、最終カラムに予備のロー方
向の一列のメモリセルを用意しておき、正規に備えられ
たメモリセルにビット不良がある場合には、そのメモリ
セルを含むロー方向の一列のメモリセルを不用とし、代
わりに隣のロー方向の一列のメモリセルに順にシフトし
て冗長置換する。このように、ロー方向の一行毎にシフ
トして冗長置換して、予備のロー方向の一行のメモリセ
ルを用いる。また、冗長単位がカラム方向の一列のメモ
リセルである場合にも、同様にして、カラム方向の一列
毎にシフトして冗長置換して、予備のカラム方向の一列
のメモリセルを用いる。このような方式を、シフトリダ
ンダンシ方式と言い、このシフトリダンダンシ方式によ
り、メモリセルにビット不良があっても、冗長置換によ
り良品として出荷することができる。
【０００６】
【発明が解決しようとする課題】従来のスタティック型
半導体記憶装置は以上のように構成されているので、メ
モリセルのビット不良の内容によっては、冗長置換して
もスタンバイ電流不良が発生してしまうことがある。図
１３はＶＣＣ電源およびグランド間がマイクロショート
した場合におけるスタンバイ電流を示す説明図、図１４
は２つの記憶ノード間がショートした場合におけるスタ
ンバイ電流を示す説明図である。図１３に示すように、
冗長置換によりメモリセルの動作としては良品となった
としても、冗長置換により不用になったメモリセルのＶ
ＣＣ電源２０およびグランド２５間がマイクロショート
している場合には、ＶＣＣ電源２０からグランド２５に
スタンバイ電流が流れてしまう。また、図１４に示すよ
うに、Ｆｕｌｌ ＣＭＯＳ ＳＲＡＭセルの場合、２つ
の記憶ノード間がショートしていると、ＶＣＣ電源２０
からグランド２５にスタンバイ電流が流れてしまう。特
に、低消費ＳＲＡＭにおいては、これらがスタンバイ電
流不良の原因となって、このようなチップを例え冗長置
換したとしても、最終良品として出荷することができな
いなどの課題があった。
半導体記憶装置は以上のように構成されているので、メ
モリセルのビット不良の内容によっては、冗長置換して
もスタンバイ電流不良が発生してしまうことがある。図
１３はＶＣＣ電源およびグランド間がマイクロショート
した場合におけるスタンバイ電流を示す説明図、図１４
は２つの記憶ノード間がショートした場合におけるスタ
ンバイ電流を示す説明図である。図１３に示すように、
冗長置換によりメモリセルの動作としては良品となった
としても、冗長置換により不用になったメモリセルのＶ
ＣＣ電源２０およびグランド２５間がマイクロショート
している場合には、ＶＣＣ電源２０からグランド２５に
スタンバイ電流が流れてしまう。また、図１４に示すよ
うに、Ｆｕｌｌ ＣＭＯＳ ＳＲＡＭセルの場合、２つ
の記憶ノード間がショートしていると、ＶＣＣ電源２０
からグランド２５にスタンバイ電流が流れてしまう。特
に、低消費ＳＲＡＭにおいては、これらがスタンバイ電
流不良の原因となって、このようなチップを例え冗長置
換したとしても、最終良品として出荷することができな
いなどの課題があった。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、冗長置換後には電源およびグラン
ド間の電流パスがなくなり、スタンバイ電流を削減し、
冗長置換後の歩留まりを向上させるスタティック型半導
体記憶装置を得ることを目的とする。
めになされたもので、冗長置換後には電源およびグラン
ド間の電流パスがなくなり、スタンバイ電流を削減し、
冗長置換後の歩留まりを向上させるスタティック型半導
体記憶装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係るスタティ
ック型半導体記憶装置は、メモリセルの冗長単位毎に共
通に接続された電源線と、対応する冗長単位の使用の有
無に応じて接続または切断される各ヒューズの接続また
は切断を判定して、対応する冗長単位が冗長置換により
使用されない場合にその冗長単位に接続された電源線に
グランド電位を供給するヒューズ判定回路とを備えたも
のである。
ック型半導体記憶装置は、メモリセルの冗長単位毎に共
通に接続された電源線と、対応する冗長単位の使用の有
無に応じて接続または切断される各ヒューズの接続また
は切断を判定して、対応する冗長単位が冗長置換により
使用されない場合にその冗長単位に接続された電源線に
グランド電位を供給するヒューズ判定回路とを備えたも
のである。
【０００９】この発明に係るスタティック型半導体記憶
装置は、メモリセルの冗長単位毎に共通に接続されたグ
ランド線と、対応する冗長単位の使用の有無に応じて接
続または切断される各ヒューズの接続または切断を判定
して、対応する冗長単位が冗長置換により使用されない
場合にその冗長単位に接続されたグランド線に電源電位
を供給するヒューズ判定回路とを備えたものである。
装置は、メモリセルの冗長単位毎に共通に接続されたグ
ランド線と、対応する冗長単位の使用の有無に応じて接
続または切断される各ヒューズの接続または切断を判定
して、対応する冗長単位が冗長置換により使用されない
場合にその冗長単位に接続されたグランド線に電源電位
を供給するヒューズ判定回路とを備えたものである。
【００１０】この発明に係るスタティック型半導体記憶
装置は、メモリセルの冗長単位毎に共通に接続された電
源線と、冗長単位の使用の有無に応じて接続または切断
される各ヒューズの接続または切断を判定するヒューズ
判定回路と、各ヒューズ判定回路からの判定をデコード
して、冗長置換により使用されない冗長単位に接続され
た電源線にグランド電位を供給するデコーダとを備えた
ものである。
装置は、メモリセルの冗長単位毎に共通に接続された電
源線と、冗長単位の使用の有無に応じて接続または切断
される各ヒューズの接続または切断を判定するヒューズ
判定回路と、各ヒューズ判定回路からの判定をデコード
して、冗長置換により使用されない冗長単位に接続され
た電源線にグランド電位を供給するデコーダとを備えた
ものである。
【００１１】この発明に係るスタティック型半導体記憶
装置は、メモリセルの冗長単位毎に共通に接続されたグ
ランド線と、冗長単位の使用の有無に応じて接続または
切断される各ヒューズの接続または切断を判定するヒュ
ーズ判定回路と、各ヒューズ判定回路からの判定をデコ
ードして、冗長置換により使用されない冗長単位に接続
されたグランド線に電源電位を供給するデコーダとを備
えたものである。
装置は、メモリセルの冗長単位毎に共通に接続されたグ
ランド線と、冗長単位の使用の有無に応じて接続または
切断される各ヒューズの接続または切断を判定するヒュ
ーズ判定回路と、各ヒューズ判定回路からの判定をデコ
ードして、冗長置換により使用されない冗長単位に接続
されたグランド線に電源電位を供給するデコーダとを備
えたものである。
【００１２】この発明に係るスタティック型半導体記憶
装置は、ヒューズ判定回路またはデコーダの出力によ
り、冗長置換により使用されない冗長単位に接続された
ビット線のトランジスタを強制的にオフするようにした
ものである。
装置は、ヒューズ判定回路またはデコーダの出力によ
り、冗長置換により使用されない冗長単位に接続された
ビット線のトランジスタを強制的にオフするようにした
ものである。
【００１３】この発明に係るスタティック型半導体記憶
装置は、シフト回路およびそのシフト回路に対応した冗
長単位間にセンスアンプ・ライトドライバを設けるよう
にしたものである。
装置は、シフト回路およびそのシフト回路に対応した冗
長単位間にセンスアンプ・ライトドライバを設けるよう
にしたものである。
【００１４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるシ
フトリダンダンシ方式を用いたスタティック型半導体記
憶装置を示す構成図であり、図において、１，２はそれ
ぞれ複数のスタティック型のメモリセルからなるメモリ
ブロックである。１６はワード線、１７はビット線であ
り、２本のビット線１７でビット線対である。１９はカ
ラムおよびロー方向にアレー状に複数配置されたスタテ
ィック型のメモリセルであり、ビット線対間のカラム方
向に複数のメモリセル１９が接続されている。２０はＶ
ＣＣ電源、２１はビット線１７をＶＣＣ電位にプリチャ
ージするプリチャージＴｒ（トランジスタ）、３１はプ
リチャージ信号を伝送するプリチャージ信号線である。
２３はビット線対を選択するトランスファゲートであ
る。３２はカラム方向に並ぶ複数のメモリセル１９にそ
れぞれ共通に接続されたＶＣＣ線（電源線）、３３は冗
長単位である各メモリブロック１，２毎に設けられ、後
述するヒューズの接続または切断をそれぞれ判定して、
対応するメモリブロックが冗長置換により使用されない
場合にそのメモリブロックに接続されたＶＣＣ線３２に
グランド電位を供給し、対応するメモリブロックが使用
される場合にＶＣＣ線３２にＶＣＣ電位を供給するヒュ
ーズ判定回路である。３４はヒューズ判定回路３３の出
力と前段のインバータの出力との否定論理積を取るＮＡ
ＮＤ、３５はＮＡＮＤ３４の出力を反転して出力するイ
ンバータである。１１はデータバス、３６はデータバス
１１に接続され、メモリセル１９からデータを読み出し
たり、メモリセル１９にデータを書き込むためのセンス
アンプ・ライトドライバである。３７は冗長単位である
メモリブロック１，２毎に設けられ、ＮＡＮＤ３４およ
びインバータ３５の出力により、対応する冗長単位が冗
長置換により使用されない場合にセンスアンプ・ライト
ドライバ３６を隣の冗長単位にシフトして接続し、対応
する冗長単位が使用される場合にセンスアンプ・ライト
ドライバ３６をその冗長単位に接続するシフト回路であ
る。図２はヒューズ切断時に“Ｌ”レベル出力されるヒ
ューズ判定回路の一例を示す構成図であり、図におい
て、４１は冗長単位毎に設けられたヒューズ、４２，４
３はコンデンサ、４４はＰｃｈＴｒ、４５はインバータ
である。図３はヒューズ切断時に“Ｈ”レベル出力され
るヒューズ判定回路の一例を示す構成図であり、図にお
いて、４６は冗長単位毎に設けられたヒューズ、４７，
４８はコンデンサ、４９はＮｃｈＴｒ、５０はインバー
タである。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるシ
フトリダンダンシ方式を用いたスタティック型半導体記
憶装置を示す構成図であり、図において、１，２はそれ
ぞれ複数のスタティック型のメモリセルからなるメモリ
ブロックである。１６はワード線、１７はビット線であ
り、２本のビット線１７でビット線対である。１９はカ
ラムおよびロー方向にアレー状に複数配置されたスタテ
ィック型のメモリセルであり、ビット線対間のカラム方
向に複数のメモリセル１９が接続されている。２０はＶ
ＣＣ電源、２１はビット線１７をＶＣＣ電位にプリチャ
ージするプリチャージＴｒ（トランジスタ）、３１はプ
リチャージ信号を伝送するプリチャージ信号線である。
２３はビット線対を選択するトランスファゲートであ
る。３２はカラム方向に並ぶ複数のメモリセル１９にそ
れぞれ共通に接続されたＶＣＣ線（電源線）、３３は冗
長単位である各メモリブロック１，２毎に設けられ、後
述するヒューズの接続または切断をそれぞれ判定して、
対応するメモリブロックが冗長置換により使用されない
場合にそのメモリブロックに接続されたＶＣＣ線３２に
グランド電位を供給し、対応するメモリブロックが使用
される場合にＶＣＣ線３２にＶＣＣ電位を供給するヒュ
ーズ判定回路である。３４はヒューズ判定回路３３の出
力と前段のインバータの出力との否定論理積を取るＮＡ
ＮＤ、３５はＮＡＮＤ３４の出力を反転して出力するイ
ンバータである。１１はデータバス、３６はデータバス
１１に接続され、メモリセル１９からデータを読み出し
たり、メモリセル１９にデータを書き込むためのセンス
アンプ・ライトドライバである。３７は冗長単位である
メモリブロック１，２毎に設けられ、ＮＡＮＤ３４およ
びインバータ３５の出力により、対応する冗長単位が冗
長置換により使用されない場合にセンスアンプ・ライト
ドライバ３６を隣の冗長単位にシフトして接続し、対応
する冗長単位が使用される場合にセンスアンプ・ライト
ドライバ３６をその冗長単位に接続するシフト回路であ
る。図２はヒューズ切断時に“Ｌ”レベル出力されるヒ
ューズ判定回路の一例を示す構成図であり、図におい
て、４１は冗長単位毎に設けられたヒューズ、４２，４
３はコンデンサ、４４はＰｃｈＴｒ、４５はインバータ
である。図３はヒューズ切断時に“Ｈ”レベル出力され
るヒューズ判定回路の一例を示す構成図であり、図にお
いて、４６は冗長単位毎に設けられたヒューズ、４７，
４８はコンデンサ、４９はＮｃｈＴｒ、５０はインバー
タである。
【００１５】次に動作について説明する。メモリセル１
９からのデータの読み出しおよび書き込み動作について
は、従来の技術と同様である。
９からのデータの読み出しおよび書き込み動作について
は、従来の技術と同様である。
【００１６】次にシフトリダンダンシ方式を用いた冗長
置換について説明する。図１では、カラム方向に並ぶ複
数のメモリセル１９に共通にしてＶＣＣ線３２が接続さ
れたものである。また、メモリセル１９にビット不良が
生じた場合には、メモリブロックを冗長単位としてカラ
ム冗長置換するものである。各冗長単位毎、この実施の
形態１では各メモリブロック毎には、ヒューズ判定回路
３３が設けられている。このヒューズ判定回路３３の構
成としては、図２または図３に示すものを用いることが
できる。図２ではメモリセル１９にビット不良が生じ、
冗長置換によって不用となるメモリブロックに対応した
ヒューズを切断することによって、その不要となるメモ
リブロックのＶＣＣ線３２に“Ｌ”レベル出力、すなわ
ち、グランド電位が供給され、また、正常なメモリブロ
ックに対応したヒューズを接続したままにすることによ
って、その正常なメモリブロックのＶＣＣ線３２に
“Ｈ”レベル出力、すなわち、ＶＣＣ電位が供給される
ものである。また、図３ではメモリセル１９にビット不
良が生じ、冗長置換によって不用となるメモリブロック
に対応したヒューズを接続したままにすることによっ
て、その不要となるメモリブロックのＶＣＣ線３２にグ
ランド電位が供給され、また、正常なメモリブロックに
対応したヒューズを切断することによって、その正常な
メモリブロックのＶＣＣ線３２にＶＣＣ電位が供給され
るものである。なお、図２および図３において、コンデ
ンサ４２，４３、コンデンサ４７，４８は、立ち上げ時
のインバータ４５，５０の入力側電位の不定を防ぐもの
であり、また、ＰｃｈＴｒ４４およびＮｃｈＴｒ４９
は、動作時のインバータ４５，５０の出力側電位を安定
にするものである。これにより、従来の技術では、図１
３および図１４に示したように、メモリセル１９内にお
いて、ＶＣＣ電源およびグランド間がマイクロショート
したり、２つの記憶ノード間がショートしている場合に
は、冗長置換してもＶＣＣ電源２０およびグランド２５
間に電流パスが存在し、スタンバイ電流不良が生じた
が、この実施の形態１では、冗長置換により不要となる
メモリブロックのＶＣＣ線３２にグランド電位が強制的
に供給されるので、ＶＣＣ電源２０およびグランド２５
間の電流パスがなくなり、この場合におけるスタンバイ
電流を完全になくすことができる。また、図１におい
て、ＮＡＮＤ３４は、ヒューズ判定回路３３の出力Ｆ１
と前段のインバータ３５の出力Ｓ０Ｂとの否定論理積を
取り、インバータ３５は、そのＮＡＮＤ３４の出力Ｓ１
を反転して出力Ｓ１Ｂする。これら出力Ｓ１，Ｓ１Ｂ
を、シフト回路３７のトランスファゲートに与えること
によって、冗長置換により不要となるメモリブロックに
対しては、センスアンプ・ライトドライバ３６を接続せ
ず、隣のメモリブロックに対してシフトして接続し、ま
た、正常なメモリブロックに対しては、センスアンプ・
ライトドライバ３６を接続することができ、シフトリダ
ンダンシ方式を用いた冗長置換を実現することができ
る。
置換について説明する。図１では、カラム方向に並ぶ複
数のメモリセル１９に共通にしてＶＣＣ線３２が接続さ
れたものである。また、メモリセル１９にビット不良が
生じた場合には、メモリブロックを冗長単位としてカラ
ム冗長置換するものである。各冗長単位毎、この実施の
形態１では各メモリブロック毎には、ヒューズ判定回路
３３が設けられている。このヒューズ判定回路３３の構
成としては、図２または図３に示すものを用いることが
できる。図２ではメモリセル１９にビット不良が生じ、
冗長置換によって不用となるメモリブロックに対応した
ヒューズを切断することによって、その不要となるメモ
リブロックのＶＣＣ線３２に“Ｌ”レベル出力、すなわ
ち、グランド電位が供給され、また、正常なメモリブロ
ックに対応したヒューズを接続したままにすることによ
って、その正常なメモリブロックのＶＣＣ線３２に
“Ｈ”レベル出力、すなわち、ＶＣＣ電位が供給される
ものである。また、図３ではメモリセル１９にビット不
良が生じ、冗長置換によって不用となるメモリブロック
に対応したヒューズを接続したままにすることによっ
て、その不要となるメモリブロックのＶＣＣ線３２にグ
ランド電位が供給され、また、正常なメモリブロックに
対応したヒューズを切断することによって、その正常な
メモリブロックのＶＣＣ線３２にＶＣＣ電位が供給され
るものである。なお、図２および図３において、コンデ
ンサ４２，４３、コンデンサ４７，４８は、立ち上げ時
のインバータ４５，５０の入力側電位の不定を防ぐもの
であり、また、ＰｃｈＴｒ４４およびＮｃｈＴｒ４９
は、動作時のインバータ４５，５０の出力側電位を安定
にするものである。これにより、従来の技術では、図１
３および図１４に示したように、メモリセル１９内にお
いて、ＶＣＣ電源およびグランド間がマイクロショート
したり、２つの記憶ノード間がショートしている場合に
は、冗長置換してもＶＣＣ電源２０およびグランド２５
間に電流パスが存在し、スタンバイ電流不良が生じた
が、この実施の形態１では、冗長置換により不要となる
メモリブロックのＶＣＣ線３２にグランド電位が強制的
に供給されるので、ＶＣＣ電源２０およびグランド２５
間の電流パスがなくなり、この場合におけるスタンバイ
電流を完全になくすことができる。また、図１におい
て、ＮＡＮＤ３４は、ヒューズ判定回路３３の出力Ｆ１
と前段のインバータ３５の出力Ｓ０Ｂとの否定論理積を
取り、インバータ３５は、そのＮＡＮＤ３４の出力Ｓ１
を反転して出力Ｓ１Ｂする。これら出力Ｓ１，Ｓ１Ｂ
を、シフト回路３７のトランスファゲートに与えること
によって、冗長置換により不要となるメモリブロックに
対しては、センスアンプ・ライトドライバ３６を接続せ
ず、隣のメモリブロックに対してシフトして接続し、ま
た、正常なメモリブロックに対しては、センスアンプ・
ライトドライバ３６を接続することができ、シフトリダ
ンダンシ方式を用いた冗長置換を実現することができ
る。
【００１７】なお、上記実施の形態１では、カラム方向
に並ぶ複数のメモリセル１９に共通にしてＶＣＣ線３２
が接続されたものについて示したが、ロー方向に並ぶ複
数のメモリセルに共通にしてＶＣＣ線が接続されたもの
についても同様にして、スタンバイ電流を完全になくす
ことができる。また、冗長置換時の冗長単位をメモリブ
ロックとしたが、冗長単位は、任意数のカラム方向列、
あるいは任意数のロー方向列であっても良く、その構成
に応じてヒューズ判定回路３３およびシフト回路３７を
設ければ、実現することができる。
に並ぶ複数のメモリセル１９に共通にしてＶＣＣ線３２
が接続されたものについて示したが、ロー方向に並ぶ複
数のメモリセルに共通にしてＶＣＣ線が接続されたもの
についても同様にして、スタンバイ電流を完全になくす
ことができる。また、冗長置換時の冗長単位をメモリブ
ロックとしたが、冗長単位は、任意数のカラム方向列、
あるいは任意数のロー方向列であっても良く、その構成
に応じてヒューズ判定回路３３およびシフト回路３７を
設ければ、実現することができる。
【００１８】以上のように、この実施の形態１によれ
ば、冗長置換により不要となる冗長単位のＶＣＣ線３２
にグランド電位が強制的に供給されるので、ＶＣＣ電源
２０およびグランド２５間の電流パスがなくなり、この
場合におけるスタンバイ電流を完全になくすことがで
き、その結果、冗長置換後の歩留まりを向上させること
ができる。
ば、冗長置換により不要となる冗長単位のＶＣＣ線３２
にグランド電位が強制的に供給されるので、ＶＣＣ電源
２０およびグランド２５間の電流パスがなくなり、この
場合におけるスタンバイ電流を完全になくすことがで
き、その結果、冗長置換後の歩留まりを向上させること
ができる。
【００１９】実施の形態２．図４はこの発明の実施の形
態２によるシフトリダンダンシ方式を用いたスタティッ
ク型半導体記憶装置を示す構成図であり、図において、
５２はカラム方向に並ぶ複数のメモリセル１９にそれぞ
れ共通に接続されたグランド線、５３は冗長単位である
各メモリブロック１，２毎に設けられ、ヒューズの接続
または切断をそれぞれ判定して、対応するメモリブロッ
クが冗長置換により使用されない場合にそのメモリブロ
ックに接続されたグランド線５２にＶＣＣ電位を供給
し、対応するメモリブロックが使用される場合にグラン
ド線５２にグランド電位を供給するヒューズ判定回路で
ある。５４はヒューズ判定回路５３の出力と前段のイン
バータの出力との否定論理和を取るＮＯＲ、５５はＮＯ
Ｒ５４の出力を反転して出力するインバータである。そ
の他の構成については、図１から図３と同一である。
態２によるシフトリダンダンシ方式を用いたスタティッ
ク型半導体記憶装置を示す構成図であり、図において、
５２はカラム方向に並ぶ複数のメモリセル１９にそれぞ
れ共通に接続されたグランド線、５３は冗長単位である
各メモリブロック１，２毎に設けられ、ヒューズの接続
または切断をそれぞれ判定して、対応するメモリブロッ
クが冗長置換により使用されない場合にそのメモリブロ
ックに接続されたグランド線５２にＶＣＣ電位を供給
し、対応するメモリブロックが使用される場合にグラン
ド線５２にグランド電位を供給するヒューズ判定回路で
ある。５４はヒューズ判定回路５３の出力と前段のイン
バータの出力との否定論理和を取るＮＯＲ、５５はＮＯ
Ｒ５４の出力を反転して出力するインバータである。そ
の他の構成については、図１から図３と同一である。
【００２０】次に動作について説明する。上記実施の形
態１では、カラム方向に並ぶ複数のメモリセル１９に共
通にしてＶＣＣ線３２が接続されているものについて示
したが、この実施の形態２では、カラム方向に並ぶ複数
のメモリセル１９に共通にしてグランド線５２が接続さ
れたものである。この実施の形態２においてもヒューズ
判定回路５３の構成としては、図２または図３に示すも
のを用いることができる。図２ではメモリセル１９にビ
ット不良が生じ、冗長置換によって不用となるメモリブ
ロックに対応したヒューズを接続したままにすることに
よって、その不要となるメモリブロックのグランド線５
２に“Ｈ”レベル出力、すなわち、ＶＣＣ電位が供給さ
れ、また、正常なメモリブロックに対応したヒューズを
切断することによって、その正常なメモリブロックのグ
ランド線５２に“Ｌ”レベル出力、すなわち、グランド
電位が供給されるものである。また、図３ではメモリセ
ル１９にビット不良が生じ、冗長置換によって不用とな
るメモリブロックに対応したヒューズを切断することに
よって、その不要となるメモリブロックのグランド線５
２にＶＣＣ電位が供給され、また、正常なメモリブロッ
クに対応したヒューズを接続したままにすることによっ
て、その正常なメモリブロックのグランド線５２にグラ
ンド電位が供給されるものである。これにより、この実
施の形態２では、冗長置換により不要となるメモリブロ
ックのグランド線５２にＶＣＣ電位が強制的に供給され
るので、ＶＣＣ電源２０およびグランド２５間の電流パ
スがなくなり、この場合におけるスタンバイ電流を完全
になくすことができる。また、同時にビット線１７およ
びグランド線５２間のショートが原因で流れるプリチャ
ージ貫通電流も削減することができる。また、図４にお
いて、ＮＯＲ５４は、ヒューズ判定回路５３の出力Ｆ１
と前段のインバータ５５の出力Ｓ０Ｂとの否定論理和を
取り、インバータ５５は、そのＮＯＲ５４の出力Ｓ１を
反転して出力Ｓ１Ｂする。これら出力Ｓ１，Ｓ１Ｂを、
シフト回路３７のトランスファゲートに与えることによ
って、冗長置換により不要となるメモリブロックに対し
ては、センスアンプ・ライトドライバ３６を接続せず、
隣のメモリブロックに対してシフトして接続し、また、
正常なメモリブロックに対しては、センスアンプ・ライ
トドライバ３６を接続することができ、シフトリダンダ
ンシ方式を用いた冗長置換を実現することができる。
態１では、カラム方向に並ぶ複数のメモリセル１９に共
通にしてＶＣＣ線３２が接続されているものについて示
したが、この実施の形態２では、カラム方向に並ぶ複数
のメモリセル１９に共通にしてグランド線５２が接続さ
れたものである。この実施の形態２においてもヒューズ
判定回路５３の構成としては、図２または図３に示すも
のを用いることができる。図２ではメモリセル１９にビ
ット不良が生じ、冗長置換によって不用となるメモリブ
ロックに対応したヒューズを接続したままにすることに
よって、その不要となるメモリブロックのグランド線５
２に“Ｈ”レベル出力、すなわち、ＶＣＣ電位が供給さ
れ、また、正常なメモリブロックに対応したヒューズを
切断することによって、その正常なメモリブロックのグ
ランド線５２に“Ｌ”レベル出力、すなわち、グランド
電位が供給されるものである。また、図３ではメモリセ
ル１９にビット不良が生じ、冗長置換によって不用とな
るメモリブロックに対応したヒューズを切断することに
よって、その不要となるメモリブロックのグランド線５
２にＶＣＣ電位が供給され、また、正常なメモリブロッ
クに対応したヒューズを接続したままにすることによっ
て、その正常なメモリブロックのグランド線５２にグラ
ンド電位が供給されるものである。これにより、この実
施の形態２では、冗長置換により不要となるメモリブロ
ックのグランド線５２にＶＣＣ電位が強制的に供給され
るので、ＶＣＣ電源２０およびグランド２５間の電流パ
スがなくなり、この場合におけるスタンバイ電流を完全
になくすことができる。また、同時にビット線１７およ
びグランド線５２間のショートが原因で流れるプリチャ
ージ貫通電流も削減することができる。また、図４にお
いて、ＮＯＲ５４は、ヒューズ判定回路５３の出力Ｆ１
と前段のインバータ５５の出力Ｓ０Ｂとの否定論理和を
取り、インバータ５５は、そのＮＯＲ５４の出力Ｓ１を
反転して出力Ｓ１Ｂする。これら出力Ｓ１，Ｓ１Ｂを、
シフト回路３７のトランスファゲートに与えることによ
って、冗長置換により不要となるメモリブロックに対し
ては、センスアンプ・ライトドライバ３６を接続せず、
隣のメモリブロックに対してシフトして接続し、また、
正常なメモリブロックに対しては、センスアンプ・ライ
トドライバ３６を接続することができ、シフトリダンダ
ンシ方式を用いた冗長置換を実現することができる。
【００２１】なお、上記実施の形態２では、カラム方向
に並ぶ複数のメモリセル１９に共通にしてグランド線５
２が接続されたものについて示したが、ロー方向に並ぶ
複数のメモリセルに共通にしてグランド線が接続された
ものについても同様にして、スタンバイ電流を完全にな
くすことができる。また、冗長置換時の冗長単位をメモ
リブロックとしたが、冗長単位は、任意数のカラム方向
列、あるいは任意数のロー方向列であっても良く、その
構成に応じてヒューズ判定回路５３およびシフト回路３
７を設ければ、実現することができる。
に並ぶ複数のメモリセル１９に共通にしてグランド線５
２が接続されたものについて示したが、ロー方向に並ぶ
複数のメモリセルに共通にしてグランド線が接続された
ものについても同様にして、スタンバイ電流を完全にな
くすことができる。また、冗長置換時の冗長単位をメモ
リブロックとしたが、冗長単位は、任意数のカラム方向
列、あるいは任意数のロー方向列であっても良く、その
構成に応じてヒューズ判定回路５３およびシフト回路３
７を設ければ、実現することができる。
【００２２】以上のように、この実施の形態２によれ
ば、冗長置換により不要となる冗長単位のグランド線５
２にＶＣＣ電位が強制的に供給されるので、ＶＣＣ電源
２０およびグランド２５間の電流パスがなくなり、この
場合におけるスタンバイ電流を完全になくすことがで
き、その結果、冗長置換後の歩留まりを向上させること
ができる。また、同時にビット線１７およびグランド線
５２間のショートが原因で流れるプリチャージ貫通電流
も削減することができる。
ば、冗長置換により不要となる冗長単位のグランド線５
２にＶＣＣ電位が強制的に供給されるので、ＶＣＣ電源
２０およびグランド２５間の電流パスがなくなり、この
場合におけるスタンバイ電流を完全になくすことがで
き、その結果、冗長置換後の歩留まりを向上させること
ができる。また、同時にビット線１７およびグランド線
５２間のショートが原因で流れるプリチャージ貫通電流
も削減することができる。
【００２３】実施の形態３．図５はこの発明の実施の形
態３によるシフトリダンダンシ方式を用いたスタティッ
ク型半導体記憶装置を示す構成図であり、図において、
６１はヒューズの接続または切断をそれぞれ判定する複
数のヒューズ判定回路であり、上記実施の形態１では、
冗長単位毎にヒューズ判定回路３３が設けられていた
が、この実施の形態３では、冗長単位の個数の２を底と
する対数に１（イネーブル用）を加えた個数分のヒュー
ズ判定回路６１が設けられたものである。６２はそれら
複数のヒューズ判定回路６１からのそれぞれの判定をデ
コードして、冗長置換により使用されない冗長単位に接
続されたＶＣＣ線３２にグランド電位を供給し、使用さ
れる冗長単位に接続されたＶＣＣ線３２にＶＣＣ電位を
供給するヒューズデコーダ（デコーダ）である。その他
の構成については、図１から図３と同一である。
態３によるシフトリダンダンシ方式を用いたスタティッ
ク型半導体記憶装置を示す構成図であり、図において、
６１はヒューズの接続または切断をそれぞれ判定する複
数のヒューズ判定回路であり、上記実施の形態１では、
冗長単位毎にヒューズ判定回路３３が設けられていた
が、この実施の形態３では、冗長単位の個数の２を底と
する対数に１（イネーブル用）を加えた個数分のヒュー
ズ判定回路６１が設けられたものである。６２はそれら
複数のヒューズ判定回路６１からのそれぞれの判定をデ
コードして、冗長置換により使用されない冗長単位に接
続されたＶＣＣ線３２にグランド電位を供給し、使用さ
れる冗長単位に接続されたＶＣＣ線３２にＶＣＣ電位を
供給するヒューズデコーダ（デコーダ）である。その他
の構成については、図１から図３と同一である。
【００２４】次に動作について説明する。上記実施の形
態１では、冗長単位毎にヒューズ判定回路３３を設けな
くてはならないので、レイアウト面積の増大を招く。そ
こで、上記実施の形態１と同様にカラム方向に並ぶ複数
のメモリセル１９に共通にしてＶＣＣ線３２が接続され
ている場合には、図２または図３に示したヒューズ判定
回路３３を、冗長単位の個数の２を底とする対数に１を
加えた個数分設け、それら複数のヒューズ判定回路６１
からのそれぞれの判定を１つのヒューズデコーダ６２に
よりデコードして、冗長置換により使用されない冗長単
位に接続されたＶＣＣ線３２にグランド電位を供給し、
使用される冗長単位に接続されたＶＣＣ線３２にＶＣＣ
電位を供給する。これにより、冗長単位毎にヒューズ判
定回路３３を設けなくても良く、冗長単位の個数の２を
底とする対数に１を加えた個数分のヒューズ判定回路６
１と、１つのヒューズデコーダ６２とで代用できるの
で、レイアウト面積の増大を最小限に抑えることができ
る。
態１では、冗長単位毎にヒューズ判定回路３３を設けな
くてはならないので、レイアウト面積の増大を招く。そ
こで、上記実施の形態１と同様にカラム方向に並ぶ複数
のメモリセル１９に共通にしてＶＣＣ線３２が接続され
ている場合には、図２または図３に示したヒューズ判定
回路３３を、冗長単位の個数の２を底とする対数に１を
加えた個数分設け、それら複数のヒューズ判定回路６１
からのそれぞれの判定を１つのヒューズデコーダ６２に
よりデコードして、冗長置換により使用されない冗長単
位に接続されたＶＣＣ線３２にグランド電位を供給し、
使用される冗長単位に接続されたＶＣＣ線３２にＶＣＣ
電位を供給する。これにより、冗長単位毎にヒューズ判
定回路３３を設けなくても良く、冗長単位の個数の２を
底とする対数に１を加えた個数分のヒューズ判定回路６
１と、１つのヒューズデコーダ６２とで代用できるの
で、レイアウト面積の増大を最小限に抑えることができ
る。
【００２５】図６はヒューズ判定回路およびヒューズデ
コーダの詳細を示す構成図であり、説明を簡単にするた
めに、冗長単位の個数が４つの場合を例に示したもので
ある。また、図７はそのヒューズデコーダの入出力の真
理値を示す説明図である。図において、ヒューズ判定回
路６１には、図２に示したヒューズ判定回路が３つ設け
られており、いずれもヒューズの切断によって“Ｌ”レ
ベル出力されるものである。一番上に示したヒューズ判
定回路は、ヒューズの切断によって出力Ｆ１〜Ｆ４のＶ
ＣＣ線３２およびＮＡＮＤ３４への“Ｌ”レベル出力を
許可するイネーブル用として用いられる。すなわち、メ
モリセル１９においてビット不良がなく、冗長置換する
冗長単位がない場合には、このイネーブル用のヒューズ
判定回路のヒューズを接続したままにすることによっ
て、出力Ｆ１〜Ｆ４の“Ｌ”レベル出力（冗長置換）を
禁止するものである。また、ヒューズデコーダ６２は、
インバータ６２ａ，ＡＮＤ６２ｂ，およびＮＡＮＤ６２
ｃから構成され、下の２つのヒューズ判定回路のヒュー
ズの接続または切断に応じた“Ｈ”レベルまたは“Ｌ”
レベルをデコードし、イネーブル用のヒューズ判定回路
から“Ｌ”レベル出力されている場合は、“Ｌ”レベル
出力を含む出力Ｆ１〜Ｆ４をし、イネーブル用のヒュー
ズ判定回路から“Ｈ”レベル出力されている場合は、全
て“Ｈ”レベルの出力Ｆ１〜Ｆ４をするものである。従
って、冗長置換する冗長単位に応じて、下の２つのヒュ
ーズ判定回路のヒューズの接続または切断を行えば、冗
長置換により使用されない冗長単位のＶＣＣ線３２にグ
ランド電位を供給し、使用される正常な冗長単位に接続
されたＶＣＣ線３２にＶＣＣ電位を供給することができ
る。このように、冗長単位の個数が４つの場合では、ヒ
ューズ判定回路３３の個数を、Ｌｏｇ２（冗長単位の個
数：４）＋（イネーブル用：１）＝３にすることがで
き、また、冗長単位の個数が２５６の場合では、ヒュー
ズ判定回路３３の個数を、Ｌｏｇ２（冗長単位の個数：
２５６）＋（イネーブル用：１）＝９にすることがで
き、大幅にヒューズ判定回路３３の個数を少なくするこ
とができる。
コーダの詳細を示す構成図であり、説明を簡単にするた
めに、冗長単位の個数が４つの場合を例に示したもので
ある。また、図７はそのヒューズデコーダの入出力の真
理値を示す説明図である。図において、ヒューズ判定回
路６１には、図２に示したヒューズ判定回路が３つ設け
られており、いずれもヒューズの切断によって“Ｌ”レ
ベル出力されるものである。一番上に示したヒューズ判
定回路は、ヒューズの切断によって出力Ｆ１〜Ｆ４のＶ
ＣＣ線３２およびＮＡＮＤ３４への“Ｌ”レベル出力を
許可するイネーブル用として用いられる。すなわち、メ
モリセル１９においてビット不良がなく、冗長置換する
冗長単位がない場合には、このイネーブル用のヒューズ
判定回路のヒューズを接続したままにすることによっ
て、出力Ｆ１〜Ｆ４の“Ｌ”レベル出力（冗長置換）を
禁止するものである。また、ヒューズデコーダ６２は、
インバータ６２ａ，ＡＮＤ６２ｂ，およびＮＡＮＤ６２
ｃから構成され、下の２つのヒューズ判定回路のヒュー
ズの接続または切断に応じた“Ｈ”レベルまたは“Ｌ”
レベルをデコードし、イネーブル用のヒューズ判定回路
から“Ｌ”レベル出力されている場合は、“Ｌ”レベル
出力を含む出力Ｆ１〜Ｆ４をし、イネーブル用のヒュー
ズ判定回路から“Ｈ”レベル出力されている場合は、全
て“Ｈ”レベルの出力Ｆ１〜Ｆ４をするものである。従
って、冗長置換する冗長単位に応じて、下の２つのヒュ
ーズ判定回路のヒューズの接続または切断を行えば、冗
長置換により使用されない冗長単位のＶＣＣ線３２にグ
ランド電位を供給し、使用される正常な冗長単位に接続
されたＶＣＣ線３２にＶＣＣ電位を供給することができ
る。このように、冗長単位の個数が４つの場合では、ヒ
ューズ判定回路３３の個数を、Ｌｏｇ２（冗長単位の個
数：４）＋（イネーブル用：１）＝３にすることがで
き、また、冗長単位の個数が２５６の場合では、ヒュー
ズ判定回路３３の個数を、Ｌｏｇ２（冗長単位の個数：
２５６）＋（イネーブル用：１）＝９にすることがで
き、大幅にヒューズ判定回路３３の個数を少なくするこ
とができる。
【００２６】なお、上記実施の形態３では、上記実施の
形態１と同様にカラム方向に並ぶ複数のメモリセル１９
に共通にしてＶＣＣ線３２が接続されたものに適用した
が、上記実施の形態２と同様にカラム方向に並ぶ複数の
メモリセル１９に共通にしてグランド線５２が接続され
たものについても適用しても良く、この場合、ヒューズ
デコーダ６２は、冗長置換により使用されない冗長単位
に接続されたグランド線５２にＶＣＣ電位を供給し、使
用される冗長単位に接続されたグランド線５２にグラン
ド電位を供給するようにすれば良い。
形態１と同様にカラム方向に並ぶ複数のメモリセル１９
に共通にしてＶＣＣ線３２が接続されたものに適用した
が、上記実施の形態２と同様にカラム方向に並ぶ複数の
メモリセル１９に共通にしてグランド線５２が接続され
たものについても適用しても良く、この場合、ヒューズ
デコーダ６２は、冗長置換により使用されない冗長単位
に接続されたグランド線５２にＶＣＣ電位を供給し、使
用される冗長単位に接続されたグランド線５２にグラン
ド電位を供給するようにすれば良い。
【００２７】以上のように、この実施の形態３によれ
ば、冗長単位毎にヒューズ判定回路を設ける必要がな
く、冗長単位の個数の２を底とする対数の個数＋１分の
ヒューズ判定回路６１、および１個のヒューズデコーダ
６２で同様の機能を持たせることができるので、レイア
ウト面積の増大を最小限に抑えることができる。
ば、冗長単位毎にヒューズ判定回路を設ける必要がな
く、冗長単位の個数の２を底とする対数の個数＋１分の
ヒューズ判定回路６１、および１個のヒューズデコーダ
６２で同様の機能を持たせることができるので、レイア
ウト面積の増大を最小限に抑えることができる。
【００２８】実施の形態４．図８はこの発明の実施の形
態４によるシフトリダンダンシ方式を用いたスタティッ
ク型半導体記憶装置を示す構成図であり、図において、
７１はプリチャージ信号を入力して反転出力するインバ
ータ、７２はその反転されたプリチャージ信号とヒュー
ズ判定回路３３の判定出力との否定論理積を取り、プリ
チャージ信号線３１に供給するＮＡＮＤである。その他
の構成については、図１から図３と同一である。
態４によるシフトリダンダンシ方式を用いたスタティッ
ク型半導体記憶装置を示す構成図であり、図において、
７１はプリチャージ信号を入力して反転出力するインバ
ータ、７２はその反転されたプリチャージ信号とヒュー
ズ判定回路３３の判定出力との否定論理積を取り、プリ
チャージ信号線３１に供給するＮＡＮＤである。その他
の構成については、図１から図３と同一である。
【００２９】次に動作について説明する。上記実施の形
態１では、ビット線１７およびグランド線間がショート
している場合に冗長置換しても、通常プリチャージ信号
はメモリブロック内において全カラム共通であるため、
プリチャージＴｒ２１をオンしてビット線１７をＶＣＣ
電位にプリチャージする時に、ＶＣＣ電源２０、プリチ
ャージＴｒ２１、ビット線１７を通じ、グランドに流れ
るプリチャージ貫通電流を防止することができない。そ
こで、図８に示すように、カラム方向に並ぶ複数のメモ
リセル１９に共通にしてＶＣＣ線３２が接続されている
場合、不良ビットの存在によりカラム冗長置換する時
に、ＮＡＮＤ７２により、ヒューズ判定回路３３の
“Ｌ”レベルの判定出力とインバータ７１により反転さ
れた“Ｈ”レベルのプリチャージ信号との否定論理積を
プリチャージ信号線３１に供給する。これにより、冗長
置換のため不用となった冗長単位のプリチャージＴｒ２
１は、オンすることなく、ＶＣＣ電源２０、プリチャー
ジＴｒ２１、ビット線１７、およびグランドからなる電
流パスをなくすことができ、プリチャージ貫通電流を防
止することができる。
態１では、ビット線１７およびグランド線間がショート
している場合に冗長置換しても、通常プリチャージ信号
はメモリブロック内において全カラム共通であるため、
プリチャージＴｒ２１をオンしてビット線１７をＶＣＣ
電位にプリチャージする時に、ＶＣＣ電源２０、プリチ
ャージＴｒ２１、ビット線１７を通じ、グランドに流れ
るプリチャージ貫通電流を防止することができない。そ
こで、図８に示すように、カラム方向に並ぶ複数のメモ
リセル１９に共通にしてＶＣＣ線３２が接続されている
場合、不良ビットの存在によりカラム冗長置換する時
に、ＮＡＮＤ７２により、ヒューズ判定回路３３の
“Ｌ”レベルの判定出力とインバータ７１により反転さ
れた“Ｈ”レベルのプリチャージ信号との否定論理積を
プリチャージ信号線３１に供給する。これにより、冗長
置換のため不用となった冗長単位のプリチャージＴｒ２
１は、オンすることなく、ＶＣＣ電源２０、プリチャー
ジＴｒ２１、ビット線１７、およびグランドからなる電
流パスをなくすことができ、プリチャージ貫通電流を防
止することができる。
【００３０】なお、上記実施の形態４では、上記実施の
形態１に適用するためにヒューズ判定回路３３の判定出
力をＮＡＮＤ７２に供給するようにしたが、上記実施の
形態３に適用しても良く、この場合、ヒューズデコーダ
６２の出力をＮＡＮＤ７２に供給するようにすれば良
い。
形態１に適用するためにヒューズ判定回路３３の判定出
力をＮＡＮＤ７２に供給するようにしたが、上記実施の
形態３に適用しても良く、この場合、ヒューズデコーダ
６２の出力をＮＡＮＤ７２に供給するようにすれば良
い。
【００３１】以上のように、この実施の形態４によれ
ば、冗長置換のため不用となった冗長単位のプリチャー
ジＴｒ２１は、オンしないので、ビット線１７はプリチ
ャージされることなく、いずれグランド電位となり、ビ
ット線１７およびグランド線間のショートが原因で流れ
るプリチャージ貫通電流を削減することができる。
ば、冗長置換のため不用となった冗長単位のプリチャー
ジＴｒ２１は、オンしないので、ビット線１７はプリチ
ャージされることなく、いずれグランド電位となり、ビ
ット線１７およびグランド線間のショートが原因で流れ
るプリチャージ貫通電流を削減することができる。
【００３２】実施の形態５．図９はこの発明の実施の形
態５によるシフトリダンダンシ方式を用いたスタティッ
ク型半導体記憶装置を示す構成図であり、図において、
８１はシフト回路であり、センスアンプ・ライトドライ
バ３６とデータバス１１との間に設けられたものであ
る。その他の構成については、図１から図３と同一であ
る。
態５によるシフトリダンダンシ方式を用いたスタティッ
ク型半導体記憶装置を示す構成図であり、図において、
８１はシフト回路であり、センスアンプ・ライトドライ
バ３６とデータバス１１との間に設けられたものであ
る。その他の構成については、図１から図３と同一であ
る。
【００３３】次に動作について説明する。上記実施の形
態１では、センスアンプ・ライトドライバ３６に不良個
所がある場合に、冗長置換により救済することができな
かった。そこで、図９に示すように、シフト回路８１を
センスアンプ・ライトドライバ３６とデータバス１１と
の間に設け、センスアンプ・ライトドライバ３６に不良
個所がある場合には、シフト回路８１により、そのセン
スアンプ・ライトドライバ３６も含めて冗長置換する。
態１では、センスアンプ・ライトドライバ３６に不良個
所がある場合に、冗長置換により救済することができな
かった。そこで、図９に示すように、シフト回路８１を
センスアンプ・ライトドライバ３６とデータバス１１と
の間に設け、センスアンプ・ライトドライバ３６に不良
個所がある場合には、シフト回路８１により、そのセン
スアンプ・ライトドライバ３６も含めて冗長置換する。
【００３４】なお、上記実施の形態５では、上記実施の
形態１に適用したものについて示したが、上記実施の形
態２から上記実施の形態４に適用しても良い。
形態１に適用したものについて示したが、上記実施の形
態２から上記実施の形態４に適用しても良い。
【００３５】以上のように、この実施の形態５によれ
ば、センスアンプ・ライトドライバ３６に不良個所があ
る場合には、そのセンスアンプ・ライトドライバ３６お
よび対応する冗長単位を一括して冗長置換することがで
き、メモリセル１９のみならずセンスアンプ・ライトド
ライバ３６の不良に対しても冗長置換することができ
る。
ば、センスアンプ・ライトドライバ３６に不良個所があ
る場合には、そのセンスアンプ・ライトドライバ３６お
よび対応する冗長単位を一括して冗長置換することがで
き、メモリセル１９のみならずセンスアンプ・ライトド
ライバ３６の不良に対しても冗長置換することができ
る。
【００３６】
【発明の効果】以上のように、この発明によれば、メモ
リセルの冗長単位毎に共通に接続された電源線と、対応
する冗長単位の使用の有無に応じて接続または切断され
る各ヒューズの接続または切断を判定して、対応する冗
長単位が冗長置換により使用されない場合にその冗長単
位に接続された電源線にグランド電位を供給するヒュー
ズ判定回路とを備えるように構成したので、冗長置換に
より使用されない冗長単位の電源線にはグランド電位が
供給されるので、電源およびグランド間がマイクロショ
ートしたり、記憶ノードがショートしたメモリセルがあ
っても、冗長置換後には電源およびグランド間の電流パ
スがなくなり、スタンバイ電流を削減することができ、
その結果、冗長置換後の歩留まりを向上させることがで
きる効果がある。
リセルの冗長単位毎に共通に接続された電源線と、対応
する冗長単位の使用の有無に応じて接続または切断され
る各ヒューズの接続または切断を判定して、対応する冗
長単位が冗長置換により使用されない場合にその冗長単
位に接続された電源線にグランド電位を供給するヒュー
ズ判定回路とを備えるように構成したので、冗長置換に
より使用されない冗長単位の電源線にはグランド電位が
供給されるので、電源およびグランド間がマイクロショ
ートしたり、記憶ノードがショートしたメモリセルがあ
っても、冗長置換後には電源およびグランド間の電流パ
スがなくなり、スタンバイ電流を削減することができ、
その結果、冗長置換後の歩留まりを向上させることがで
きる効果がある。
【００３７】この発明によれば、メモリセルの冗長単位
毎に共通に接続されたグランド線と、対応する冗長単位
の使用の有無に応じて接続または切断される各ヒューズ
の接続または切断を判定して、対応する冗長単位が冗長
置換により使用されない場合にその冗長単位に接続され
たグランド線に電源電位を供給するヒューズ判定回路と
を備えるように構成したので、冗長置換により使用され
ない冗長単位のグランド線には電源電位が供給されるの
で、電源およびグランド間がマイクロショートしたり、
記憶ノードがショートしたメモリセルがあっても、冗長
置換後には電源およびグランド間の電流パスがなくな
り、スタンバイ電流を削減することができ、その結果、
冗長置換後の歩留まりを向上させることができる。ま
た、同時にビット線およびグランド線間のショートが原
因で流れるプリチャージ貫通電流も削減することができ
る効果がある。
毎に共通に接続されたグランド線と、対応する冗長単位
の使用の有無に応じて接続または切断される各ヒューズ
の接続または切断を判定して、対応する冗長単位が冗長
置換により使用されない場合にその冗長単位に接続され
たグランド線に電源電位を供給するヒューズ判定回路と
を備えるように構成したので、冗長置換により使用され
ない冗長単位のグランド線には電源電位が供給されるの
で、電源およびグランド間がマイクロショートしたり、
記憶ノードがショートしたメモリセルがあっても、冗長
置換後には電源およびグランド間の電流パスがなくな
り、スタンバイ電流を削減することができ、その結果、
冗長置換後の歩留まりを向上させることができる。ま
た、同時にビット線およびグランド線間のショートが原
因で流れるプリチャージ貫通電流も削減することができ
る効果がある。
【００３８】この発明によれば、メモリセルの冗長単位
毎に共通に接続された電源線と、冗長単位の使用の有無
に応じて接続または切断される各ヒューズの接続または
切断を判定するヒューズ判定回路と、各ヒューズ判定回
路からの判定をデコードして、冗長置換により使用され
ない冗長単位に接続された電源線にグランド電位を供給
するデコーダとを備えるように構成したので、冗長置換
により使用されない冗長単位の電源線にはグランド電位
が供給されるので、電源およびグランド間がマイクロシ
ョートしたり、記憶ノードがショートしたメモリセルが
あっても、冗長置換後には電源およびグランド間の電流
パスがなくなり、スタンバイ電流を削減することがで
き、その結果、冗長置換後の歩留まりを向上させること
ができる。また、冗長単位毎にヒューズおよびヒューズ
判定回路を設ける必要がなく、冗長単位の個数の２を底
とする対数の個数＋１分のヒューズ、そのヒューズと同
数のヒューズ判定回路、および１個のデコーダで同様の
機能を持たせることができるので、レイアウト面積の増
大を最小限に抑えることができる効果がある。
毎に共通に接続された電源線と、冗長単位の使用の有無
に応じて接続または切断される各ヒューズの接続または
切断を判定するヒューズ判定回路と、各ヒューズ判定回
路からの判定をデコードして、冗長置換により使用され
ない冗長単位に接続された電源線にグランド電位を供給
するデコーダとを備えるように構成したので、冗長置換
により使用されない冗長単位の電源線にはグランド電位
が供給されるので、電源およびグランド間がマイクロシ
ョートしたり、記憶ノードがショートしたメモリセルが
あっても、冗長置換後には電源およびグランド間の電流
パスがなくなり、スタンバイ電流を削減することがで
き、その結果、冗長置換後の歩留まりを向上させること
ができる。また、冗長単位毎にヒューズおよびヒューズ
判定回路を設ける必要がなく、冗長単位の個数の２を底
とする対数の個数＋１分のヒューズ、そのヒューズと同
数のヒューズ判定回路、および１個のデコーダで同様の
機能を持たせることができるので、レイアウト面積の増
大を最小限に抑えることができる効果がある。
【００３９】この発明によれば、メモリセルの冗長単位
毎に共通に接続されたグランド線と、冗長単位の使用の
有無に応じて接続または切断される各ヒューズの接続ま
たは切断を判定するヒューズ判定回路と、各ヒューズ判
定回路からの判定をデコードして、冗長置換により使用
されない冗長単位に接続されたグランド線に電源電位を
供給するデコーダとを備えるように構成したので、冗長
置換により使用されない冗長単位のグランド線には電源
電位が供給されるので、電源およびグランド間がマイク
ロショートしたり、記憶ノードがショートしたメモリセ
ルがあっても、冗長置換後には電源およびグランド間の
電流パスがなくなり、スタンバイ電流を削減することが
でき、その結果、冗長置換後の歩留まりを向上させるこ
とができる。また、同時にビット線およびグランド線間
のショートが原因で流れるプリチャージ貫通電流も削減
することができる。さらに、冗長単位毎にヒューズおよ
びヒューズ判定回路を設ける必要がなく、冗長単位の個
数の２を底とする対数の個数＋１分のヒューズ、そのヒ
ューズと同数のヒューズ判定回路、および１個のデコー
ダで同様の機能を持たせることができるので、レイアウ
ト面積の増大を最小限に抑えることができる効果があ
る。
毎に共通に接続されたグランド線と、冗長単位の使用の
有無に応じて接続または切断される各ヒューズの接続ま
たは切断を判定するヒューズ判定回路と、各ヒューズ判
定回路からの判定をデコードして、冗長置換により使用
されない冗長単位に接続されたグランド線に電源電位を
供給するデコーダとを備えるように構成したので、冗長
置換により使用されない冗長単位のグランド線には電源
電位が供給されるので、電源およびグランド間がマイク
ロショートしたり、記憶ノードがショートしたメモリセ
ルがあっても、冗長置換後には電源およびグランド間の
電流パスがなくなり、スタンバイ電流を削減することが
でき、その結果、冗長置換後の歩留まりを向上させるこ
とができる。また、同時にビット線およびグランド線間
のショートが原因で流れるプリチャージ貫通電流も削減
することができる。さらに、冗長単位毎にヒューズおよ
びヒューズ判定回路を設ける必要がなく、冗長単位の個
数の２を底とする対数の個数＋１分のヒューズ、そのヒ
ューズと同数のヒューズ判定回路、および１個のデコー
ダで同様の機能を持たせることができるので、レイアウ
ト面積の増大を最小限に抑えることができる効果があ
る。
【００４０】この発明によれば、ヒューズ判定回路また
はデコーダの出力により、冗長置換により使用されない
冗長単位に接続されたビット線のプリチャージトランジ
スタを強制的にオフするように構成したので、トランジ
スタのオフによって、ビット線はプリチャージされるこ
となく、いずれグランド電位となり、ビット線およびグ
ランド線間のショートが原因で流れるプリチャージ貫通
電流を削減することができる効果がある。
はデコーダの出力により、冗長置換により使用されない
冗長単位に接続されたビット線のプリチャージトランジ
スタを強制的にオフするように構成したので、トランジ
スタのオフによって、ビット線はプリチャージされるこ
となく、いずれグランド電位となり、ビット線およびグ
ランド線間のショートが原因で流れるプリチャージ貫通
電流を削減することができる効果がある。
【００４１】この発明によれば、シフト回路およびその
シフト回路に対応した冗長単位間にセンスアンプ・ライ
トドライバを設けるように構成したので、センスアンプ
・ライトドライバに不良個所がある場合には、そのセン
スアンプ・ライトドライバおよび対応する冗長単位を一
括して冗長置換することができ、メモリセルのみならず
センスアンプ・ライトドライバの不良に対しても冗長置
換することができる効果がある。
シフト回路に対応した冗長単位間にセンスアンプ・ライ
トドライバを設けるように構成したので、センスアンプ
・ライトドライバに不良個所がある場合には、そのセン
スアンプ・ライトドライバおよび対応する冗長単位を一
括して冗長置換することができ、メモリセルのみならず
センスアンプ・ライトドライバの不良に対しても冗長置
換することができる効果がある。
【図１】 この発明の実施の形態１によるシフトリダン
ダンシ方式を用いたスタティック型半導体記憶装置を示
す構成図である。
ダンシ方式を用いたスタティック型半導体記憶装置を示
す構成図である。
【図２】 ヒューズ切断時に“Ｌ”レベル出力されるヒ
ューズ判定回路の一例を示す構成図である。
ューズ判定回路の一例を示す構成図である。
【図３】 ヒューズ切断時に“Ｈ”レベル出力されるヒ
ューズ判定回路の一例を示す構成図である。
ューズ判定回路の一例を示す構成図である。
【図４】 この発明の実施の形態２によるシフトリダン
ダンシ方式を用いたスタティック型半導体記憶装置を示
す構成図である。
ダンシ方式を用いたスタティック型半導体記憶装置を示
す構成図である。
【図５】 この発明の実施の形態３によるシフトリダン
ダンシ方式を用いたスタティック型半導体記憶装置を示
す構成図である。
ダンシ方式を用いたスタティック型半導体記憶装置を示
す構成図である。
【図６】 ヒューズ判定回路およびヒューズデコーダの
一例を示す構成図である。
一例を示す構成図である。
【図７】 ヒューズデコーダの入出力の真理値を示す説
明図である。
明図である。
【図８】 この発明の実施の形態４によるシフトリダン
ダンシ方式を用いたスタティック型半導体記憶装置を示
す構成図である。
ダンシ方式を用いたスタティック型半導体記憶装置を示
す構成図である。
【図９】 この発明の実施の形態５によるシフトリダン
ダンシ方式を用いたスタティック型半導体記憶装置を示
す構成図である。
ダンシ方式を用いたスタティック型半導体記憶装置を示
す構成図である。
【図１０】 従来の２語構成のスタティック型半導体記
憶装置を示す構成図である。
憶装置を示す構成図である。
【図１１】 従来のメモリブロックの詳細を示す構成図
である。
である。
【図１２】 従来のスタティック型のメモリセルの詳細
を示す構成図である。
を示す構成図である。
【図１３】 ＶＣＣ電源およびグランド間がマイクロシ
ョートした場合におけるスタンバイ電流を示す説明図で
ある。
ョートした場合におけるスタンバイ電流を示す説明図で
ある。
【図１４】 ２つの記憶ノード間がショートした場合に
おけるスタンバイ電流を示す説明図である。
おけるスタンバイ電流を示す説明図である。
１，２ メモリブロック、１１ データバス、１６ ワ
ード線、１７ ビット線、１９ メモリセル、２０ Ｖ
ＣＣ電源、２１ プリチャージＴｒ（トランジスタ）、
２３ マルチプレクサ、２５ グランド、３１ プリチ
ャージ信号線、３２ ＶＣＣ線（電源線）、３３，５
３，６１ ヒューズ判定回路、３４，６２ｃ，７２ Ｎ
ＡＮＤ、３５，４５，５０，５５，６２ａ，７１ イン
バータ、３６ センスアンプ・ライトドライバ、３７，
８１ シフト回路、４１，４６ ヒューズ、４２，４
３，４７，４８ コンデンサ、４４ ＰｃｈＴｒ、４９
ＮｃｈＴｒ、５２ グランド線、５４ ＮＯＲ、６２
ヒューズデコーダ（デコーダ）、６２ｂ ＡＮＤ。
ード線、１７ ビット線、１９ メモリセル、２０ Ｖ
ＣＣ電源、２１ プリチャージＴｒ（トランジスタ）、
２３ マルチプレクサ、２５ グランド、３１ プリチ
ャージ信号線、３２ ＶＣＣ線（電源線）、３３，５
３，６１ ヒューズ判定回路、３４，６２ｃ，７２ Ｎ
ＡＮＤ、３５，４５，５０，５５，６２ａ，７１ イン
バータ、３６ センスアンプ・ライトドライバ、３７，
８１ シフト回路、４１，４６ ヒューズ、４２，４
３，４７，４８ コンデンサ、４４ ＰｃｈＴｒ、４９
ＮｃｈＴｒ、５２ グランド線、５４ ＮＯＲ、６２
ヒューズデコーダ（デコーダ）、６２ｂ ＡＮＤ。
Claims (6)
- 【請求項１】 シフトリダンダンシ方式を用いた冗長を
含むスタティック型半導体記憶装置において、行列配置
された複数のスタティック型のメモリセルと、上記複数
のメモリセルの冗長単位毎にそれぞれ共通に接続された
電源線と、上記冗長単位毎に設けられ、対応する冗長単
位の使用の有無に応じて接続のままにされるかまたは切
断されるヒューズと、上記各ヒューズの接続または切断
をそれぞれ判定して、対応する冗長単位が冗長置換によ
り使用されない場合にその冗長単位に接続された上記電
源線にグランド電位を供給し、対応する冗長単位が使用
される場合にその冗長単位に接続された上記電源線に電
源電位を供給するヒューズ判定回路とを備えたことを特
徴とするスタティック型半導体記憶装置。 - 【請求項２】 シフトリダンダンシ方式を用いた冗長を
含むスタティック型半導体記憶装置において、行列配置
された複数のスタティック型のメモリセルと、上記複数
のメモリセルの冗長単位毎にそれぞれ共通に接続された
グランド線と、上記冗長単位毎に設けられ、対応する冗
長単位の使用の有無に応じて接続のままにされるかまた
は切断されるヒューズと、上記各ヒューズの接続または
切断をそれぞれ判定して、対応する冗長単位が冗長置換
により使用されない場合にその冗長単位に接続された上
記グランド線に電源電位を供給し、対応する冗長単位が
使用される場合にその冗長単位に接続された電源線にグ
ランド電位を供給するヒューズ判定回路とを備えたこと
を特徴とするスタティック型半導体記憶装置。 - 【請求項３】 シフトリダンダンシ方式を用いた冗長を
含むスタティック型半導体記憶装置において、行列配置
された複数のスタティック型のメモリセルと、上記複数
のメモリセルの冗長単位毎にそれぞれ共通に接続された
電源線と、上記冗長単位の使用の有無に応じて接続のま
まにされるかまたは切断される複数のヒューズと、上記
各ヒューズの接続または切断をそれぞれ判定するヒュー
ズ判定回路と、上記各ヒューズ判定回路からのそれぞれ
の判定をデコードして、冗長置換により使用されない冗
長単位に接続された上記電源線にグランド電位を供給
し、使用される冗長単位に接続された上記電源線に電源
電位を供給するデコーダとを備えたことを特徴とするス
タティック型半導体記憶装置。 - 【請求項４】 シフトリダンダンシ方式を用いた冗長を
含むスタティック型半導体記憶装置において、行列配置
された複数のスタティック型のメモリセルと、上記複数
のメモリセルの冗長単位毎にそれぞれ共通に接続された
グランド線と、上記冗長単位の使用の有無に応じて接続
のままにされるかまたは切断される複数のヒューズと、
上記各ヒューズの接続または切断をそれぞれ判定するヒ
ューズ判定回路と、上記各ヒューズ判定回路からのそれ
ぞれの判定をデコードして、冗長置換により使用されな
い冗長単位に接続された上記グランド線に電源電位を供
給し、使用される冗長単位に接続された上記グランド線
にグランド電位を供給するデコーダとを備えたことを特
徴とするスタティック型半導体記憶装置。 - 【請求項５】 複数のメモリセルに接続され、トランジ
スタを通じてプリチャージされるビット線を備え、ヒュ
ーズ判定回路またはデコーダの出力により、冗長置換に
より使用されない冗長単位に接続されたビット線のトラ
ンジスタを強制的にオフすることを特徴とする請求項１
または請求項３記載のスタティック型半導体記憶装置。 - 【請求項６】 冗長単位毎に設けられ、ヒューズ判定回
路またはデコーダの出力により、対応する冗長単位が冗
長置換により使用されない場合にそのデータバスを隣の
冗長単位にシフトして接続し、対応する冗長単位が使用
される場合にデータバスをその冗長単位に接続するシフ
ト回路と、上記シフト回路およびそのシフト回路に対応
した冗長単位間に設けられたセンスアンプ・ライトドラ
イバとを備えたことを特徴とする請求項１から請求項５
のうちのいずれか１項記載のスタティック型半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000377747A JP2002184195A (ja) | 2000-12-12 | 2000-12-12 | スタティック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000377747A JP2002184195A (ja) | 2000-12-12 | 2000-12-12 | スタティック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002184195A true JP2002184195A (ja) | 2002-06-28 |
Family
ID=18846421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000377747A Pending JP2002184195A (ja) | 2000-12-12 | 2000-12-12 | スタティック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002184195A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005228406A (ja) * | 2004-02-13 | 2005-08-25 | Sony Corp | 半導体集積回路 |
| US7339850B2 (en) | 2004-07-13 | 2008-03-04 | Renesas Technology Corp. | Semiconductor memory device allowing high-speed data reading |
-
2000
- 2000-12-12 JP JP2000377747A patent/JP2002184195A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005228406A (ja) * | 2004-02-13 | 2005-08-25 | Sony Corp | 半導体集積回路 |
| JP4608902B2 (ja) * | 2004-02-13 | 2011-01-12 | ソニー株式会社 | 半導体集積回路 |
| US7339850B2 (en) | 2004-07-13 | 2008-03-04 | Renesas Technology Corp. | Semiconductor memory device allowing high-speed data reading |
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| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |