TWI383395B - 半導體記憶體裝置 - Google Patents

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Description

半導體記憶體裝置
本發明係關於一種用於製造一半導體記憶體裝置之方法，且更特定言之，係關於一種用於製造該半導體記憶體裝置之行控制塊之方法。
本發明主張分別於2007年9月28日及2008年4月30日申請的韓國專利申請案第2007－0098223號及第2008－0040928號之優先權，該等專利申請案係以全文引用方式併入本文中。
諸如動態隨機存取記憶體(DRAM)裝置之大部分半導體記憶體裝置使用階層式資料匯流排結構。亦即，局域資料匯流排配置在記憶體庫區域中且全域資料匯流排配置在周邊區域中。局域資料匯流排本身可階層式地安置。
圖1說明DRAM裝置之資料匯流排結構。
參看圖1，一記憶體庫包括形成為矩陣形狀的複數個單元陣列。第一至第四區段資料匯流排SIO<0>、SIO<1>、SIO<2>及SIO<3>配置在單元陣列中之列方向上。第一至第十六局域資料匯流排LIO 0至LIO 15配置在垂直於第一至第四區段資料匯流排SIO<0>、SIO<1>、SIO<2>及SIO<3>之行方向上。通常，第一至第四區段資料匯流排SIO<0>、SIO<1>、SIO<2>及SIO<3>及第一至第十六局域資料匯流排LIO 0至LIO 15係實施於不同線中。
雖然此圖中未展示，但第一至第十六全域資料匯流排 GIO 0至GIO 15配置在該記憶體庫下的周邊區域中之列方向上。行控制塊配置於記憶體單元陣列與第一至第十六全域資料匯流排GIO 0至GIO 15之間。行控制塊包括一寫入驅動器WD及一資料匯流排感測放大器IOSA。
圖2A說明用於DRAM裝置之讀取操作之資料傳輸路徑。
參看圖2A，當DRAM裝置執行讀取操作時，資料傳輸路徑中具有一記憶體單元MC、第一位元線BL及第二位元線BLB、一位元線感測放大器BLSA、第一區段資料匯流排SIO及第二區段資料匯流排SIOB、第一局域資料匯流排LIO及第二局域資料匯流排LIOB、一資料匯流排感測放大器IOSA及一全域資料匯流排GIO。
在此，由一位元線分離信號BISH控制的兩個NMOS電晶體係安置於第一位元線BL及第二位元線BLB與位元線感測放大器BLSA之間。由一行選擇信號YI控制的兩個PMOS電晶體係安置於第一至第二區段資料匯流排SIO、SIOB與第一至第二局域資料匯流排LIO、LIOB之間。由一輸入/輸出切換控制信號IOSW控制的兩個NMOS電晶體係安置於第一至第二區段資料匯流排SIO、SIOB與第一至第二局域資料匯流排LIO、LIOB之間。
圖2B為圖2A中之電路的操作波形圖。在下文中，將參看圖2B描述DRAM裝置之讀取操作。
當施加一有效命令時，解碼一與該有效命令同時施加之列位址以選擇一字線WL。因此，啟動字線WL。相應地，記憶體單元MC中連接至已啟動字線WL之單元電晶體接 通。單元電容器及第一及第二位元線BL、BLB共用電荷。第一位元線BL及第二位元線BLB歸因於電荷共用而具有一電壓差。
啟用位元線感測放大器BLSA以感測第一位元線BL與第二位元線BLB之間的電壓差。接著，位元線感測放大器BLSA放大該電壓差直至下拉功率SB位準及上拉功率RTO位準。在圖2B中，將第一位元線BL放大至接地電壓ASS位準，且將第二位元線BLB放大至核心電壓VCORE位準。
同時，在自有效命令施加起的一特定時間段tRCD之後施加一讀取命令。解碼一與該讀取命令同時施加之行位址以選擇一個位元線。亦即，啟動對應於選定位元線之行選擇信號YI。由行選擇信號YI控制的兩個PMOS電晶體接通。因此，第一至第二位元線BL、BLB及第一至第二區段資料匯流排SIO、SIOB相互連接。結果，第一區段資料匯流排SIO及第二區段資料匯流排SIOB上之資料被傳輸至第一局域資料匯流排LIO及第二局域資料匯流排LIOB。
啟動輸入/輸出切換控制信號IOSW，且由輸入/輸出切換控制信號IOSW控制的兩個NMOS電晶體接通。因此，第一區段資料匯流排SIO及第二區段資料匯流排SIOB上之資料被傳輸至第一局域資料匯流排LIO及第二局域資料匯流排LIOB。
又，當啟動一由該讀取命令產生之選通信號IOSASTB時，啟用資料匯流排感測放大器IOSA。因此，資料匯流排感測放大器IOSA經啟用以感測且接著放大第一局域資 料匯流排LIO及第二局域資料匯流排LIOB上之資料。以一對應於經感測且放大之資料之位準驅動全域資料匯流排GIO。
在停用位元線感測放大器BLSA之前，將由位元線感測放大器BLSA放大之資料重儲存在記憶體單元MC中。此後，第一位元線BL及第二位元線BLB被預充電。
資料匯流排感測放大器IOSA包括一用於感測並放大第一局域資料匯流排LIO及第二局域資料匯流排LIOB上之資料的感測放大電路。資料匯流排感測放大器IOSA亦包括一用於以一對應於經感測且放大之資料之位準驅動全域資料匯流排GIO的全域資料匯流排驅動電路。
圖3A說明安置於資料匯流排感測放大器IOSA中之感測放大電路。
參看圖3A，資料匯流排感測放大器IOSA包括兩級放大電路。第一放大電路300A包括一電流鏡型差分放大器，其鏡射部分並聯連接。該電流鏡型差分放大器由一第一選通信號IOSTB1控制。第一局域資料匯流排LIO及第二局域資料匯流排LIOB為差分輸入端子。第二放大電路300B包括一CMOS交叉耦接型差分放大器。CMOS交叉耦接型差分放大器由一第二選通信號IOSTB2控制。CMOS交叉耦接型差分放大器接收來自第一放大電路300A之第一輸出信號D0及第二輸出信號D0B。
圖3B為圖3A中之感測放大電路之操作波形圖。
當啟動輸入/輸出切換控制信號IOSW時，第一區段資料 匯流排SIO及第二區段資料匯流排SIOB連接至第一局域資料匯流排LIO及第二局域資料匯流排LIOB。因此，第一區段資料匯流排SIO及第二區段資料匯流排SIOB之電位被傳輸至第一局域資料匯流排LIO及第二局域資料匯流排LIOB。
在自輸入/輸出切換控制信號ISOW啟動起的一特定時間段tA之後啟動第一選通信號IOSTB1。時間tA為一容限時間，其用於在第一局域資料匯流排LIO及第二局域資料匯流排LIOB產生電位，直至第一放大電路300A具有一足夠電壓差dV來感測第一局域資料匯流排LIO及第二局域資料匯流排LIOB。
在自第一選通信號IOSTB1啟動起的一特定時間段tB之後，啟動第二選通信號IOSTB2(或iostb2)。tB為第二放大電路300B之一容限時間。
第一局域資料匯流排LIO及第二局域資料匯流排LIOB係以一供應電壓VDD位準預充電。同樣地，第一輸出端子OUTNOD及第二輸出端子OUTBNOD係以該供應電壓VDD位準預充電。
圖4為資料匯流排感測放大器IOSA中之全域資料匯流排驅動電路的電路圖。
參看圖4，該全域資料驅動電路包括一第一反相器INV1、一第二反相器INV2、一第三反相器INV3、一第四反相器INV4、一第五反相器INV5、一上拉PMOS電晶體MP1及一下拉NMOS電晶體MN1。第一反相器INV1接收感 測放大電路之一正輸出信號OUT。第二反相器INV2接收第一反相器INV1之一輸出信號。第三反相器INV3接收感測放大電路之一負信號OUTB。第四反相器INV4接收第三反相器INV3之一輸出信號。第五反相器INV5接收第四反相器INV4之一輸出信號。上拉PMOS電晶體MP1之源極及汲極分別連接至全域資料匯流排GIO及第二反相器INV2。上拉PMOS電晶體MP1接收第二反相器INV2之一輸出信號作為一閘極輸入。下拉NMOS電晶體NM1之源極及汲極分別連接至接地電壓端子VSS及全域資料匯流排GIO。下拉NMOS電晶體NM1接收第五反相器INV5之一輸出信號作為一閘極輸入。
近來，高度整合之DRAM裝置使用堆疊記憶體庫結構以用於藉由堆疊兩個以上記憶體庫來減小電路尺寸。當使用堆疊記憶體庫結構時，解碼電路共用複數個記憶體庫。因此，可能減小整個解碼電路尺寸。
圖5為具堆疊記憶體庫結構之DRAM裝置中之讀取路徑的方塊圖。
參看圖5，兩個記憶體庫堆疊在行方向上。亦即，第二記憶體庫BANK1配置在第一記憶體庫BANK0上。一對應於第二記憶體庫BANK1的第一局域資料匯流排LIO_UP係經由第一記憶體庫BANK0而配置至全域資料匯流排GIO。一對應於第一記憶體庫BANK0的第二局域資料匯流排LIO_DN係配置至全域資料匯流排GIO。
對應於第一記憶體庫BANK0的第一行控制單元及對應於 第二記憶體庫BANK1的第二行控制單元配置於第一記憶體庫BANK0與全域資料匯流排GIO之間。圖1之寫入驅動器WD及圖1之資料匯流排感測放大器IOSA被分別用於第一行控制單元及第二行控制單元中。
本發明係關於資料匯流排感測放大器IOSA中之資料匯流排驅動電路。因此，省略關於寫入驅動器WD之描述。
特定言之，第一行控制單元包括用於感測並放大第二局域資料匯流排LIO_DN及資料匯流排驅動電路(圖4)上之資料的感測放大電路(圖3A)。第二行控制單元包括用於感測並放大第一局域資料匯流排LIO_UP及資料驅動電路上之資料的感測放大電路。
在典型的堆疊記憶體庫結構中，記憶體庫中之每一者包括行控制塊中之資料匯流排驅動電路。因此，行控制塊之尺寸較大。
本發明之實施例針對提供一用於製造半導體記憶體裝置之行控制塊之方法。
此提供一半導體記憶體裝置，其可最小化堆疊記憶體庫結構之資料匯流排驅動電路的電路尺寸。
根據本發明之一態樣，提供一種半導體記憶體裝置，其包括：堆疊在行方向上的複數個記憶體庫；一對應於該複數個記憶體庫的全域資料線；一共同全域資料線驅動單元，其用於多工對應於該等記憶體庫中之每一者的複數個局域線上之資料以傳輸多工結果至該全域資料線。
根據本發明之另一態樣，提供一種半導體記憶體裝置，其包括：一第一記憶體庫；一與該第一記憶體庫配置在一行方向上的第二記憶體庫；一對應於該第一記憶體庫及該第二記憶體庫的全域資料線；一第一感測放大單元，其用於感測並放大對應於該第一記憶體庫的第一局域資料匯流排上之資料；一第二感測放大單元，其用於感測並放大對應於該第二記憶體庫的第二局域資料匯流排上之資料；及一共同全域資料線驅動單元，其用於多工自該第一感測放大單元及該第二感測放大單元輸出之資料以傳輸一多工結果至該全域資料線。
本發明之實施例係關於一用於製造半導體記憶體裝置之行控制塊之方法。
圖6為根據本發明之一實施例之具一堆疊記憶體庫結構的DRAM裝置中之讀取路徑的方塊圖。
參看圖6，此實施例中之DRAM裝置包括：堆疊在一行方向上的第一記憶體庫BANK0及第二記憶體庫BANK1；一對應於堆疊的第一記憶體庫BANK0及第二記憶體庫BANK1的全域資料匯流排GIO；及一共同全域資料匯流排驅動單元GIODRV_COM，其用於多工分別對應於第一記憶體庫BANK0及第二記憶體庫BANK1的第一局域資料匯流排LIO_DN至第二局域資料匯流排LIO_UP上之資料且傳輸多工結果至全域資料匯流排GIO。
在圖6中，第二記憶體庫BANK1配置在第一BANK0之 上。亦即，實施兩記憶體庫BANK0堆疊結構。然而，可堆疊四個以上的記憶體庫。對應於第二記憶體庫BANK1的第二局域資料匯流排LIO_UP係經由第一記憶體庫BANK0配置至該共同資料匯流排驅動單元。對應於第一記憶體庫BANK0的第一局域資料匯流排LIO_UP配置至該共同資料匯流排驅動單元。
亦即，在此實施例中，先前技術之資料匯流排驅動電路未分配給每一記憶體庫。堆疊之記憶體庫共用該資料匯流排驅動電路。
圖7為DRAM裝置中之讀取路徑的方塊圖。
參看圖7，DRAM裝置包括：一第一記憶體庫BANK0；一與第一記憶體庫BANK0堆疊在行方向上的第二記憶體庫BANK1；一對應於第一記憶體庫BANK0及第二記憶體庫BANK1的全域資料匯流排GIO；一第一感測放大電路DBSA 0，其用於感測並放大對應於第一記憶體庫BANK0的第一局域資料匯流排LIO_DN上之資料；一第二感測放大電路DBSA 1，其用於感測並放大對應於第二記憶體庫BANK1的第二局域資料匯流排LIO_UP上之資料；及一共同全域資料匯流排驅動單元GIODRV_COM，其用於多工來自第一感測放大電路DBSA 0及第二感測放大電路DBSA 1之資料且傳輸多工結果至全域資料匯流排GIO。
與圖5中所說明之典型方法相比，第一感測放大電路DBSA 0及第二感測放大電路DBSA 1之結構與圖3A之資料匯流排感測放大器之結構相同。
然而，圖3A之資料匯流排感測放大器未分配給每一記憶體庫。第一記憶體庫BANK0及第二記憶體庫BANK1共用圖3A的一個資料匯流排感測放大器。亦即，可能節省圖3A的一個資料匯流排感測放大器之電路尺寸。
圖8為圖7中之共同資料匯流排驅動單元GIODRV_COM的電路圖。
參看圖8，共同資料匯流排驅動單元GIODRV_COM包括一多工單元800、一緩衝單元810及一輸出驅動單元820。多工單元800多工並輸出來自第一感測放大電路DBSA 0的第一正輸出信號LIO_DNS及第一負輸出信號LIOB_DNS以及來自第二感測放大電路DBSA 1的第二正信號LIO_UPS及第二負信號LIOB_UPS。緩衝單元810緩衝多工單元800之一輸出。輸出驅動單元820回應緩衝單元810之一輸出信號而上拉/下拉驅動全域資料匯流排GIO。
多工單元800包括一第一反及閘NAND11及一第二反及閘NAND12。第一反及閘NAND11接收第二感測放大電路DBSA 1之第二正信號LIO_UPS及第一感測放大電路DBSA 0之第一正輸出信號LIO_DNS。第二反及閘NAND12接收第一感測放大電路DBSA 0之負輸出信號LIOB_DNS及第二感測放大電路DBSA 1之第二負信號LIOB_UPS。
緩衝單元810包括第一反相器INV11、第二反相器INV12及第三反相器INV13。第一反相器INV11接收第一反及閘NAND11之一輸出信號。第二反相器INV12接收第二反及閘NAND12之一輸出信號。第三反相器INV13接收第二反 相器INV12之一輸出信號。
輸出驅動單元820包括一上拉PMOS電晶體MP11及一下拉NMOS電晶體MN11。上拉PMOS電晶體MP11之源極及汲極分別連接至一供應電壓VDD端子及一全域資料匯流排GIO，且接收第一反相器INV11之一輸出信號。下拉NMOS電晶體MN11之源極及汲極分別連接至接地電壓VSS端子及全域資料匯流排GIO，且接收第三反相器INV13之一輸出信號。
在下文中，將簡要描述根據本發明之一實施例之DRAM裝置中之讀取操作。
當施加一有效命令且啟動第一記憶體庫BANK0之字線時，資料係藉由一後續讀取命令而傳輸至一位元線、一區段資料匯流排及一第一局域資料匯流排LIO_DN。第一局域資料匯流排LIO_DN上之資料由第一感測放大電路DBSA 0感測並放大。因此，第一正輸出信號LIO_DNS及第一負輸出信號LIOB_DNS具有一對應於經感測且放大之資料之位準。
對應於第一局域資料匯流排LIO_DN的第二記憶體庫BANK1之第二局域資料匯流排LIO_UP係以供應電壓VDD位準預充電。亦即，第二感測放大電路DBSA 1之第二正信號LIO_UPS及第二負信號LIOB_UPS經固定為一高位準。
因此，多工單元800中之第一反及閘NAND11將第一感測放大電路DBSA 0之第一正信號LIO_DNS反相並輸出。第 二反及閘NAND12將第一感測放大電路DBSA 0之第一負輸出信號LIOB_DNS反相並輸出。亦即，選擇性地輸出第一感測放大電路DBSA 0之一輸出信號。輸出驅動單元820以一對應於該輸出信號之位準驅動全域資料匯流排GIO。
相反地，當啟動第二記憶體庫BANK1時，多工單元800選擇性地輸出第二感測放大電路DBSA 1之一輸出信號。
在本發明中，資料匯流排驅動電路係共用的，且因此，行控制塊尺寸大大減小。結果，淨晶粒良率增加。
雖然已關於特定實施例描述本發明，但本發明之以上實施例係說明性而非限制性的。熟習此項技術者易於瞭解，在不脫離如以下申請專利範圍中所界定之本發明之精神及範疇的情況下，可做出各種改變及修改。
舉例而言，在此實施例中，堆疊了兩個記憶體庫。然而，本發明可應用於包括大於4的偶數記憶體庫之記憶體庫結構。
又，在此實施例中，多工單元包括兩個反及閘。然而，多工單元可藉由其他方法實施。
此外，作為一實例，本發明應用於DRAM裝置。然而，本發明亦可應用於具堆疊記憶體庫結構及階層式資料匯流排結構的其他半導體記憶體裝置。
300A‧‧‧第一放大電路
300B‧‧‧第二放大電路
800‧‧‧多工單元
810‧‧‧緩衝單元
820‧‧‧輸出驅動單元
BANK0‧‧‧第一記憶體庫
BANK1‧‧‧第二記憶體庫
BISH‧‧‧位元線分離信號
BL‧‧‧第一位元線
BLB‧‧‧第二位元線
BLSA‧‧‧位元線感測放大器
D0‧‧‧第一輸出信號
D0B‧‧‧第二輸出信號
DBSA 0‧‧‧第一感測放大電路
DBSA 1‧‧‧第二感測放大電路
GIO‧‧‧全域資料匯流排
GIO 0~GIO 15‧‧‧全域資料匯流排
GIODRV_COM‧‧‧共同資料匯流排驅動單元
INV1‧‧‧第一反相器
INV2‧‧‧第二反相器
INV3‧‧‧第三反相器
INV4‧‧‧第四反相器
INV5‧‧‧第五反相器
INV11‧‧‧第一反相器
INV12‧‧‧第二反相器
INV13‧‧‧第三反相器
IOSA‧‧‧資料匯流排感測放大器
IOSASTB‧‧‧選通信號
IOSTB1‧‧‧第一選通信號
IOSTB2‧‧‧第二選通信號
IOSW‧‧‧輸入/輸出切換控制信號
LIO‧‧‧第一局域資料匯流排
LIO_DN‧‧‧第二局域資料匯流排
LIO_DNS‧‧‧第一正輸出信號
LIO_UP‧‧‧第一局域資料匯流排
LIO_UPS‧‧‧第二正信號
LIO 0~LIO 15‧‧‧局域資料匯流排
LIOB‧‧‧第二局域資料匯流排
LIOB_DNS‧‧‧第一負輸出信號
LIOB_UPS‧‧‧第二負信號
MC‧‧‧記憶體單元
MN1‧‧‧下拉NMOS電晶體
MN11‧‧‧下拉NMOS電晶體
MP1‧‧‧上拉PMOS電晶體
MP11‧‧‧上拉PMOS電晶體
NAND11‧‧‧第一反及閘
NAND12‧‧‧第二反及閘
OUT‧‧‧正輸出信號
OUTB‧‧‧負信號
OUTBNOD‧‧‧第二輸出端子
OUTNOD‧‧‧第一輸出端子
RTO‧‧‧上拉功率位準
SB‧‧‧下拉功率位準
SIO‧‧‧第一區段資料匯流排
SIO<0>‧‧‧第一區段資料匯流排
SIO<1>‧‧‧第二區段資料匯流排
SIO<2>‧‧‧第三區段資料匯流排
SIO<3>‧‧‧第四區段資料匯流排
SIOB‧‧‧第二區段資料匯流排
WD‧‧‧寫入驅動器
WL‧‧‧字線
YI‧‧‧行選擇信號
圖1說明DRAM裝置之資料匯流排結構。
圖2A說明用於DRAM裝置之讀取操作之資料傳輸路徑。
圖2B為圖2A中之電路的操作波形圖。
圖3A說明安置於資料匯流排感測放大器IOSA中之感測放大電路。
圖3B為圖3A中之感測放大電路的操作波形圖。
圖4為資料匯流排感測放大器IOSA中之全域資料匯流排驅動電路的電路圖。
圖5為具堆疊記憶體庫結構之DRAM裝置中之讀取路徑的方塊圖。
圖6為根據本發明之一實施例的具堆疊記憶體庫結構之DRAM裝置中之讀取路徑的方塊圖。
圖7為DRAM裝置中之讀取路徑的方塊圖。
圖8為圖7中之共同資料匯流排驅動單元GIODRV_COM的電路圖。
BANK0‧‧‧第一記憶體庫
BANK1‧‧‧第二記憶體庫
GIO‧‧‧全域資料匯流排
GIODRV_COM‧‧‧共同資料匯流排驅動單元
LIO_DN‧‧‧第二局域資料匯流排
LIO_UP‧‧‧第一局域資料匯流排

Claims (8)

  1. 一種半導體記憶裝置，其包含：堆疊在一行方向上的複數個記憶體庫；一對應於該複數個記憶體庫的全域資料線；及一共同全域資料線驅動單元，其經組態以多工來自對應於該等記憶體庫中之每一者的複數個局域資料線之資料且傳輸資料之一多工結果至該全域資料線，其中該共同全域資料線驅動單元係被該複數個記憶體庫所共用。
  2. 如請求項1之半導體記憶體裝置，其中該複數個局域資料線中之每一者包括一正資料線及一負資料線，該正資料線及該負資料線在一不傳輸資料之週期中被以一供應電壓位準預充電。
  3. 一種半導體記憶裝置，其包含：一第一記憶體庫；一連同該第一記憶體庫配置在一行方向上的第二記憶體庫；一對應於該第一記憶體庫及該第二記憶體庫之全域資料線；一第一感測放大單元，其經組態以感測並放大對應於該第一記憶體庫之第一局域資料匯流排上之資料；一第二感測放大單元，其經組態以感測並放大對應於該第二記憶體庫之第二局域資料匯流排上之資料；及一共同全域資料線驅動單元，其經組態以多工自該第 一感測放大單元及該第二感測放大單元輸出之資料且傳輸資料之一多工結果至該全域資料線，其中該共同全域資料線驅動單元係被該第一感測放大單元及該第二感測放大單元所共用。
  4. 如請求項3之半導體記憶體裝置，其中該共同全域資料線驅動單元包括：一多工單元，其經組態以多工該第一感測放大單元之一正/負輸出信號及該第二感測放大單元之一正/負輸出信號且接著輸出該多工結果作為該多工單元之一輸出信號；一緩衝單元，其經組態以緩衝該多工單元之該輸出信號；及一輸出驅動單元，其經組態以回應於該緩衝單元之一輸出信號而上拉/下拉驅動該全域資料線。
  5. 如請求項4之半導體記憶體裝置，其中該多工單元包括：一第一反及閘，其經組態以接收該第一感測放大單元之一正輸出信號且接收該第二感測放大單元之一正信號；及一第二反及閘，其經組態以接收該第一感測放大單元之一負輸出信號且接收該第二感測放大單元之一負輸出信號。
  6. 如請求項5之半導體記憶體裝置，其中該緩衝單元包括：一第一反相器，其經組態以接收該第一反及閘之一輸出信號； 一第二反相器，其經組態以接收該第二反及閘之一輸出信號；及一第三反相器，其經組態以接收該第二反相器之一輸出信號。
  7. 如請求項6之半導體記憶體裝置，其中該輸出驅動單元包括：一上拉PMOS電晶體，其一源極及一汲極分別連接至一供應電壓端子及該全域資料線，且經組態以接收該第一反相器之一輸出作為該電晶體之一閘極輸入；及一下拉NMOS電晶體，其一源極及一汲極分別連接至一接地電壓端子及該全域資料線，且經組態以接收該第三反相器之一輸出信號作為該電晶體之一閘極輸入。
  8. 如請求項3之半導體記憶體裝置，其中該第一局域資料線及該第二局域資料線包括一正資料線及一負資料線，該等資料線中之每一者在一不傳輸資料之週期中被以一供應電壓位準預充電。
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