JPS60136087A

JPS60136087A - 半導体記憶装置

Info

Publication number: JPS60136087A
Application number: JP58241968A
Authority: JP
Inventors: Katsuyuki Sato; 克之佐藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-12-23
Filing date: 1983-12-23
Publication date: 1985-07-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕この発明は、半導体記憶装置に関するもので、例えば、
ダイナミック型ＲＡＭ　（ランダム・アクセス・メモリ
）に利用して有効な技術に関するものである。

〔背景技術〕

半導体集積回路技術の進展によって素子の微細化が図ら
れ、記憶容量の増大が進められようとしている。このよ
うな記憶容量の増大に伴い、１本のデータ線に設けられ
るメモリセルの数が増大する。例えば、ダイナミック型
ＲＡＭにあっては、情報を電荷の形態で記憶する記憶用
のキャパシタとアドレス選択用のＭＯＳＦＥＴとからな
るダイナミック型メモリセルを小さく形成し、かつ共通
のデータ線に多くのメモリセルをつないで高集積大容量
のメモリアレイにするものである。

共通のデータ線につなぐメモリセルの数を増加させると
、上記記憶用キャパシタの容量値Ｃｓに対してデータ線
の浮遊容量の容量値Ｃｏが太き（なってしまう。これに
より、上記記憶用キャパシタに蓄積された電荷量による
データ線の電位変化が微少になるため、その読み出しが
困難となる。

そこで、実質的にメモリアレイを多分割して、１本のデ
ータ線に接続されるメモリセルの数の減らすことが提案
されている（例えば、第２３巻、第３号の「電子技術Ｊ
のｐ、３０〜ｐ、３２参照）。しかし、このようにする
と、データ線選択用のアドレスデコーダの数が増大して
素子数が多くなり、そのレイアウト面積を増大させてし
まう。

また、これにともない、アドレスデコーダの数が増大し
た分だけ消費電力が大きくなる。さらに、アドレスバッ
ファが複数個のアドレスデコーダを駆動することになる
ため、アドレスバッファの負荷が重くなるとともに、そ
の配線長が長くなるのでアドレスバッファからアドレス
デコーダへの信号伝達遅延時間が長くなるという問題が
生じる。

〔発明の目的〕

この発明の目的は、高集積度及び低消費電力であって、
高速化を達成した半導体記憶装置を提供することにある
。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

［発明の概要〕本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、一対のメモリアレイのうちアドレスデコーダ
側に近接して設けられたメモリアレイのデータ線を遠端
側に設けられたメモリアレイのデータ線の選択信号線と
して利用することによって、メモリアレイが多分割され
た半導体記憶装置の高集積度、低消費電力及び高速化を
達゛成するものである。

〔実施例〕

第１図には、この発明の一実施例のブロック図が示され
ていいる。同図の各回路ブロックは、公知のＭＯ３集積
回路の製造技術によって、特に制限されないが、１個の
単結晶シリコンのような半導体基板上において形成され
る。同図において、メモリアレイＭ−ＡＲＹ１〜メモリ
アレイＭ−ＡＲＹ４及びロウアドレスデコーダＲ−ＤＣ
ＲＩ。

Ｒ−、ＤＣＲ２及びカラムアドレスデコーダＣ−ＤＣＲ
とは、実際の幾何学的な配置に合わせて描かれている。

すなわち、カラムアドレスデコーダＣ−ＤＣＲを中心に
して、左右にそれぞれ一対のメモリアレイＭ−ＡＲＹＩ
、Ｍ−ＡＲＹ２とメモリアレイＭ−ＡＲＹ３．Ｍ−ＡＲ
Ｙ４′とがそれぞれ配置される。上記各メモリアレイＭ
−ＡＲＹＩ〜Ｍ−ＡＲＹ４のそれぞれは、特に制限され
ないが、約２５６にビット（Ｘ−２５６，Ｙ＝１０２４
）の記憶容量を持ち、全体で約１Ｍビットのような大記
憶容量に設計されるものである。上記各メモリアレイＭ
−ＡＲＹ１〜メモリアレイＭ−’ＡＲＹ４には、図示し
ないが、情報を記憶するためのメモリセルの伯、読み出
し基準電圧を形成するためのダミーセル、センスアンプ
、データ線プリチャージ回路、アクティブリストア回路
及びカラムスイッチ回路等が含まれるものである。また
、一対の平行に配置された相補データ線対（又はビット
線）に対して１２８個のメモリセルと１個のダ文−セル
がそれぞれ設けられるという、いわゆる２交点方式によ
り構成される。

アドレスバッファＡＤＢは、外部からのアドレス信号Ａ
Ｘ、ＡＹを受けて、複数の内部相補アドレス信号を形成
する。特に制限されないが、この実施例では、アドレス
ストローブ信号ＲＡＳ、ＣＡＳに同期して、アドレスバ
ッファＡＤＢに、１０ビツトのアドレス信号が多重化し
て時系列的に１共給される。アドレスバッファＡＤＢは
、ロウアドレスストローブ信号ＲＡＳに同期して供給さ
れた外部アドレス信号ＡＸに基づいて、１０ビア）の内
部相補アドレス信号を形成し、このうちの９ビツトの内
部相補アドレス信号をロウアドレスデコーダＲ−ＤＣＲ
Ｉ、Ｒ−ＤＣＲ２に送出する。

また、アドレスバッファＡＤＨは、カラムアドレススト
ローブ信号ＣＡＳに同期して供給された外部アドレス信
号ＡＹに基づいて、１０ビツトの内部相補アドレス信号
を形成し、これをカラムアドレスデコーダＣ−ＤＣＨに
送出する。

上記カラムアドレスデコーダＣ−ＤＣＲは、１０ビツト
の内部相補アドレス信号を受け、メモリアレイＭ−ＡＲ
ＹＩ、Ｍ−ＡＲＹ２．Ｍ−ＡＲＹ３及びＭ−ＡＲＹ４の
それぞれの１０２４組の相補データ線対から、この１０
ビツトの内部相補アドレス信号によって指定された相補
データ線を選択するための選択信号を形成する。この選
択信号は、後述するように左右の２対のメモリアレイＭ
−ＡＲＹに対して共通に用いられる。

また、上記メモリアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ４１
７）下（１１１には、ロウアドレスデコーダＲ−ＤＣＲ
１，Ｒ−ＤＣＲ２が設けられている。こられノロウアド
レスデコーダＲ−ＤＣＲＩ、Ｒ−ＤＣＲ２のそれぞれは
、アドレスバッファＡＤＢからの９ビツトの内部相補ア
ドレス信号を受ける。これにより、ロウアドレスデコー
ダＲ−ＤＣＲ１は、メモリアレイＭ−ＡＲＹＩとＭ−Ａ
ＲＹ２とによって構成された５１２本のワード線のうち
、上記９ビツトの内部相補アドレス信号によって指定さ
れたワード線を選択する選択信号と、このワード線の選
択によって選択されるメモリセルに対して基準電圧を形
成するダミーセルを選択するための選択信号を形成する
。ロウアドレスデコーダＲ−ＤＣＲ２も、上記アドレス
デコーダＲ−ＤＣＲ１と同様に、９ビツトの内部相補ア
ドレス信号によって指定されたワード線を、メモリアレ
イＭ−ＡＲＹ３とＭ−ＡＲＹ４によって構成された５１
２本のワード線から選択するための選択信号と、このワ
ード線の選択によって選択されるメモリセルに対応した
ダミーセルを選択するための選択信号とを形成する。な
お、ダミーセルを選択するための選択信号は、ダミーワ
ード線を介してダミーセルに伝えられる。

５１２本のワード線のうちから、所望のワード線を選択
するためにロウアドレスデコーダに供給される上記９ビ
ツトの内部相補アドレス信号のうち、特に制限されない
が、第２位ビットの内部相補アドレス信号が、一対のメ
モリアレイＭ−ＡＲＹ１．Ｍ−ＡＲＹ２　（Ｍ−ＡＲＹ
３．Ｍ−ＡＲＹ４）のうちのいずれからワード線を選択
するかを決めるアドレス信号として用いられる。言い換
えるならば、この第２位ビットの内部相補アドレス信号
に従って、一対のメモリアレイのうちのいずれか一方か
らメモリセルが選択される。

後で第２図を用いて詳しく説明するが、このように、一
対のメモリアレイのうちのいずれか一方からメモリセル
を選択するために使われる第２位ビットの内部相補アド
レス信号は、上記カラムアドレスデコーダＣ−ＤＣＨに
よって形成されたアドレスデコーダ出力を上記一対のメ
モリアレイＭ−ＡＲＹＩ、Ｍ−ＡＲＹ２とメモリアレイ
Ｍ−ＡＲＹ３．Ｍ−ＡＲＹ４のうちいずれかに供給する
かを選択する信号としても用いられる。

これによって、アドレスデコーダＣ−ＤＣＲ及びＲ−Ｄ
ＣＲ１から出力された選択信号により、一対のメモリア
レイＭ−ＡＲＹ１．Ｍ−ＡＲＹ２から、例えば１個のメ
モリセルが選択される。同様に、アドレスデコーダＣニ
ーＤ　ＣＲ及びＲ−ＤＣＲ２から出力された選択信号に
より一対のメモリアレイＭ−ＡＲＹ３．Ｍ−ＡＲＹ４か
ら１個のメモリセルが選択される。

すわなち、左側のメモリアレイＭ−ＡＲＹＩ。

Ｍ−ＡＲＹ２と、右側のメモリアレイＭ−ＡＲＹ３、Ｍ
−ＡＲＹ４からそれぞれ１個のメモリセル、合成で２個
のメモリセルが選択される。この２個のメモリセルのう
ち、いずれのメモリセルに対して書込み、あるいは読み
出しを行うかは、アドレスバッファＡＤＢが外部アドレ
ス信号ＡＸに基づいて形成した１０ビツトの内部相補ア
ドレス信号のうち所望のワード線を選択するために使わ
れた上記９ビツトの内部相補アドレス信号以外の内部相
補アドレス信号（特に制限されないが、最上位ピントの
内部相補アドレス信号）によって決定される。言い換え
るならば、この残りｌビットの内部相補アドレス信号に
よって、左右のメモリアレイＭ−ＡＲＹ１．Ｍ−ＡＲＹ
２とメモリアレイＭ−ＡＲＹ３．Ｍ−ＡＲＹ４のいずれ
か一方が選択される。

これにより、上述したようにして選択された２個のメモ
リセルのうち、上記残りの１ビツトの内部相補アドレス
信号によって選択されたメモリアレイＭ−ＡＲＹ１．Ｍ
−ＡＲＹ２　（又はＭ−ＡＲＹ３．Ｍ−ＡＲＹ４）から
選択されたメモリセルが、電気的に共通データ線ＣＤＬ
に結合される。

図面を簡素化するために、この残り１ビツトの内部相補
アドレス信号によってメモリアレイを選択する選択回路
は、同図に示されていない。

書込み動作においては、上述のようにして選択されたメ
モリセルに、データ入力ハッファＤＩＢからの書込み信
号が供給される。これに対して、読み出し動作において
は、選択されたメモリセルからの信号が、データ出カバ
ソファＤＯＢを介して外部に出力される。

なお、上述した説明及び後に述べる説明において、１ビ
ツトの内部相補アドレス信号とは、外部アドレス信号と
実質的に同位相の内部アドレス信号と、この外部アドレ
ス信号に対して実質的に位相反転された内部アドレス信
号とを合わせ呼んでいる。

また、タイミング発生回路ＴＧは、外部から供給された
ロウアドレスス［ローブ信号ＲＡＳ、カラムアドレスス
トローブ信号ＣＡＳ及びライトイネーブル信号ＷＥを受
け、内部動作に必要な各種タイミング信号を形成する。

なお、基板バックバイアス発生回路も設けられている（
図示せず）。

第２図には、上記メモリアレイＭ−ＡＲＹＩ。

Ｍ−ＡＲＹ２の要部具体的一実施例の回路図が例示的に
示されている。

メモリセルは、代表として示されているように、アドレ
ス選択用のＮチャンネルＭＯ３ＦＥＴＱｍと情報記憶用
キャパシタＣ３とによって構成される。また、センスア
ンプＳＡは、一対の相補データ線対り、Ｄにその入出力
ノードが接続され、ゲートとドレインとが交差結線され
たＮチャンネルＭＯ３ＦＥＴＱ１．Ｑ２により構成され
る。そして、その共通化されたソースは、同じメモリア
レイＭ−ＡＲＹ１の他のセンスアンプＳＡと共通接続さ
れる。この共通接続されたソ・−ス線φｐａｌは、この
メモリアレイＭ−ＡＲＹＩが選択されたときオン状態と
なるパワースイッチＭＯ３ＦＥＴによって回路の接地電
位が供給される（図示せず）。

上記カラムアドレスデコーダＣ−ＤＣＲは、特にｉ＃Ｊ
限されないが、ナンド（Ｎ　Ａ　Ｎ　Ｄ）ゲ−１・回路
Ｇｌ、Ｇ２等により構成される。これによって、ロウレ
ベル（論理“０″）の選択信号を形成する。

このナントゲート回路Ｇ１によって形成されたアドレス
デコーダ出力信号は、特に制限されないが、内部アドレ
ス信号ａ８を受けるＮチャンネルＭ０３ＦＥＴＱ７．Ｑ
Ｂを介して、代表として示されているメモリアレイＭ−
ＡＲＹ１における相補データ線対り、Ｄと共通データ線
対ＣＤ、　♂五との間に設けられ、カラムスイッチを構
成するＰチャンネルＭＯ８ＦＥＴＱ３．Ｑ４のゲートに
供給される。他のナントゲート回路Ｇ２によって形成さ
れたアドレスデコーダ出力信号は、特に制限されないが
、内部アドレス信号ｉ８を受けるＮチャンネルＭＯ３Ｆ
ＥＴＱＩ　５．Ｑｌ　６を介して他の代表として示され
いるカラムスイッチを構成するＰチャンネルＭＯ３ＦＥ
ＴＱＩ　１．Ｑｌ　２のゲートに供給される。

また、上記代表として示され−ζいるナントゲート回路
Ｇ１によって形成されたアドレスデコーダ出力信号は、
特に１１限されないが、内部アドレス信号ａ８を受ける
ＮチャンネルＭＯ３ＦＥＴＱ２０、Ｑ２１を介して上記
相補データ線対り、下に供給される。そして、この相補
データ線対り、　Ｄの他端（遠端側・・メモリアレイＭ
−ＡＲＹ２に近接した側）と、メモリアレイＭ　−Ａ　
ＲＹ　２のカラムスイッチを構成する上記同様なＰチャ
ンネルＭＯ３ＦＥＴＱ５．Ｑ６のゲートとの間に、上記
内部アドレス信号ａ８を受けるＮチャンネルＭＯＳＦＥ
ＴＱ９．ＱＩＯが設けられる。このようにすることによ
って、メモリアレイＭ−ＡＲＹ２のカラムスイッチ（デ
ータ線）を選択するとき、必然的に非選択状態となるメ
モリアレイＭ−ＡＲＹ１の相補データ線対り、Ｄ（一方
だけでもよい）を利用して、アドレスデコーダ出力信号
をメモリアレイＭ−ＡＲＹ２のカラムスイッチに供給す
るものである。

他の代表として示されているメモリアレイＭ−ＡＲＹ２
のカラムスイッチを構成するＰチャンネルＭＯ３ＦＥＴ
ＱＩ　３．Ｑｌ、４のゲートには、上記ＭＯ３ＦＥＴＱ
９．ＱＩＯと類似のＮチャンネルＭＯ３Ｆ’ＥＴＱＩ　
７．Ｑｌ　Ｂ及びメモリアレイＭ−ＡＲＹ１の相補デー
タ線対り、　ＤとＮチャンネルＭＯ３ＦＥＴＱ２２．Ｑ
２３とを介してナントゲート回路Ｇ２によって形成され
たアドレスデコーダ出力信号が供給されるものである。

この実施例では、例えば、メモリアレイＭ　−ＡＲＹＩ
、Ｍ−ＡＲＹ２から所望のメモリセルを選択するために
、ロウアドレスデコーダＲ−ＤＣＲ１（Ｒ−ＤＣＲ２も
同じ）は、９ビツトの内部相補アドレス信号８０〜ａ８
（ここで、外部から供給されたアドレス信号Ａｔに対し
て同相の内部アドレス信号ａｉと逆相のアドレス信号ａ
ｉとを合わせて内部相補アドレス信号ａｔのように表記
するものである。以下、同じ）を解読して、１１５１２
の選択信号を形成する。上記９ビツトの内部相補アドレ
ス信号１０〜１８のうぢ、内部相補アドレス信号１８が
、上述した第２位ビットの内部相補アドレス信号に相当
する。したがって、この内部相補アドレス信号１８に従
って、一対のメモリアレイＭ−ＡＲＹＩ、Ｍ−ＡＲＹ２
　（Ｍ−ＡＲＹ３．Ｍ−ＡＲＹ４）のうちのいずれか一
方からのメモリセルが選択される。言い換えるならば、
この内部相補アドレス信号１８に従って、一対のメモリ
アレイのうちのいずれか一方のメモリアレイにおけるワ
ード線及びダミーワード線が選択される。この実施例に
おいては、上記第２位ビットの内部アドレス信号ａ８が
ハイレベル（ａ８はロウレベル）の時、メモリアレイＭ
−ＡＲＹ２　（Ｍ−ＡＲＹ３）からメモリセルが選択さ
れる。すなわち、この時、メモリアレイＭ−ＡＲＹ２　
（Ｍ−ＡＲＹ３）における２５６本のワード線と２本の
ダミワード線のうち、上記内部相補アドレス信号ａＯ〜
ａ７によって指定されたワード線とダミーワード線が選
択される。また、この実施例においては、この時、メモ
リアレイＭ−ＡＲＹＩ　（Ｍ−ＡＲＹ４）におけるワー
ド線とダミーワード線は、選択されない。

これに対して、上記内部アドレス信号ａ８がロウレベル
（ａ８はハイレベル）時には、メモリアレイＭ−ＡＲＹ
Ｉ　（Ｍ−ＡＲＹ４）からメモリセルが選択される。す
なわち、この時、メモリアレイＭ−ＡＲＹＩ　（Ｍ−Ａ
ＲＹ４）における２５６本のワード線と２本のダミワー
ド線のうち、上記内部相補アドレス信号１０〜１７によ
って指定されたワード線とダミーワード線が選択される
。なお、この時、メモリアレイＭ−ＡＲＹ２　（Ｍ−Ａ
ＲＹ３）におけるワード線とダミーワード線は、選択さ
れない。

メモリアレイＭ−ＡＲＹＩからメモリセルを選択する場
合、すなわち、上述のようにメモリアレイＭ−ＡＲＹＩ
のワード線、ダミーワード線を選択する場合には、その
第２位のビットの内部アドレス（ｉ号ａ８がロウレベル
（ビットｉ８はハイレベル）になるためＮチャンネルＭ
ＯＳＦＥＴＱ２０、Ｑ２１．Ｑ９．ＱＩＯ及びＭＯ３Ｆ
ＥＴＱ２２、Ｑ２３．Ｑｌ７．Ｑｌ８がオフ状態となる
。

したがって、ナントゲート回路Ｇｌ、Ｇ２のアドレスデ
コーダ出力信号が対応する上記選択されるところのメモ
リアレイＭ−ＡＲＹ１の相補データ線対り、Ｄに供給さ
れることはないから、その選択動作に何等影響を及ぼす
ことはない。また、上記選択されるメモリアレイＭ−Ａ
ＲＹ１の相補データ線対り、　Ｄの信号がメモリアレイ
Ｍ−ＡＲＹ２のカラムスイッチを構成するＰチャンネル
ＭＯ３ＦＥＴＱ５．Ｑ６及びＭＯ３ＦＥＴＱ１３．Ｑｌ
４のゲートに供給されることはないから、非選択状態の
メモリアレイＭ−ＡＲＹ２の共通相補データ線対ＣＤ、
ＣＤはハイインピーダンス状態のままとなる。

一方、メモリアレイＭ−ＡＲＹ２からメモリセルを選択
する時には、その第２位のビットの内部アドレス信号ａ
８がハイレベル（ビットａ８はロウレベル）になるため
、ＮチャンネルＭＯ３ＦＥＴＱ２０．Ｑ２１．Ｑ９．Ｑ
ＩＯ及びＭＯ３ＦＥＴＱ２２．Ｑ２３．Ｑ１？、ＱｌＢ
がオン状態となる。したがって、ナントゲート回路Ｇｌ
、Ｇ２のアドレスデコーダ出力信号が対応する非選択状
態のメモリアレイＭ−ＡＲＹＩの相補データ線対り、Ｄ
を通して上記選択されるメモリアレイＭ−ＡＲＹ２のカ
ラムスイッチを構成するＰチャンネルＭＯ３ＦＥＴＱ５
．Ｑ６等に供給される。これによって、メモリアレイＭ
−ＡＲＹ２の相補データ線対の選択動作が行われる。こ
の場合、ロウレベルの選択信号を伝達するものであるの
で、上記非選択状態のメモリアレイＭ−ＡＲＹＩにおけ
るセンスアンプＳＡを構成する交差結線されたＭＯ３Ｆ
ＥＴＱＩ、Ｑ２等がオン状態となって、他の非選択信号
（ハイレベル）を供給する相補データ線対と、この選択
信号を伝えたる相補データ線対とが接続されてしまうよ
うなことによって生じる娯動作を防止できるものである
。

このような動作によって、上記カラムアドレスデコーダ
Ｃ−ＤＣＲは、２対のメモリアレイＭ−ＡＲＹ１．Ｍ−
ＡＲＹ２及びＭ−ＡＲＹ３．Ｍ−ＡＲＹ４に対して共通
に用いられる。

なお、特に制限されないが、内部相補ロウアドレス信号
の最上位ビット１９は、上記左右のメモリアレイＭ−Ａ
ＲＹＩ、Ｍ−ＡＲＹ２とメモリアレイＭ−ＡＲＹ３．Ｍ
−ＡＲＹ４の共通データ線対の内、いずかを上記データ
出力バッファＤＯＢ又はデータ入カバソファＤＩＲに接
続するかを決めるために用いられる（図示せず）。

また、特に制限されないが、上記相補データ線対り、Ｄ
は、アルミニュウム配線層によって構成され、これと交
差するワード線、ダミーワード線及び上記Ｎチャンネル
ＭＯ３ＦＥＴＱ９．ＱＩＯ。

Ｑ２０．Ｑ２１等のゲートに内部アドレス信号ａ８を供
給する配線は、導電性ポリシリコン層によって構成され
る。これにより、１層のアルミニニウム層の製造技術に
よってメモリアレイを形成することができるものである
。

〔効　果〕

（ｌ）１つのカラムアドレスデコーダに近接して設けら
れたメモリアレイのデータ線を利用して、そのデータ線
の遠端側に配置された他のメモリアレイにデータ線選択
信号を伝えるようにしたことによって、カラムアドレス
デコーダの数を削減できるという効果が得られる。

（２）上記（１）により、カラムアドレスデコーダを構
成する素子数の削減が図られるから、高集積度の半導体
記憶装置を得ることができるという効果が得られる。

（３）上記（１）により、アドレスデコーダでの低消費
電力化を図ることができるという効果が得られる。

（４）アドレスバッファに対して１個のカラムアドレス
デコーダを設けることになるため、アドレスバッファの
負荷を軽くできることによって、その高速化を図ること
ができるという効果が得られる。

（５）１つのカラムアドレスデコーダに対して左右一対
つづの合計４個のメモリアレイを配置できることによっ
て、各メモリアレイにおけるメモリセルの数を少なくで
きる。これにより、データ線の浮遊容量Ｇｏが小さくな
ることによって、メモリセルの情報記憶用キャパシタＣ
ｓとの比Ｃｓ　／　Ｃ。

を大きくできるため、比較的大きな読み出し信号が得ら
れるから、耐雑音性の向上と高速読み出し動作化を実現
できるという効果が得られる。

（６）上記（５）により、データ線の浮遊容量の容量値
が小さくなるため、そのプリチャージに要する電流を削
減できるから、上記（３）による効果との相乗作用によ
りいっそうの低消費電力化を図ることができるという効
果が得られる。

（７）相補データ線対をアルミニュウム層で構成し、こ
れと交差するワード線、ダミーワード線及びカラムアド
レスデコーダ出力信号を切り換えるアドレス信号線を導
電性ポリシリコン層により構成することによって、１層
のアルミニュウム層の製造プロセスを利用できる。これ
により、比較的簡単な製造プロセスにより形成すること
ができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、メモリアレイ
の構成は、第１図のブロック図において、ロウアドレス
デコーダＲ−ＤＣＲＩ、Ｒ−ＤＣＲ２を中心として上下
にそれぞれ４対のメモリアレイを配置することによって
、合計８個のメモリアレイに分割するものであってもよ
い。また、各メモリアレイの記憶容量は、種々の実施形
態を採ることができる。さらに、外部アドレス信号は、
ロウ／カラムアドレス信号をそれぞれ独立した外部端子
から供給するようにするものであってもよい。

第２図において、メモリアレイＭ−ＡＲＹ２にアドレス
デコーダ出力信号を供給するためのメモリアレイＭ−Ａ
ＲＹＩの相補データ線対は、一方のみを用いるものであ
ってもよい。この場合、」上記メモリアレイＭ−ＡＲＹ
ＩのセンスアンプＳＡを構成するＭＯ３ＦＥＴＱＩがオ
ン状態となることを防止するため、少なくとも上記アド
レスデコーダ出力信号の伝達に用いられない方のデータ
線にもアドレスデコーダ出力信号を供給することが望ま
しい。すなわち、上記ナントゲート回路Ｇｌ側のＮチャ
ンネルＭＯ３ＦＥＴＱ７．ＱＢは、両方とも設けること
が望ましく、メモリアレイＭ−ＡＲＹＺ側のＮチャンネ
ルＭＯ３ＦＥＴＱ９．Ｑ１０は、その一方を省略するも
のであってもよい。

また、第２図において、ＭＯ３ＦＥＴＱ７．Ｇ８は、省
略し、ナントゲート回路Ｇ１の出力信号が直接カラムス
イッチＭＯ３ＦＥＴＱ３．Ｇ４に供給されるようにして
もよい。ただし、第２図に示されているようにＭＯ３Ｆ
ＥＴＱ７．Ｇ８を設けておけば、メモリアレイＭ−ＡＲ
Ｙ２を選択するときにメモリアレイＭ−ＡＲＹ１のデー
タ線ＣＤ、ＣＤは、ゲート回路Ｇ１の負荷とならない。

これにより、高速化を図ることができる。

また、複数ビットａ位で入出力が行われるようにしても
よい。さらに、２層のアルミニュウム層の製造プロセス
が使える場合には、ワード線、データ線及び上述した各
信号線をアルミニュウム層で形成してもよい。このよう
にすれば、さらに高速動作化を図ることができる。

（利用分野〕以上の説明では主として本願発明者によって成された発
明をその背景となったダイナミック型ＲＡＭに適用した
場合について説明したが、これに限定されるものではな
く、上記類似のデータ線とワード線とからるメモリアレ
イを持つ各種半導体記憶装置に広く利用できる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、第２図は、その要部一実施例を示す回路図である。Ｍ−ＡＲＹ　１〜Ｍ−ＡＲＹ４・・メモリアレイＣ−Ｄ
ＣＲ・・カラムアドレスデコーダ、Ｒ−ＤＣＲｌ、Ｒ−
ＤＣＲ２・・ロウアドレスデコーダ、ＡＤＨ・・アドレ
スバッフ１、ＴＧ・・タイミング発生回路、ＤＯＢ・・
データ出カバソファ、ＤＩＲ・・データ入カバソファ、
ｓＡ・・センスアンプ、Ｇｌ、Ｇ２・・ナントゲート回
路代理人弁理士　高橋　明夫

Claims

【特許請求の範囲】１、データ線の選択信号を形成するアドレスデコーダに
近接して設けられ、そのデコーダ出力信号によって選択
されるデータ線を有する第１のメモリアレイと、上記第
１のメモリアレイの遠端側に設けられ、上記メモリアレ
イのデータ線を通したデコード出力信号と特定のアドレ
ス信号とによりそのデータ線の選択信号が供給される第
２のメモリアレイとを含むことを特徴とする半導体記憶
装置。２、上記メモリアレイは、一対の平行に配置された相補
データ線対と、上記一対のデータ線にそれぞれ同数膜け
られ、情報記憶用のキャパシタとアドレス選択用のＭＯ
ＳＦＥＴとにより構成されたダイナミック型のメモリセ
ルとを合む２交点方式により構成されるものであること
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置。３、上記メモリアレイは、上記アドレスデコーダに対し
て左右に合計４個以上設けられるものであることを特徴
とする特許請求の範囲第１又は第２項記載の半導体記憶
装置。４、上記第２のメモリアレイのデータ線を選択するカラ
ムスイッチＭＯ３ＦＥＴは、ＰチャンネルＭＯ８ＦＥＴ
により構成され、その選択信号は回路の接地電位側のロ
ウレベルであることを特徴とする特許請求の範囲第１、
第２又は第３項記載の半導体記憶装置。