JPH04147490A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置、特に、大容量にして低価格
な半導体記憶装置に関する。

〔従来の技術〕

ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）は
、大容量の半導体記憶装置の代表的なものである。ＤＲ
ＡＭでは、第２図に示すように互いに平行に複数のワー
ド線Ｗを配置し、それと交わるように複数のデータ線り
が配置され、それらの所望の交点にメモリセルＭＣを配
置して、メモリアレーを構成する。１個のメモリセルＭ
Ｃは、情報記憶手段としての１個の蓄積容量Ｃｓと、ス
イッチとしての１個のＭｏＳトランジスタＭによって、
構成されるのが一般的である。蓄積容量Ｃｓに蓄えられ
た電荷量で、２進１桁（１ビツト）の情報を記憶する。

また各メモリセルはＭＯＳトランジスタＭによりデータ
線に接続されており、ＭＯＳトランジスタＭを介して各
メモリセル内の蓄積容量とデータ線との間で信号の授受
が行われる。

読出し動作は、以下のように行う。待機状態ではデータ
線をある一定の電位にプリチャージしておき、フローテ
ィング状態にした後、ワード線によりＭＯＳトランジス
タＭをＯＮにする。蓄積容量Ｃｓに蓄えられていた電荷
が、データ線りの寄生容量ＣＤとの間で再配分され、デ
ータ線りの電位が変化する。この信号について、データ
線りに接続された信号検出手段（図示せず）により、１
′″かｔｔ　Ｏｊｊかを判定する。通常、破壊読出しを
したメモリセルの情報を再書込みする手段がデータ線に
設けられ、信号検出手段による判定結果に応じてデータ
線を、“１”に対応した高電位またはパ０′″に対応し
た低電位にする。ワード線Ｗを下げることにより、その
電位に応じた電荷が蓄積容量Ｃ３に蓄えられる。ただし
、この再書込み手段は、信号検出手段が自動的にその機
能を果たしている場合もある。また書込み動作は、書込
み手段によりデータ線を高電位あるいは低電位にするこ
とにより、再書込みと同様にして行うことができる。

ＤＲＡＭの高集積化の方法として、メモリセルを立体化
して、その面積を削減する方法が提案されている。例え
ば、アイ・イー・デー・エム、ダイジェス１〜　オブ　
テクニカル　ペーパーズ（１９７８）第３４８頁から第
３５１頁（１９７８ＩＥＤＭ、　Ｄｉｇｅｓｔ　ｏｆ　
Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ、　ｐｐ、　３４８
−３５１）に、積層容量型メモリセル（ＳＴＣセル）に
ついて論じられている。これは、蓄積容量部をシリコン
基板上に積み上げ、信号量の確保に必要な容量値を小さ
な面積で得ようとするメモリセルである。ＳＴＣセルの
断面図、平面図、等価回路をそれぞれ第３図（ａ）、（
ｂ）、（ｃ）に示す。断面図は、平面図におけるＡ−Ａ
’部の断面を示している。

同図において、Ｗ　（Ｗｌ、Ｗ２）がワード線、ＳＮ　
（ＳＮ１，５Ｎ２）が蓄積電極、ＰＬがプレート電極、
Ｄがデータ線である。これらは、例えばそれぞれ、１層
目ポリシリコン、２層目ポリシリコン、３層目ポリシリ
コン、アルミニウムで構成される。ＣＩはキャパシタ用
絶縁膜、例えばシリコンオキサイドのような絶縁膜で形
成される。ワード線Ｗと活性領域（ａｃｔｉｖｅ　ａｒ
ｅａ）との交差部をゲートとしてｎチャネルＭｏｓトラ
ンジスタＭが構成され、キャパシタ用絶縁膜ＣＩをはさ
んだ蓄積電極ＳＮとプレート電極ＰＬとで蓄積容量Ｃｓ
が構成される。ＭＯＳトランジスタＭのドレインである
ｎ＋拡散層とデータ線りとは、接続孔ＤＣＮＴにより接
続される。また、ＭＯＳトランジスタＭのソースである
ｎ＋拡散層と蓄積電極ＳＮとは、接続孔ＭＣＮＴにより
接続される。

第３図（ａ）、（ｃ）は、それぞれ、メモリセル２個分
を、第３図（ｂ）はメモリセル４個分、を示しており、
これをマトリックス状に複数個配置し、メモリアレーを
構成する。

この構造では、蓄積容量のためにシリコン基板上に必要
な面積が、はぼ、ＭＯＳトランジスタのソース部と蓄積
電極との接続孔ＭＣＮＴの面積だけとなり、メモリセル
の面積が小さい。また、ＭＯＳトランジスタのドレイン
とデータ線との接続孔ＤＣＮＴを、２個のメモリセルで
共有して、その面積の削減もはかっている。

〔発明が解決しようとする課題〕

しかし、このような蓄積容量の構造の改良による、メモ
リセル面積の削減には限界がある。１トランジスタ１キ
ヤパシタ型メモリセルは、データ線との接続孔２Ｍ０Ｓ
トランジスタのゲート部。

ＭＯＳトランジスタと蓄積電極との接続孔、他のメモリ
セルとの分離のためのスペースを要するため、これらで
メモリセル面積が定まってしまう。

ＭＯＳトランジスタの構造も立体化して、さらにメモリ
セル面積を削減する方法も提案されているが、製造プロ
セスが複雑化する。そのため、製Ｃ１７） 造設備の投資額が大きくなり、また歩留まりが悪化する
ため、面積を小さくしても記憶容量に対する価格の比は
小さくならない。

本発明の目的は、製造プロセスを複雑化することなく、
メモリセル面積を削減し、低価格で大容量の半導体記憶
装置を提供することにある。

Ｃ課題を解決するための手段〕 上記目的を達成するための本発明の特徴は、スイッチと
情報記憶手段からなる複数のメモリセルを縦続接続した
ことにある。すなわち、複数の情報記憶手段を、互いに
平行な複数のワード線により制御される複数のスイッチ
により縦続接続した構成とする。ここでは、この縦続接
続されたメモリセル群をメモリブロックと呼ぶことにす
る。また縦続接続されたメモリセル群の一端をメモリブ
ロック外部との信号の授受を行う端子とし、データ線に
接続する。

〔作用〕

この構成において、メモリブロック中の情報記憶手段に
対する読出しあるいは書込みは、メモリ（Ｉ８） ブロック内の複数のスイッチを複数のワード線で制御す
ることにより、メモリブロック外部との接続端子を介し
て行う。

この構成では、複数の情報記憶手段が含まれるメモリブ
ロックに対応して、外部との接続端子が設けられるため
、データ線との接続孔の数が減少し、面積が削減される
。また、本発明では、情報記憶手段の間にスイッチを配
置し、情報記憶手段同士の分離をスイッチで行っている
。そのため、従来のメモリで必要であった情報記憶手段
間の分離領域もメモリブロック毎に設ければよく、面積
が削減される。

したがって、本発明により、半導体記憶装置のチップ面
積を削減し、高集積化できる。また、本発明を実現する
ために複雑な製造プロセスを導入する必要がなく、従来
の半導体メモリと同様のものを用いることで実現できる
。

〔実施例〕

以下、本発明を実施例を用いて説明する。

第１図は、本発明の概念図であり、スイッチと情報記憶
手段からなる複数のメモリセルを縦続接続したメモリブ
ロックを示したものである。すなわち、互いに平行なワ
ード線Ｗ、、Ｗ２．・・・、Ｗｎにより制御される複数
個（ここではｎ個）のスイッチＳＷ工、ＳＷ２．・・・
、ＳＷｎを直列に接続し、それらの接点に情報記憶手段
ＭＭ□、ＭＭ２．・・・ＭＭｎを接続して情報を記憶す
るメモリブロックＭＣＢとした構成である。

この構成において、読出しあるいは書込みの基本的な動
作は以下の通りである。例えば、端子ＮＢからに個目（
ただし、１≦に≦ｎ）に接続された情報記憶手段ＭＭｋ
の情報の読出しは、端子ＮＢとＭＭｋの間に接続されて
いるスイッチＳＷ工。

ＳＷ、、・・・、ＳＷｋをワード線Ｗ工、Ｗ２．・・・
、ＷｋによりＯＮとし、Ｍ　Ｍ　ｈの情報を、端子ＮＢ
に読出すことにより行う。また、情報記憶手段Ｍ　Ｍ　
ｋへの情報の書込みも、スイッチｓｗ、、ｓｗ、、・・
・ＳＷｋをＯＮとして、端子ＮＢに入力された情報を、
Ｍ　Ｍ　ｋに書込むことにより行う。この基本的動作に
よりメモリブロックＭＣＢ内の各情報記憶手段に蓄えら
れた情報の読出しあるいは書込みを行うことができるが
、メモリブロックＭＣＢ内の情報記憶手段の読出し及び
書込み動作については後で詳しく述べる。

さて、第１図に示した実施例において、端子ＮＢはメモ
リブロックＭＣＢとメモリブロック外部との間で情報の
授受を行うための端子である。

したがってこの端子に信号検出手段及び情報の書込み手
段が接続される。

また第４図に示した実施例のように、ワード線Ｗと直交
するデータ線りを設け、上記端子ＮＢをデータ線に接続
してもよい。この場合、第４図に示したように、データ
線りに第１図に示したメモリブロックＭＣＢを複数（Ｍ
ＣＢよ、ＭＣＢ２など）接続することができる。メモリ
ブロックＭＣＢ中の情報記憶手段ＭＭ　（ＭＭ、、ＭＭ
２．・・・、ＭＭｎ）から端子ＮＢに読出された信号は
、データ線りを通じて端子ＮＤに伝達され、信号検出手
段により検出される。また、書込み手段により端子ＮＤ
に入力された信号は、データ線りを通じてＮＢに伝達さ
れ、メモリブロックＭＣＢ中の情報記憶手段ＭＭに書込
まれる。前述したように、メモリブロック内の情報記憶
手段からの情報の読出しあるいは情報記憶手段への情報
の書込みは、その情報記憶手段と端子ＮＢとの間に接続
された、少なくとも１つ以上のスイッチを介して行われ
る。したがって動作速度の点などから、メモリブロック
内に縦続接続できるメモリセル数には限度がある。そこ
で、第４図に示した実施例では、メモリブロック内のメ
モリセル数を多くすることなく、データ線に複数のメモ
リセルブロックを接続することにより、信号検出手段あ
るいは書込み手段当りのメモリセルの数を多くすること
ができる。したがって、信号検出手段あるいは書込み手
段の占有面積率を小さくできる。

第５図は、データ線を用いた別の実施例で、２個のメモ
リブロックＭＣＢ１とＭＣＢ２を対向させて配置し、デ
ータ線りとの接続点を共有した例である。メモリブロッ
クとデータ線との接続点の個数が、第４図に示した実施
例の半分になるため、接続点に要する面積をさらに小さ
くできる。

以上第１図、第４図及び第５図に示した実施例では、縦
続接続されたｎ個のメモリセルでメモリブロックＭＣＢ
を構成し、メモリブロックＭＣＢとメモリブロック外部
との間で信号の授受を行うための端子ＮＢをメモリブロ
ックに１個だけ設けた。したがって、信号検出手段や書
込み手段、あるいはデータ線との接続点を減らすことが
でき、それに要する面積を低減できる。すなわち高集積
化が可能となる。またメモリブロックＭＣＢ内において
は、情報記憶手段ＭＭ同士の分離を縦続接続されたスイ
ッチＳＷで行うことができ、従来必要であった情報記憶
手段間の分離領域を別に設ける必要がなく、メモリセル
１個当りの面積を小さくすることができる。

第６＠は、本発明の他の実施例で、第５図に示した実施
例におけるデータ線を２階層にした例である。すなわち
、第５図に示した、メモリブロックＭＣＢが多数個接続
されたデータ線りを複数個、例えばＤｌ、　Ｄ２に分割
し、これらのデータ線と平行に共通データ線ＣＤを配し
、選択的に動作させることの可能な信号伝達手段ＤＳを
介して、データ線と共通データ線との間で信号の授受を
行う方式である。共通データ線ＣＤを、ワード線Ｗやデ
ータ線り工、Ｄ２を形成する導電層とは別の導電層によ
り形成することにより、レイアウト上の問題や面積増大
の問題は解決される。

メモリブロックＭＣＢからデータ線り工あるいはＤ２　
に読出された信号は、信号伝達手段ＤＳを介し共通デー
タ線ＣＤを通じて、端子ＮＣＤに伝達され、信号検出手
段により検出される。また、メモリブロックＭＣＢへの
書込みは、書込み手段により端子ＮＣＤに入力された信
号が、共通データ線ＣＤを通じ信号伝達手段ＤＳを介し
てデータ線り工あるいはＤ２に伝えられて行われる。

この方式では、データ線が細分化されるため、その寄生
容量が小さい。また、共通データ線ＣＤにはデータ線の
分割数に対応した少数の信号伝達手段ＤＳのみが接続さ
れるので、その寄生容量も小さい。したがって、メモリ
ブロックＭＣＢから端子ＮＣＤまでの信号経路の寄生容
量が小さく、高速に信号が伝達される。さらに、信号伝
達手段ＤＳを、読出し動作時にはデータ線り工あるいは
Ｄ２からみたインピーダンスが高い状態で動作し、書込
み動作時にはデータ線Ｄ１あるいはＤ２と共通データ線
ＣＤとの接続手段として働く信号伝達手段とすれば、読
出し動作時に共通データ線ＣＤの寄生容量がデータ線Ｄ
□あるいはＤ２の寄生容量から分離される。したがって
情報記憶手段がキャパシタで構成されるようなメモリセ
ルにこの信号伝達手段を用いると、共通データ線の寄生
容量の影響を受けなくなり、その分データ線に読出され
る信号電圧を大きくできる。また、信号伝達手段ＤＳに
信号の増幅作用を持たせることにより、高速な動作が可
能になる。

なお、第４図に示した実施例においても、メモリブロッ
クＭＣＢの端子ＮＢとデータ線りとの間に、上記したよ
うな、読出し動作時にデータ線りとメモリブロックＭＣ
Ｂの寄生容量を分離するような信号伝達手段ＤＳを挿入
し、それを介して信号の授受を行う構成もできる。その
場合、信号伝達手段の個数がメモリブロックＭＣＢの数
に対応して多くなるが、メモリブロックＭＣＢの端子Ｎ
Ｂに読出される信号電圧を大きくすることができる。

第７図は、第４図に示した実施例に基づくメモリアレー
構成の例である。すなわち、第１図に示したメモリブロ
ックＭＣＢ　（ＭＣＢ□□、ＭＣＢ、□など）が各々複
数個（ここでは、ｐ個）接続された複数のデータ線Ｄ　
（Ｄ工、Ｄ２など）に、信号検出手段ＳＡ　（ＳＡ１．
ＳＡ２など）と情報一時記憶手段ＤＲ（ＤＲｌ、　ＤＲ
，など）が各々接続された構成である。情報一時記憶手
段ＤＲは、メモリブロックＭＣＢ中の情報記憶手段ＭＭ
の情報を、読出しまたは書込み動作時に一時的に退避さ
せるためのものである。この図では、アドレスバッファ
。

デコーダ、ドライバ及び入出力線、リードライトコント
ローラ等は省略されている。

あるメモリブロックＭＣＢ、例えばＭＣＢよ、中の情報
記憶手段Ｍ　Ｍ　ｈの読出しまたは書込みは以下のよう
にして行う。まず、メモリブロックＭＣＢ１１のスイッ
チＳＷ１をワード線Ｗ１によりＯＮとして情報記憶手段
ＭＭ１から情報を読出し、信号検出手段ＳＡ１により検
出する。そしてその検出結果を情報一時記憶手段ＤＲ工
に蓄える。次に、スイッチＳＷ１及びＳＷ２をＯＮとし
て情報記憶手段ＭＭ２の情報を読出し、信号検出手段Ｓ
Ａ１により検出し、情報一時記憶手段ＤＲ□に蓄える。

このようにして、ＭＭｌ、ＭＭ２．・・・、ＭＭｈ−１
の順に、情報記憶手段から情報一時記憶手段ＤＲ１に情
報を移動させる。そして、スイッチＳＷ□。

ＳＷ２．・・・、ＳＷｋをＯＮとして、情報記憶手段Ｍ
　Ｍ　ｋの情報を読出し、信号検出手段ＳＡ、により検
出する。この検出結果をチップ外部に出力することで、
あるメモリブロックＭＣＢ中の情報記憶手段Ｍ　Ｍ　ｋ
の情報を読出すことができる。またこの検出結果は必要
があればデータ線を通じて情報記憶手段Ｍ　Ｍ　ｈに再
書込みされる。一方、書込みは、スイッチＳＷ工、ＳＷ
２．・・・、ＳＷｋがＯＮになっている状態のとき、チ
ップ外部から入力された情報をデータ線を通じて情報記
憶手段Ｍ　Ｍ　ｋに書込むことで行える。このように情
報記憶手段Ｍ　Ｍ　ｋの読出し、書込みが終了した後、
スイッチＳＷｋを０ＦＦＬ、情報一時記憶手段ＤＲ□に
蓄えている情報を、読出したメモリブロックＭＣＢよ。

に戻す。まず、情報記憶手段ＭＭｋ−０の情報を情報一
時記憶手段ＤＲ工からデータ線Ｄ□に呼び出し、スイッ
チＳＷ工、ＳＷ２．・・・、５Ｗｋ−を介してメモリブ
ロックＭＣＢ１１中の情報記憶手段Ｍ　Ｍ　ｋ−１に書
込む。次に、スイッチ５Ｗｋ−０をＯＦＦにし、スイッ
チＳＷよ、ＳＷ２．・・・、５Ｗｋ−がＯＮの状態で、
情報記憶手段Ｍ　Ｍ　ｈ−２の情報を情報一時記憶手段
ＤＲ工から呼び出してメモリブロックＭＣＢ１１中の情
報記憶手段Ｍ　Ｍ　ｋ−２に再書込みする。同様に、読
出しと逆の順で、情報記憶手段ＭＭ工まで再書込みを行
う。そして最後にスイッチＳＷ工を０ＦＦＬ、読出し動
作あるいは書込み動作を完了する。上記動作により、メ
モリブロック内の任意の情報記憶手段の読出しあるいは
書込みを行うことができる。またメモリブロックＭＣＢ
、１を選択したばあい、同じワード線につながるメモリ
ブロックＭＣＢ１□なども同時に選択され、上記説明と
同様な動作を行う。これらのメモリブロックの選択は従
来のＤＲＡＭと同様Ｙデコーダ（図示せず）により行わ
れる。さらにデータ線方向のメモリブロック（ＭＣＢ□
０．ＭＣＢ２□など）の選択はワード線の選択により行
うことができる。

この動作方法では、メモリブロックＭＣＢから最後に読
出した情報記憶手段ＭＭ　（上記の説明ではＭ　Ｍ　ｋ
）の情報は、情報一時記憶手段ＤＲに蓄えずにそのまま
読出し、書込みを行うので、情報一時記憶手段ＤＲは、
メモリブロックＭＣＢの記憶容量よりも情報記憶手段Ｍ
Ｍｌ個の情報量だけ少ない記憶容量を有すればよい。

さて上記説明では、メモリブロック内のに番目の情報記
憶手段の読出し及び書込みについて説明したが、説明か
ら明らかなようにに番目の情報記憶手段の読出し及び書
込みのために、ｋ−１番目までの情報記憶手段の読出し
及び書込みも行っている。そこで、常にメモリブロック
内の全ての情報記憶手段、すなわちｎ番目の情報記憶手
段まで読出すように動作させ、所望の情報記憶手段の情
報だけをチップ外部に出力させるようにすることもでき
る。また書込みは、読出し後の再書込み時、所望の情報
記憶手段に再書込み情報の代わりにチップ外部より入力
された書込み情報を書き込むことにより行える。このよ
うに常にメモリブロック内の全ての情報記憶手段まで読
出すあるいは書き込むように動作させることにより、読
出したいあるいは書き込みたい情報記憶手段のメモリブ
ロック内での位置に係わらず、１サイクル当りのワード
線の選択本数が一定となり、ワード線の制御が簡単にな
る。

また上記説明では、ある情報記憶手段の情報をチップ外
部に読出す方法として、情報記憶手段からの信号を信号
検出手段で検出し、その結果を出力するようにしたが、
メモリブロック内の情報を情報一時記憶手段ＤＲに蓄え
た後、この情報一時記憶手段ＱＲからチップ外部への情
報の出力を行うこともできる。また、情報−次記憶手段
ＤＲの情報を外部から入力された情報に書き換えること
により、書込み動作を行うことができる。この場合情報
一時記憶手段ＤＲの記憶容量は１個のメモリブロックＭ
ＣＢと同じ記憶容量としておく。この方法では、情報一
時記憶手段ＤＲをランダムアクセスが可能な構成にして
おけば、情報一時記憶手段ＤＲに蓄えられた情報の内、
任意の情報を読出したり、書き換えたりすることができ
る。またある特定の情報や一連の情報を何度も読出した
い場合、この情報一時記憶手段ＤＲから情報を読出すこ
とができ、高速、低消費電力で読出しが可能となる。

さらにこれまでの説明では、１個のメモリブロック内の
情報は各々独立したものと考え、任意の情報を読出した
り書き込んだりする方法について説明したが、本発明で
は、１個のメモリブロック内の複数の情報は時系列に読
出されるので、１個のメモリブロックの情報を１つのシ
リアルな情報の塊としてチップ外部に読出すこともでき
る。書込みも同様に１つのシリアルな情報の塊として書
き込むことができる。この場合、メモリブロック内の情
報を選択する必要がなく、シリアルな情報として入出力
すればよいため、情報の読出しや書込みの制御が簡単に
なる。

以上に述べたように、情報一時記憶手段ＤＲを用いるこ
とにより、メモリブロック内の情報記憶手段が蓄えてい
る情報を失うことなく、読出し動作及び書込み動作が実
行できる。本メモリ構成を従来のＤＲＡＭのメモリ構成
と比較すると、情報−次記憶手段ＤＲが余計に必要であ
るが、多数のメモリブロックＭＣＢで共有するので、そ
の数は少なくて良い。前述のように、メモリブロックＭ
ＣＢとすることによりデータ線との接続点の数が低減さ
れ、面積が削減されるため、メモリ全体のチップ面積は
減少する。

第８図は、本発明の他の実施例で、第７図に示した実施
例の情報一時記憶手段ＤＲを取り除き、その役割をメモ
リアレー中のメモリブロックＭＣＢに行わせる構成例で
ある。メモリブロックＭＣＢは、第１図と同一のもので
、それぞれｎ個のスイッチＳＷと情報記憶手段ＭＭで構
成される。メモリブロックＭＣＢはマトリックス状に配
置され、信号検出手段ＳＡが接続されたデータ線りに接
続される。ただし、データ線毎に、記憶容量よりも１個
余分にメモリブロックＭＣＢが設けられる。

第８図はデータ線当りの記憶容量が（ｎＸｐ）ビットの
場合を示しており、第７図に示した実施例ではデータ線
当りのメモリブロックＭ　ＣＢ　７５＜　ｐ個であるが
、この構成では（ｐ＋１）個とする。そのため、−本の
データ線りに接続された複数個のメモリブロックＭＣＢ
の内の一個が、情報のない状態（空き状態と呼ぶ）とな
っている。

データ線りには、信号検出手段ＳＡが接続される。また
、リードライトコントローラＲＷＣが接続された入出力
線ＩＯが設けられ、ＹデコーダＹＤＥＣにより制御され
るスイッチＳｗＹによりデータ線りと接続される。

さて、本実施例における読出し動作は、あるメモリブロ
ックＭＣＢ内のｎ個の情報記憶手段ＭＭから情報を読出
し、その情報を空き状態のメモリブロックＭＣＢに移し
替えることにより行う。第７図に示した実施例では、あ
るメモリブロックＭＣＢから読出された情報は情報−次
記憶手段ＤＲに一時的に蓄え、その情報を元のメモリブ
ロックＭＣＢに戻すことで行っていたのに対し、本実施
例では別なメモリブロックＭＣＢに移し替えていく。し
たがって、第７図の実施例で示した情報一時記憶手段Ｄ
Ｒが不要となる。しかし、本実施例では、ある情報を蓄
えているメモリブロックＭＣＢが読出し動作の度に変わ
ってしまう。すなわち、メモリアレー内で蓄えている情
報の位置が移動する。またメモリブロックＭＣＢ内の情
報の読出しは、データ線りとの端子に近い情報記憶手段
ＭＭから行われるのに対し、書込み（別なメモリブロッ
クへの移し替え）はデータ線りとの端子から遠い情報記
憶手段ＭＭから行われる。すなわち、情報を移し替える
ことにより、メモリブロックＭＣＢ内での情報の順序が
逆転する。したがって、ある情報がどのメモリブロック
ＭＣＢに蓄えられているか、さらにどの順序で蓄えられ
ているか、を覚えておく必要がある。

そこで本実施例では、メモリブロック及びメモリブロッ
ク内のワード線を選択するためのＸデコーダを、サブＸ
デコーダＳＸＤ　（ＳＸＤｌ、　５ＸＤ２など）と、Ｘ
アドレス制御手段ｘｓｃ　（ｘｓｃｍ。

ｘＳＣ２など）とで構成した。サブＸデコーダＳＸＤは
メモリブロックＭＣＢ内のワード線Ｗ□、Ｗ２゜・・、
Ｗｎを選択、制御するためのデコーダである。

またＸアドレス制御手段ＸＳＣは、メモリブロックＭＣ
Ｂを選択するためのものである。このＸアドレス制御手
段ＸＳＣは、対応するメモリブロックのＸアドレスを記
憶するＸアドレスレジスタＸＲ，ＸアドレスバッファＸ
Ｂに入力されたアドレスとＸＲに蓄えているアドレスが
一致しているか比較するＸアドレス比較器ＸＣ，フラッ
グＦ１及びＦ２　を記憶するフラッグレジスタＦＲ□、
　ＦＲ２とで構成される。フラッグＦ□は、メモリブロ
ックが空き状態か否か示すフラッグで、ここでは空き状
態のときに１′″とする。フラッグＦ２は、メモリブロ
ック内での情報の順序を示すフラッグである。

動作は、下記のように行われる。

まず、チップ外部からＸアドレスバッファＸＢに入力さ
れたＸアドレスが、各Ｘアドレス制御手段ｘＳＣに伝達
される。このアドレスが、ＸアドレスレジスタＸＲに蓄
えられているアドレスと、Ｘアドレス比較器ＸＣにより
比較される。二つのアドレスが一致し、かつフラッグＦ
□が“Ｏ”すなわちメモリブロックＭＣＢが空き状態で
ない場合に、そのＸアドレス制御手段ｘＳＣに対応した
サブＸデコーダＳＸＤが選択される。サブＸデコーダＳ
ＸＤによりワード線Ｗが制御され、対応するメモリブロ
ックＭＣＢの読出し動作が行われる。また、フラッグＦ
１の情報がサブＸデコーダＳＸＤに送られ、フラッグＦ
１が“１”であるとき、空き状態としてサブＸデコーダ
ＳＸＤが選択され、対応するメモリブロックＭＣＢに書
込み動作が行われる。

ここでは、メモリブロックＭＣＢ□、が空き状態となっ
ており、メモリブロックＭＣＢ２１の読出しく３６） を行うとして説明する。まず、′サブＸデコーダ５ＸＤ
２によりメモリブロックＭＣＢ２．のワード線が制御さ
れ、メモリブロックＭＣＢ２１中のスイッチＳＷ工がＯ
Ｎになり、メモリブロックＭＣＢ２□中の情報記憶手段
ＭＭ１から情報がデータ線りに読出される。その信号が
、信号検出手段ＳＡ□により検出され、情報が判別され
る。一方サブＸデコーダＳＸＤ□によりメモリブロック
ＭＣＢ□□のワード線が制御され、メモリブロックＭＣ
Ｂ２１中のスイッチＳＷが全てＯＮになり、メモリブロ
ックＭＣＢよ、中の情報記憶手段ＭＭ、に、その判別結
果が、書込まれる。次に、メモリブロックＭＣＢ１□中
のスイッチＳＷｎを０ＦＦＬ、メモリブロックＭＣＢ２
□中のスイッチＳＷ２をＯＮさせ、メモリブロックＭＣ
Ｂ２□中の情報記憶手段ＭＭ２から情報をデータ線Ｄ１
に読出し、信号検出手段ＳＡ１で検出して、メモリブロ
ックＭＣＢ２１中の情報記憶手段ＭＭ、１に書込む。同
様にして、ＭＣＢ２□中の情報記憶手段に蓄えられてい
る情報を、ＭＣＢ１□中の情報記憶手段に移動させる。

ｔつ７） 以上の動作により、メモリブロックＭＣＢ２１は空き状
態となり、メモリブロックＭＣＢよ、は空き状態でなく
なるので、Ｘアドレス制御手段ｘＳＣ２中のフラッグＦ
１をＥｌ　１　ｊｌに、Ｘアドレス制御手段Ｘ５Ｃ１中
のフラッグＦ１を“０”にする。そして、メモリブロッ
クＭＣＢ１□のＸアドレスとして、Ｘアドレスバッファ
ＸＢに入力さ・れたアドレスを、Ｘアドレス制御手段Ｘ
５Ｃ１中のＸアドレスレジスタＸＲに書込む。また、メ
モリブロックＭＣＢ２□からメモリブロックＭＣＢよ、
に、メモリブロック内で情報の順序が反転して、情報が
移動するので、Ｘアドレス制御手段Ｘ５０２中のフラッ
グＦ２の情報を反転させて、Ｘアドレス制御手段Ｘ５Ｃ
１中のフラッグレジスタＦＲ２に書込む。

チップ外への情報の読出しは、メモリブロックＭＣＢ２
．中の所望の情報記憶手段から読出した情報が信号検出
手段ＳＡにより判別されたときに、ＹデコーダＹＤＥＣ
によりスイッチＳＷＹを選択して、情報を入出力線ＩＯ
に伝達し、リードライトコントローラＲＷＣにより出力
データＤｏｕｔ　とする。入力データＤＩ１１の書込み
は、メモリブロックＭＣＢ工、へ情報を移し替える時に
、スイッチＳＷＹを選択し、入力データＤｉ１をリード
ライトコントローラＲＷＣを介して入出力線ＩＯからデ
ータ線Ｄ１に伝達して行う。メモリブロックＭＣＢ内で
の、所望の情報の位置、すなわちデータ線との端子から
何番目の情報記憶手段かは、ＹデコーダＹＤＥＣに入力
されるアドレス情報と、Ｘアドレス制御手段ＸＳＣ中の
フラッグＦ２　とにより選択される。

この実施例では、第７図に示した実施例で用いていた情
報一時記憶手段ＤＲが不要となり、情報一時記憶手段Ｄ
Ｒの書込み及び読出しの動作が不要である。そのため、
メモリブロックＭＣＢの読出し、書込みに要するサイク
ル時間が短くなる。

また、消費電力も小さくなる。面積的には、メモリブロ
ックＭＣＢがデータ線−本当り１個余分に必要であり、
Ｘアドレスを比較するためのＸアドレス制御手段ＸＳＣ
も必要であるが、第７図の情報一時記憶手段ＤＲがない
ため、場合によっては第７図の構成よりも小さくなる。

第９図にＸアドレス比較器ＸＣの構成例を示す。

Ｐ＝２ｍとすると、ｐ個のメモリブロックＭＣＢを選択
するためには、ｍピッ１−のアドレス情報が必要である
。ＸアドレスバッファＸＢから出力されたアドレスをｍ
ビットのＢ　、　Ｂ　、、・・・Ｂ１．Ｘアドレスレジ
スタＸＲに蓄えられているアドレスをＡ　、　Ａ　、、
−１・・・Ａ□とする。第８図に示した実施例で用いら
れるＸアドレス比較器Ｘｃは、Ａ、とＢ　ＪＡ、−□と
Ｂ１−□、・・・ｐ　ＡｚとＢ□がすべて一致し、かつ
フラッグＦ工が（ｌ　Ｏ１１のときにＩｔ　１７１を出
力し、そのほかの場合は“０″を出力する。そこで、第
９図に示した実施例では、ｍ個の排他的ＯＲ回路（ＦＯ
Ｒゲート）と多入力ＮＯＲゲートとで構成した例を示す
。ＦＯＲゲートは、二人力の比較器で、二つの入力が一
致しているときにｕ　Ｏｎを出力し、異なるときにｉｔ
　１１３を出力する回路である。

ｍ個のＦＯＲゲートで、それぞれ、Ａ、とＢ　ｌ１ｊＡ
、−０とＢ、−□、・・・、Ａ１とＢ１の比較を行う。

それらの出力とフラッグＦ工が全て１１０　ｕのときだ
け、多久力ＮＯＲゲートの出力は１″′になり、上記の
論理が実現される。

第１０図はＸアドレス比較器ＸＣの別な構成例を示す図
である。第９図では、ｍ個のＦＯＲゲートを用いて１ｍ
ビットについての比較を同時に行う構成であるが、１個
のＥＯＲゲーＩ−を時分割で多重使用して、時系列にｍ
桁の比較を行うようにした例である。Ｒ８型フリップフ
ロップＦＦを用いることにより、ＦＯＲゲートを時分割
で多重使用している。

動作は以下の通りである。まず待機状態では、ＦＯＲゲ
ートの入力端子ＡとＢを同レベル（“ＯＩＩあるいはｌ
（Ｉ　ＩＩ　）に保ち、フリップフロップＦＦのリセッ
ト端子Ｒを“０′″にし、またフリップフロップＦＦの
セット端子Ｓを“１　ｊｌにして、クロック端子ＴをＬ
（１７１にすることにより、フリップフロップＦＦの出
力端子Ｑを１″′に、ＱをＥＩ　ＯＩＩにしておく。次
にクロック端子ＴをＩｔ　ＯＩＩに、セット端子ＳをＫ
Ｌ　ＯＩＩにしてから、ＸアドレスバッファＸＢ及びＸ
アドレスレジスタＸＲからＸアトレス比較器ＸＣへのＸ
アドレスの伝達を、それぞれ１ビツトずつ時系列に行う
。まず、ＦＯＲゲートの入力端子ＡとＢにＡ、とＢ１が
入力され、一致しているか比較され、その出力がフリッ
プフロップＦＦのリセット端子Ｒに入力される。そして
、クロック端子Ｔをｔ（１７１にして、リセット端子Ｒ
の情報をフリップフロップＦＦに取り込む。Ａ。

とＢ１が一致するときは、リセット端子Ｒが２１０″′
となるので、ＦＦの出力端子ＱはＪｌ＃、Ｑはｕ　Ｏｕ
のままである。一方、Ａ、とＢ、が異なるときには、Ｒ
が“１″となり、ＱはＩｔ　Ｑ　ｌｊ、可は１″′に反
転する。次に、クロック端子Ｔを１１０″′に戻し、Ｆ
ＯＲゲートの入力端子ＡとＢにＡ、−１とＢ、−□を入
力し、再びクロック端子Ｔをｔｌ　Ｉ　Ｐ＋にして、リ
セット端子Ｒの情報をフリップフロップＦＦに取り込む
。フリップフロップＦＦの出力端子ＱがｔＬ　Ｉ　ＩＩ
、可がｕ　Ｏｚｔの場合、Ａ、−□とＢ、−０が一致し
ていればＱはｉｔ　ｌ　３１．可は“０″のままであり
、八１−□とＢ、−□が異なるときはＱはパ０′″、Ｑ
はＩｔ　ｌ　ｊｊに反転する。すでにＱがｇｇ　ＯｎＱ
が１”となっていれば、そのままに保たれる。

以下同様にＡ１とＢ１まで、ＥＯＲゲートの入力端子Ａ
とＢに入力し、クロック端子Ｔに入力されるクロックに
同期してリセット端子Ｒの情報をフリップフロップＦＦ
に取り込む動作を繰り返す。その結果、Ａ、とＢ、、Ａ
ヨー□とＢ、−□、・・・、Ａ１とＢ工がすべて一致し
たときだけ、出力端子Ｑがｕ　１　ｎＱが“Ｏ”のまま
となる。一方比較されるアドレスの組合せの内−つでも
不一致のときは、出力端子Ｑが“Ｏ”、ＱがＩｔ　１７
＋となる。この出力端子Ｑの情報とフラッグＦ１をＮＯ
Ｒゲートに入力し、その出力をＸアドレス比較器ｘＣの
出力とすることにより、第９図に示した実施例と同じ論
理が実現できる。本実施例では、出力を得るまでの時間
が長くなるが、ＦＯＲゲートが１個で済み、面積を小さ
くできる。

第９図にはｍビットの比較を並列に行う構成を、第１０
図にはｍビットの比較を時系列に行う構成を示したが、
第９図の構成では出力を得るまでの時間が短く、第１０
図の構成では面積が小さいというそれぞれの長所を持つ
。時間と面積との兼ね合いにより、場合によっては、そ
れらの中間的構成を取ることもできる。例えば、２ビツ
トの並列な比較を時系列に行う構成である。第１−０図
の構成で、フリップフロップＦＦのリセット端子Ｒに、
２個のＦＯＲゲートの出力の論理和を取ることにより実
現できる。

第１１図は、第８図に示した実施例と同様に、メモリブ
ロック間で情報を移動させることにより動作を行う、他
の実施例である。第８図に示した実施例では、各メモリ
ブロックＭＣＢと外部から入力されるＸアドレスとの対
応を、Ｘアドレス制御手段ＸＳＣの中のＸアドレスレジ
スタＸＲで、分散して蓄えている。一方、第１１図に示
した実施例では、外部から入力されたアドレス（外部ア
ドレスと呼ぶ）と、チップ内でのメモリブロックの位置
を表すアドレス（内部アドレスと呼ぶ）との関係を記憶
し、アドレスの変換表として、一つのメモリでまとめて
蓄える構成にした。

すなわち、第１１図に示すように、第８図で複数個配置
されていたＸアドレス制御回路ｘＳＣの替わりに、Ｘデ
コーダＸＤＥＣ，アドレス変換表のメモリＸＴＭ、空き
状態のメモリブロックのＸアドレスを記憶するレジスタ
ＸＳＲが配置される。

メモリＸＴＭには、ＸアドレスバッフアＸＢが接続され
る。第８図と同様に、メモリブロックＭＣＢがマトリッ
クス状に配置され、データ線りに（ｐ＋１）個ずつ接続
され、それらに対応して（ｐ＋１）個のサブＸデコーダ
ＳＸＤが配置される。また、データ線りには、信号検出
手段ＳＡが設けられ、ＹデコーダＹＤＥＣにより制御さ
れるスイッチＳＷＹを介して、リードライトコントロー
ラＲＷＣが設けられた入出力線ＩＯに接続される。

動作は以下のように行われる。Ｘアドレスノ（ツファＸ
Ｂに入力された外部アドレスがメモリＸＴＨに伝達され
、それをアドレスとしてＸＴＭに蓄えられている内部ア
ドレス（Ｘ　Ａ　Ｒとする）が読出される。ＸＡＲがＸ
デコーダＸＤＥＣに伝達され、読出し動作を制御するサ
ブＸデコーダＳＸＤが選（ＡＦ、） 択される。また、レジスタＸＳＲがら空きブロックを示
す内部アドレス（Ｘ　Ａ　ｗとする）がＸＤＥＣに伝達
され、書込み動作を制御するサブＸデコーダＳＸＤが選
択される。例えば、Ｘ　Ａ　ＲによりサブＸデコーダＳ
Ｘ、Ｄ２が、Ｘ　Ａ　ｗによりサブＸデコーダＳＸＤ工
が選択されたとすると、第８図での動作の説明と同様に
、サブＸデコーダ５ＸＤ２及びＳＸＤ工により、メモリ
ブロック間での情報の移動が行われる。また、メモリＸ
ＴＭに、第８図でのフラッグＦ２）すなわち、メモリブ
ロック内での情報の順序も、記憶しておき、それをＸ　
Ａ　Ｒとともに読出す。フラッグＦ２をＹデコーダＹＤ
ＥＣに伝達し、それに応じてスイッチＳＷＹを制御し、
入出力線ＩＯとの信号の授受を行う。

読出されるメモリブロックを示すＸアドレス変換表は、
次の空き状態メモリブロックのＸアドレスとなるので、
レジスタＸＳＲに書込む。また、アドレスバッファＸＢ
から入力された外部アドレスに対応する内部アドレスは
、Ｘ　Ａ　Ｒから、情報の移動先であるメモリブロック
を示すＸアドレスＸＡｗに換わる。そこで、メモリＸＴ
Ｍ内に、アドレスバッファＸＢから入力された外部アド
レスに対応する内部アドレスとして、Ｘ　Ａ　ｗを書込
む。

さらに、メモリブロック内での情報の順序が逆転するの
でＦ２を反転させて、Ｘ　Ａ　ｗとともにメモリＸ　’
Ｉ’　Ｍに書込む。

本実施例では、第８図に示した構成でＸアドレス比較器
ｘＣによりＸアドレスを比較していた代わりに、アドレ
スの変換表のメモリＸＴＭを読出す。多数のＸアドレス
比較器ＸＣの動作が、−回のメモリＸＴＭの読出し動作
で済むため、消費電力が小さくて済む。

以下、ＭＯＳトランジスタをスイッチ、蓄積容量を情報
記憶手段として構成したメモリブロックＭＣＢを用いた
実施例に従い、本発明を具体的に説明する。

第１２図は、メモリブロックＭＣＢ　（ＭＣＢ□１゜Ｍ
ＣＢ２□など）をマトリックス状に配置して構成したメ
モリアレーＭ　ＣＡの具体例である。メモリブロックＭ
　ＣＢは、ｎチャネルＭＯＳトランジスりＭ　（Ｍ工ｙ
　Ｍ２など）をスイッチ、蓄積容量Ｃｓ（Ｃｓ□、Ｃｓ
ｚなど）を情報記憶手段として、第１２図に示したよう
に構成される。すなわち、１トランジスタ１キヤパシタ
形メモリセルがｎ個縦続接続したメモリブロックである
。複数のデータ線Ｄ　（Ｄよ、Ｄ２など）に、それぞれ
複数のメモリブロックＭＣＢが接続される。メモリブロ
ックＭＣＢを制御する複数のワード線Ｗ　（Ｗ、、Ｗ２
など）は、データ線と交わるように配置される。

メモリブロックＭＣＢの読出し動作は、以下のように行
う。待機状態ではデータ線をある一定の電位にプリチャ
ージしておき、フローティング状態にした後、ワード線
Ｗ１を高電位にしてＭＯＳトランジスタＭ□をＯＮにす
る。蓄積容量Ｃｓ１に蓄えられていた電荷が、データ線
りの寄生容量ＣＤとの間で再配分され、データ線りの電
位が変化する。この信号について、データ線りに接続さ
れた信号検出手段（図示せず）により、１”か（Ｌ　Ｏ
Ｉ＋かを判定する。次に、データ線りを再びプリチャー
ジした後に、ワード線Ｗ１に加えワード線Ｗ２も高電位
に上げて、ＭＯＳトランジスタＭ工とＭ２をＯＮにする
。蓄積容量Ｃ８２に蓄えられている電荷が、データ線り
の寄生容量Ｃｏ及びＣｓ工に再配分され、データ線りの
電位が変化する。信号検出手段で、この信号の判別を行
う。このように、データ線りをプリチャージした後に、
Ｗｌ。

Ｗ２ｔ・・・、Ｗｎという順にワード線を上げて、Ｍ□
。

Ｍ２　Ｈ・・・９Ｍｎという順にＯＮ状態のＭＯＳトラ
ンジスタを増やしていき、Ｃｓｔ、　ｃｓ２．・・・、
Ｃｓｎの順に蓄積容量から電荷をデータ線りに読出して
、信号検出手段で情報を判別する。

メモリブロックＭＣＢの書込み動作は、以下のように行
う。まず、ワード線Ｗ□、Ｗ２．・・、Ｗｎを全て高電
位にして、ＭＯＳトランジスタＭ□。

Ｍ２．・・・、Ｍｎを全てＯＮにした状態で、書込む情
報に応じて、データ線りを高電位または低電位にする。

ワード線Ｗ。を下げることにより、ＭＯ８１〜ランジス
タＭｎをＯＦＦにし、蓄積容量Ｃ３ｎにデータ線りの電
位に応じた電荷を蓄える。次に、ＭｎがＯＦＦの状態で
、データ線りを所望の情報に応じた電位にし、ワード線
Ｗｎ−１を下げてＭＯ３Ｉ〜ランジスタＭ、、−□もＯ
ＦＦにし、蓄積容量Ｃ５ｎ−１にデータ線りの電位に応
じた電荷を蓄える。

このように、データ線りを所望の情報に応じて高電位ま
たは低電位にし、読出し動作と逆に、Ｗｎ。

Ｗｎ−□、・・・、Ｗ、という順にワード線を下げて、
Ｍ、、Ｍ、、＋　”’＋　Ｍｌという順にスイッチをＯ
ＦＦにしていき、ＣＳｎｌ　Ｃ３ｎ−□、・・・、Ｃｓ
工の順に蓄積容量に電荷を蓄えていく。

読出し動作と書込み動作を別々に述べたが、両者を組合
せて、情報を失うことの無いように動作を行う。例えば
、第７図に示した実施例のように、読出した情報を、メ
モリアレーＭＣＡの外部に設けた情報一時記憶手段ＤＲ
に蓄えておき、読出したメモリブロックに再書込みを行
う。あるいは、第８図及び第１１図に示した実施例のよ
うに、データ線当り１個余分のメモリブロックを設けて
おき、あるメモリブロックから情報を読出すとき、空き
状態のブロックへ読出された情報を書込んでいく。

蓄積容量を情報記憶手段として用いているため、リフレ
ッシュ動作が必要であり、上記の読出し動作と書込み動
作を組合せて行う。リフレッシュ動作は、１トランジス
タ１キヤパシタ形メモリセルを用いた従来のＤＲＡＭで
は、メモリセルを単位として行われるが、本発明では、
メモリブロックを単位として行われる。したがって、１
回のリフレッシュ動作のサイクルタイムが長いが、リフ
レッシュサイクル数が従来のＤＲＡＭのｎ分の１となる
。そのため、チップ外部からリフレッシュ動作の制御を
行うとき、その回数が少なくて済む。

また、外部からアクセス可能な時間を、連続して長くで
きる。

この構成では、データ線に接続されるＭＯＳトランジス
タが、メモリブロックＭＣＢにつきＭ工の１個である。

従来のＤＲＡＭでは、第２図に示すように、メモリセル
当り１個であるのに対し、ｎ個のメモリセルで１個なの
で、ｎ分の１となる。

そのため、データ線に接続される拡散層が少なく、デー
タ線容量ＣＤを小さくできる。前述のように、１トラン
ジスタ１キヤパシタ形メモリセルを用いたＤＲＡＭでは
、データ線に現れる信号は、蓄積容量Ｃｓに蓄えられた
電荷の再配分による電位変化であり、データ線容量ＣＤ
が小さいほど信号は大きい。第１２図に示したメモリア
レーでは、メモリブロックＭＣＢ中で信号経路となるＭ
ｏＳトランジスタに接続された蓄積容量が、データ線容
量ＣＤに並列に加えられることになる。したがって、デ
ータ線からみてに番目に接続された蓄積容量Ｃｓｋから
電荷を読出すときには、Ｃｏに加えＣｓ工ｙ　ＣＳ２１
・・・、　Ｃ８ｋ　、との間で電荷の再配分が行われる
が、データ線容量ＣＤが小さいため、十分な大きさの信
号が得られる。そのため、高Ｓ／Ｎな読出しが実現でき
る。

データ線容量ＣＤを、接続されるトランジスタの拡散層
による成分（トランジスタ１個当りＣＭとする）と、そ
れ以外の成分Ｃ８とに分けて考える。各データ線にｐ個
のメモリブロックが接続されるとき、 Ｃｏ＝ｐ　ＸＣＭ＋ＣＤ　　　　　　　　　　　”’（
１）となる。蓄積容量に蓄える蓄積電圧の大きさをＶｓ
　、データ線に現われる信号電圧の大きさをＶｓ□とす
る。蓄積容量ＣＳｋから電荷を読出すときの信号電圧の
大きさＶｓ□（ｋ）は、である。

蓄積容量が全て同じ値Ｃｓのとき、 であり、信号電圧の大きさＶ　ｓ　ｔ　ｔは、ｋ＝ｎの
とき最小値Ｖｓｉｇ（ｎ） Ｃｏ＋ｎＸＣｓ となる。ここで、上式の分母をＣｃとおくと、式（１）
より、 Ｃｃ＝Ｃｏ＋ｎＸＣ８ ＝ｐＸＣＭ＋Ｃｏ＋ｎＸＣｓ　　　　　　−（５）とな
る。データ線当りのメモリセル数をＮとすれば、 Ｎ＝ｐＸｎ　　　　　　　　　　　　　　・・・（６）
であるから、式（５）は、 Ｃｃ＝（Ｎ／ｎ）ＸＣＭ＋Ｃｏ＋ｎＸＣｓ　　　・・−
（７）となる。このＣｃが小さいほど、式（４）からＶ
　ｓ　ｔ　ｇ　（ｎ　）が大きく、高Ｓ／Ｎな読出しが
実現される。したがって、Ｎが一定の条件の下で、Ｓ／
Ｈについてのｎの最適値が存在する。例えば、ＣＭ＝０
．４　［ｆＦｌ　、Ｃ，＝１００　［ｆＦｌ　、Ｃ５＝
２０　［ｆＦコ、Ｎ＝５１２の場合には、式（７）のＣ
ｃはｎ＝３のとき最小で約２２８ｆＦとなり、３個のメ
モリセルを縦続接続してメモリブロックとする構成が、
最も高Ｓ／Ｎな読出しができる。

したがって、第１３図（ｃ）のように１つの接続孔を２
つのメモリブロックで共有する形にすれば、１つの接続
孔に６つのメモリセルが接続される構成が好ましいこと
になる。

また、メモリを使用する形態を考慮すれば、４゜８個と
いったメモリセルがメモリブロックを形成している構成
が好ましいことになる。

データ線に接続される拡散層の数が少ないことによる別
な効果として、データ線モードのソフトエラーの改善が
ある。データ線モードのソフトエラーは、アルファ線の
入射により基板中に生じた電荷が、読出し時にフローテ
ィング状態となっているデータ線に収集され、情報が誤
判定されてしまう現象である。データ線に接続される拡
散層の数が少ないため、基板中に生じた電荷がデータ線
に収集される割合が小さく、誤判定の起きる確立が小さ
い。

第１３図（ａ）と（ｂ）は、メモリブロックＭＣＢの構
造の例を示した断面図と平面図であり、第１３図（ｃ）
は、その等価回路である。それぞれ３個のトランジスタ
Ｍと蓄積容量Ｃｓで構成したメモリブロックＭＣＢの、
２個分（平面図は４個分）を示している。断面図は、平
面図におけるＡ−Ａ’部の断面を示している。

同図において、Ｗ　（Ｗ、□など）がワード線、ＳＮ　
（ＳＮ□、など）が蓄積電極、ＰＬがプレート電極、Ｄ
がデータ線である。これらは、例えばそれぞれ、１層目
ポリシリコン、２層目ポリシリコン、３層目ポリシリコ
ン、アルミニウムで構成される。ＣＩはキャパシタ用絶
縁膜で、例えばシリコンオキサイド（Ｓ　ｉ　Ｏ２）、
あるいはシリコンオキサイドとシリコンナイトライド（
ＳｉａＮ４）との多層膜のような絶縁膜で形成される。

ワード線Ｗと活性領域（ａｃｔｉｖｅ　ａｒｅａ）との
交差部をゲートとしてｎチャネルＭＯＳトランジスタＭ
が構成され、キャパシタ用絶縁膜ＣＩをはさんだ蓄積電
極ＳＮとプレート電極ＰＬとで蓄積容量Ｃ８が構成され
る。ＭＯＳトランジスタＭのドレインであるｎ＋拡散層
とデータ線りとは、接続孔ＤＣＮＴにより接続される。

また、ＭＯＳトランジスタＭのソースであるｎ＋拡散層
と蓄積電極ＳＮとは、接続孔ＭＣＮＴにより接続される
。第３図に示した従来のＳＴＣセルと、同じプロセスで
製造できる。

接続孔ＤＣＮＴは、２個のメモリブロックで共有してい
る。１個の接続孔ＤＣＮＴに、２ｎ個のメモリセルが接
続されていることになり、従来のＤＲＡＭセルのｎ分の
１の個数の接続孔ＤＣＮＴで良い。また、隣接するメモ
リセル間の分離が、スイッチとして動作するＭＯｓトラ
ンジスタにより行われる。これらの理由により、ｎ個の
メモリセルを縦続接続したメモリブロックは、従来のＤ
ＲＡＭのメモリセルをｎ個並べるよりも、データ線方向
の長さが短く、面積が小さい。また、データ線長が短く
なり、データ線の寄生容量が小さくなる。

第１４図は、メモリブロックＭＣＢの構造の別な例を示
したものである。アイ・イー・イー・イトランスアクシ
ョン　オン　エレクトロンデバイシズ、ボリューム３７
．第７３７頁から第７４３頁（ＩＥＥＥ　Ｔｒａｎｓ、
　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ、　ｖｏｌ。

３７）ｐｐ、７３７−７４．３．１９９０）に提案され
ているデータ線をプレート電極によりシールドしたメモ
リセルを、縦続接続してメモリブロックＭＣＢ、とじて
いる。第１４図（ａ）は断面図で、同図（ｂ）に示す平
面図におけるＡ−Ａ’部の断面を示している。等価回路
は、第１３図（ｃ）のようになる。

ワード線Ｗ及びデータ線りは、ポリシリコンあるいはポ
リサイド等で構成される。蓄積電極５Ｎは、ポリシリコ
ンなどで構成される。キャパシタ用絶縁膜ＣＩは、Ｓ　
ｉ　Ｏ２，Ｓ　ｉ３Ｎ４．　Ｔ　ａ２０５などの高融点
金属酸化物、あるいはそれらの多層膜で構成できる。プ
レート電極ＰＬは、ポリシリコンあるいはタングステン
などの金属で構成される。プレート電極ＰＬ及び蓄積電
極ＳＮとデータ線りとの上下関係が、第１３図とは逆に
なっている。データ線りがプレート電極ＰＬによりシー
ルドされており、データ線間の容量が小さい。そのため
、データ線間干渉雑音の影響が小さくなる。

例えば、蓄積容量からデータ線に信号を読出す場合、デ
ータ線に読出される信号電圧が隣接するデータ線の電位
変動（信号電圧）の影響を受けない。

したがって高Ｓ／Ｎな読出しが可能となる。

第１３図及び第１４図では、メモリブロックＭＣＢ内の
蓄積容量Ｃｓを、ワード線Ｗ上に積み上げた積層容量で
構成した例を示したが、本発明のメモリブロックＭＣＢ
の構成は、それに限定されるものではない。例えば、ア
イ・イー・デー・エム　ダイジェスト　オン　テクニカ
ル　ペーパ−ズ（１９８２）第８０６頁から第８０８頁
（１９８２ＩＥＤＭ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎ
ｉｃａｌ　Ｐａｐｅｒｓ。

ｐｐ、８０６−８０８）に、Ｄ　Ｉ？、　Ａ　Ｍ　（７
）蓄積容量用として論じられているような溝型容量を、
蓄積容量Ｃｓとして用いても、本発明のメモリブロック
ＭＣＢは構成できる。

第１５図は、第７図に示した実施例に基づいて構成され
た具体的実施例で、情報一時記憶手段ＤＲを用いて、メ
モリアレーＭＣＡ中のメモリブロックＭＣＢに対する動
作を行う。データ線Ｄ（、Ｄｌ、　Ｄ２．・・・、　Ｄ
ｑ）に発生する雑音を除去するために、ダミーデータ線
ＤＤを設け、データ線りに現れる信号をダミーデータ線
ＤＤに現れる参照信号と差動で検出する。参照信号を発
生するダミーデータ線ＤＤを、複数のデータ線で共有す
ることにより、面積を小さくしている。

ｑ本のデータ線り工、Ｄ２．・・・、Ｄｑと１本のダミ
ーデータ線ＤＤに、それぞれ複数のメモリブロックＭＣ
Ｂを接続して、第１２図に示したメモリアレーＭＣＡを
構成する。ダミーデータ線ＤＤに接続されたメモリブロ
ックＭＣＢを、ダミーブロックＤＣＢと呼ぶ。ダミーブ
ロックＤＣＢは、メモリブロックＭＣＢと同じ構成で、
蓄積容量ＤＣｓはメモリブロックＭＣＢ中の蓄積容量Ｃ
ｓと同じ大きさである。また、ダミーブロックＤＣＢは
、各データ線のメモリブロックＭＣＢと対応づけられ、
同じワード線により制御される。ダミーデータ線には、
メモリブロックＭＣＢ中の蓄積容量Ｃｓに蓄えられたＩ
ｔ　Ｉ　Ｉｔの情報に対応する電荷が読出された場合に
データ線に現われる電位と、ｔＬ　ＯＩｔの場合の電位
との、はぼ中間の電位が必要である。これは、ｔｔ　Ｉ
　Ｉｔの電位ＶｃｃとＯ′″の電位Ｏｖの中間の電位（
Ｖｃｃ／２）を、蓄積容量ＤＣｓに前もって蓄えておく
ことにより実現される。

データ線りは、信号伝達手段ＤＳ　（ＤＳ工など）によ
り信号検出手段５Ａ（ＳＡ１など）の入力端子ＮＤＳ　
（ＮＤＳｌなど）に接続される。端子ＮＤＳには、負荷
回路ＬＤ（ＬＤ工など）が接続される。

また、信号検出手段ＳＡの出力端子が、スイッチＳＷＷ
により端子ＮＤＳに接続される。一方、ダミーデータ線
ＤＤは、信号伝達手段ＤＤＳにより、複数の信号検出手
段ＳＡに共通な参照信号の入力端子ＤＮＤＳに接続され
る。端子ＤＮＤＳには、端子ＮＤＳと同じく、負荷回路
ＤＬＤが接続される。また、スイッチＳＷＷにより中間
電圧Ｖｈ（＝　Ｖｃｃ／’　２　）の電圧源に接続され
る。信号検出手段ＳＡの端子ＮＳＡ、ＮＳＡは、スイッ
チＳυＲにより情報一時記憶手段ＤＲ（ＤＲ□など）に
、スイッチＳＷＹにより入出力対線ＩＯ’、ＩＯに接続
される。情報一時記憶手段ＤＲは、メモリブロックＭＣ
Ｂと同じｎビットの記憶容量を有し、４トランジスタメ
モリセルＲＣ（ＲＣ１〜ＲＣ，）で構成され、選択線Ｗ
Ｒ（ＷＲ１〜ＷＲｎ）で制御される。またデータ線り及
びダミーデータ線ＤＤにはプリチャージ回路ＰＤ（ＰＤ
□など）、ＤＰＤが接続され、プリチャージ電圧Ｖｐ　
にプリチャージされる。

第１６図（ａ）に示す動作波形に従い、第１５図に示し
た回路の読出し動作を説明する。第１２ｒ６１） 図に示した実施例と同様に、メモリブロックＭＣＢ中の
蓄積容量Ｃ８に蓄えられた電荷を、時系列にデータ線り
に読出す。第１６図（、）では、ＣＳ１に１”、Ｃｓ２
に“０”、・・・Ｃｓ　ｎに“０”というように、１′
″と“０″とが交互に書込まれていた場合について示し
ている。またプリチャージ電圧ＶＦをＶｃｃ／２として
説明する。

まず予め、信号φＲ及びφＷを低電位にしておき、信号
伝達手段ＤＳ、ＤＤＳをＯＦＦさせ、信号検出手段ＳＡ
の容量をデータ線りから切り離し、プリチャージ回路Ｐ
Ｄ、ＤＰＤによりデータ線り及びダミーデータ線ＤＤを
プリチャージ電圧Ｖｐにプリチャージしておく。また信
号φしをＶｃｃにし、負荷回路ＬＤ、ＤＬＤを導通状態
にしておく。さらに、信号φＳＡＰを低電位にしておき
、信号検出手段ＳＡ内の端子ＮＳＡ、ＮＳＡをＶｃｃに
プリチャージするとともに、信号φＤＲを高電位（Ｖｃ
ｃ＋α）にしてスイッチＳＷＲをＯＮさせ、情報一時記
憶手段ＤＲ部もプリチャージしておく。

そして、信号φＤＲを低電位にし、スイッチＳｗＲをＯ
ＦＦにして情報一時記憶手段ＤＲ部の寄生容量を信号検
出手段ＳＡから切離す。また信号φＳＡＰをＶｃｃに、
信号φＰを低電位にし、信号検出手段ＳＡ内の端子ＮＳ
Ａ、ＮＳＡ、及びデータ線。

ダミーデータ線をフローティング状態にする。

その後、複数列あるメモリブロックＭＣＢの内の一列の
メモリブロックのワード線Ｗ□を高電位（Ｖｃｃ＋α）
に上げてＭＯＳトランジスタＭ工、をＯＮにし、蓄積容
量Ｃ８１に蓄えられていた電荷を各データ線Ｄ（Ｄｌ、
　Ｄ２．・・・、　Ｄｑ）に読出す。その電荷によるデ
ータ線りの電位変動が、信号φＲをＶｃｃにすると信号
伝達手段ＤＳにより検出され電流に変換される。この電
流は電源電圧Ｖｃｃから負荷回路ＬＤを通じて流れ、そ
の結果、信号伝達手段ＤＳは負荷回路ＬＤを負荷とした
ソース接地の増幅器として動作し、端子ＮＤＳにデータ
線りの電位変動に応じた出力が得られる。このように各
データ線毎に各端子ＮＤＳに現われた出力はそれぞれの
信号検出手段ＳＡに入力される。このとき、データ線り
はフローティング状態のままであす、電位は変化しない
。信号伝達手段ＤＳを用いることにより、データ線りの
振幅が小さく、データ線間の干渉雑音が小さい。また信
号伝達手段ＤＳによりデータ線りの寄生容量と信号検出
手段ＳＡ部の寄生容量が分離され、蓄積容量Ｃｓから情
報を読出した時のデータ線りの電位変動を大きくするこ
とができる。すなわち高Ｓ／Ｎな読出しが可能となる。

同時にダミーブロックＤＣＢについても同じ動作が行わ
れ、蓄積容量ＤＣｓからダミーデータ線ＤＤに電荷が読
出される。また、ダミーデータ線ＤＤの電位に対応した
電圧が端子ＤＮＤＳに出力され、複数の信号検出手段Ｓ
Ａに参照電圧として入力される。この参照電圧は、メモ
リブロックＭＣＢ中の蓄積容量Ｃｓから読出す情報がＩ
ｔ　１　）ｊのときと“ＯＩ７のときの中間の電圧であ
る。

次に信号φＳ＾、を上げ、信号検出手段ＳＡをＰＭＯＳ
トランジスタのラッチ回路を負荷としだ差動増幅器とし
て動作させる。そして端子ＮＳＡ。

ＮＳＡに現われる信号電圧が十分大きくなってから、信
号φＳ＾１を下げ、信号φＳΔ２を上げて、信号検出手
段ＳＡを入出力共通フリップフロップ形差動増幅器とし
て動作させ、端子ＮＳＡとＮＳＡとの電位差をＶｃｃま
で増幅する。このとき、端子ＮＤＳ、ＤＮＤＳには増幅
された信号が帰還されないため、参照信号を複数の信号
検出手段ＳＡに用いることができる。そして、端子ＮＳ
Ａ、ＮＳＡに現われた信号を、スイッチＳＷＲをＯＮに
して情報一時記憶手段ＤＲに伝達し、選択線ＷＲ１を高
電位（Ｖｃｃ＋α）に上げて、４トランジスタメモリセ
ルＲＣ□に書込んだ後、選択線ＷＲ□を低電位にし、格
納する。その後、メモリブロックＭＣＢ内のＭＯＳトラ
ンジスタＭ１及びスイッチＳＷＲをＯＮにしたまま、信
号φＳ＾２を下げ、信号φＰをＶｃｃに、信号φＳＡＰ
を低電位にし、データ線り。

ダミーデータ線、信号検出手段ＳＡ、情報一時記憶手段
ＤＲをプリチャージする。この時信号φＲは低電位にし
ておき、信号伝達手段ＤＳ、ＤＤＳはＯＦＦさせておく
。

次に、スイッチＳＶ／ＲをＯＦＦにし、信号φＰを低電
位に、信号φＳＡＰをＶｃｃにした後、ワード線Ｗ１に
加えワード線Ｗ２を高電位に上げて、各メモリブロック
ＭＣＢ内の蓄積容量Ｃ８２に蓄えられている電荷を各デ
ータ線りに読出す。そして蓄積容量Ｃ３□に蓄えられて
いた電荷の読出しと同様に、信号伝達手段ＤＳ、負荷回
路ＬＤを介して信号検出手段ＳＡに入力し、増幅された
情報を情報一時記憶手段ＤＲ内の４トランジスタメモリ
セルＲＣ２に書込む。以下、同様に高電位にするワード
線を一本ずつ増やしていき、順番に蓄積容量Ｃ３に蓄え
られている電荷をデータ線りに読出し、信号伝達手段Ｄ
Ｓ、負荷回路ＬＤを介して信号検出手段ＳＡに入力し、
増幅された情報を情報−次記憶手段ＤＲに書込む。蓄積
容量Ｃｓｎまで読出して、一つのメモリブロックＭＣＢ
に対する読出し動作が終了する。ここまでの間に、所望
の蓄積容量Ｃｓの情報が信号検出手段ＳＡにより増幅さ
れた状態で、スイッチＳＷＹをＯＮにして、情報を入出
力対線ＩＯ，ＩＯに差動信号として出力する。また、入
出力対線ＩＯ，ＩＯにチップ外部より書き込まれた情報
に、スイッチＳＷＹをＯＮにして、信号検出手段ＳＡに
より増幅された情報を書き換えることにより、書込み動
作が行える。なお、チップ外部への情報の読出し、ある
いはチップ外部からの情報の書込みは、次に述べる再書
込み動作の間に行ってもよい。

上記のようにしてメモリブロックＭＣＢから読出した情
報を、第１６図（ｂ）に示す動作波形に従い、読出し動
作とは逆の順番で再書込みする。

第１６図（ｂ）は、第１６図（ａ）に示したように、Ｃ
ｓ、から１′１”、ＣＳ２から１１０”　”’Ｃ５ｎか
ら“Ｏ”と、ｔｔ　Ｉ　Ｉ＋とＯ′″を交互に読出した
後の、再書込み動作を示している。

まず、信号φしを下げて、負荷回路ＬＤ、ＤＬＤを非導
通状態にする。また、信号φＷを高電位（ＶＣＣ＋（Ｅ
）にし信号伝達手段ＤＳ、ＤＤＳをＯＮ状態のスイッチ
として動作させ、データ線りを端子ＮＤＳに、ダミーデ
ータ線ＤＤを端子ＤＮＤＳに、接続する。信号φＤＲは
高電位（Ｖｃｃ＋α）にしておき、スイッチＳＷＲもＯ
Ｎ状態にしておく。

そして、信号φＳＡＰを低電位にし端子ＮＳＡ。

ＮＳＡ及び情報一時記憶手段ＤＲをプリチャージした後
、信号φＰを低電位に、信号φＳＡＰをＶｃｃにし、デ
ータ線り及び端子ＮＳＡ、ＮＳＡをそれぞれフローティ
ング状態にする。

その後、選択線ＷＲｎを上げて情報一時記憶手段ＤＲ中
の４トランジスタメモリセルＲＣｎから情報を読出す。

すなわち端子ＮＳＡ、ＮＳＡから４トランジスタメモリ
セルＲＣｎへ電流が流れ、端子ＮＳＡとＮＳＡとの間に
電位差が生じる。そして信号φＳ＾２を上げて、信号検
出手段ＳＡを入出力共通フリップフロップ形差動増幅器
として動作させ、この信号を増幅する。情報が確定して
から、選択線ＷＲ，を下げる。また、信号φＳＡＷを上
げてスイッチＳＷＷをＯＮにし、インバータにより反転
増幅した信号検出手段ＳＡの出力を、信号伝達手段ＤＳ
を介しデータ線りを通じてメモリブロックＭＣＢに伝達
し、ワード線Ｗｎを下げて蓄積容量Ｃ３ｎに、情報ｉｔ
　Ｏｌ）に対応するＯｖを再書込みする。同時に、中間
電圧Ｖ　ｈ　（＝　Ｖｃｃ／　２　）がダミーデータ線
ＤＤに伝達され、ダミーブロックＤＣＢ内の蓄積容量Ｄ
　Ｃｓ　ｎに書込まれる。このとき、インバータにより
、データ線りの寄生容量は端子ＮＳＡから分離されてお
り、信号検出手段ＳＡにより確定している情報が反転す
る恐れは無い。なお、入力端子がＮＳＡに接続され出力
端子が開放となっているインバータは、ＮＳＡとＮＳＡ
で寄生容量のバランスを取るためのものである。

その後、信号φＳＡＷを下げて端子ＮＤＳ及びデータ線
りをフローティング状態にし、信号φＳ＾２を下げ、さ
らに信号φＳＡＰを下げて端子ＮＳＡ。

ＮＳＡをプリチャージする。その後再び信号φＳＡＰを
上げて端子ＮＳＡ、ＮＳＡをフローティング状態にした
後、蓄積容量Ｃ８ｎ−１から読出して情報一時記憶手段
ＤＲ中の４トランジスタメモリセルＲＣｎ−□に蓄えて
いる情報を、選択線ＷＲｎ−１を上げて読出し、信号φ
ＳＡ２　を上げて信号検出手段ＳＡで増幅し、再書込み
する。同時に、蓄積容量Ｄ　Ｃｓには中間電圧Ｖｈ　（
＝Ｖｃｃ／２）が書込まれる。同様にして、読出し動作
と逆の順番で、情ｔｃ、０） 報一時記憶手段ＤＲ中の４トランジスタメモリセルＲＣ
に蓄えている情報を読出し、再書込みする。

上記の再書込み動作では、情報一時記憶手段ＤＲから情
報を読出す際、データ線容量を信号検出手段ＳＡから分
離して行っている。したがってデータ線りの電位は、情
報一時記憶手段ＤＲからの読出しに関与しないので、デ
ータ線りのプリチャージを行う必要がない。そのため、
９１″もしくは０”を連続して書込むときに、データ線
りの電圧は変化させなくて良く、消費電力が小さくて済
む。

第１５図に示した実施例では、ダミーデータ線ＤＤは、
データ線りと同じ雑音成分が生じるように構成する必要
がある。信号検出時に、ワード線などの選択線がパルス
駆動されたときに、その配線とのカップリング雑音が同
じになるよう、寄生容量値などの電気的特性についてデ
ータ線と整合を取らなければならない。本実施例では、
データ線りの信号は１個の信号検出手段ＳＡに入力され
るのに対して、ダミーデータ線ＤＤの参照信号は複数の
信号検出手段ＳＡに入力されており、バランスが問題と
なりうる。しかし、信号検出手段ＳＡの入力端子部の寄
生容量を、信号伝達手段ＤＳによりデータ線り及びダミ
ーデータ線ＤＤから分離しているため、データ線りとダ
ミーデータ線ＤＤとで容量の整合を取れば良い。データ
線りとダミーデータ線ＤＤは、同じ構成であるメモリブ
ロックＭＣＢとダミーブロックＤＣＢが接続され、配線
長も同じなので、整合が取れる。データ線の容量に複数
の蓄積容量Ｃｓが並列に加えられても、ダミーブロック
ＤＣＢ中の蓄積容量ＤＣｓはメモリブロックＭＣＢ中の
蓄積容量Ｃｓと同じ大きさであり、しかも同様の動作が
行われるため、整合が保たれる。

本実施例では、ダミーブロックＤＣＢ中の蓄積容量ＤＣ
ｓに、対応するメモリブロックＭＣＢ中の蓄積容量Ｃｓ
への情報の書込みと同時に、中間電圧Ｖ＋、８　＝　Ｖ
ｃｃ／　２　）が蓄えられ、その後は次の選択時まで放
置される。すなわち、蓄積容量ＤＣｓに蓄えられた電荷
は、蓄積容量Ｃｓに蓄えられた１′″の電荷と同様に、
蓄積容量部でのリーク電流等により、時間とともに減衰
していく。したがって、従来のＤＲＡＭでのダミーセル
の構成法、例えば１９８０年アイ・イー・イー・イー、
インターナショナル　ソリッド　ステート　サーキッツ
カンファレンス、ダイジェスト　オン　テクニカル　ペ
ーパーズ、第２３４頁から第２３５頁（１９８０ＩＥＥ
Ｈｌ５ＳＣＣＤｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ、　ｐｐ、　２３４−２３５）に記載され
ているような、ダミーセルにダミーセル内の端子を所望
の電位に設定する回路を付加し、プリチャージの期間そ
の電位に固定しておく方法などを応用した場合に比べ、
高電位側の情報が減衰し、低電位側の情報として誤判定
されるまでの時間、すなわちデータ保持時間を長くする
ことができる。このことは、メモリブロックＭＣＢをリ
フレッシュする時間間隔を長くできることであり、半導
体記憶装置がリフレッシュ動作を行っている時間の割合
を小さく、システムにとって半導体記憶装置を使用でき
る時間の割合を大きくできる。また、リフレッシュに要
する消費電力を小さくできる。しかも、メモリブロック
ＭＣＢに対する動作とダミーブロックＤＣＢに対する動
作が同じなので、制御が簡単であり、そのための回路規
模が小さく、消費電力も小さい。

第１７図は、本発明の別の具体的実施例で、信号伝達手
段ＤＳ、負荷回路ＬＤ、信号検出手段ＳＡ、スイッチｓ
ｗｙ及びＳＷＲ，情報一時記憶手段ＤＲなどを、複数の
データ線Ｄ（同図では９本）で共有することにより、チ
ップ面積の削減と、これらの回路のレイアウトピッチを
緩和した例である。複数のデータ線に同時に読出された
信号を、スイッチＳＷＤ　（ＳＷＤ□１など）で切り替
えて信号検出手段ＳＡに時系列に入力して、判別を行う
ことにより、信号検出手段ＳＡなどを共有する。

また、第６図に示した実施例のように、データ線りと平
行に共通データ線ＣＤ　（ＣＤ□、ＣＤ２など）を設け
、信号伝達手段ＤＳ　（ＤＳ□０．Ｄ８２□など）を介
して、データ線と信号の授受を行い、複数のメモリアレ
ーＭＣＡ　（ＭＣＡよ□、ＭＣＡ２□など）ｒ７３） で信号検出手段ＳＡなどを共有する。この二つの手法に
より、マトリクス状に配置された複数のデータ線りで、
信号検出手段ＳＡ等が共有され、信号検出手段ＳＡ等の
占有面積率を小さくできる。

メモリアレーＭＣＡのｑ個のデータ線Ｄ□、Ｄ２゜・・
・、Ｄｑ　をスイッチＳＷＤを介して信号伝達手段ＤＳ
に接続する。プリチャージ回路ＰＤ　（ＰＤ、、など）
は、スイッチＳＷＤと信号伝達手段ＤＳとの接続端子に
接続される。ダミーアレーＤＣＡ（ＤＣＡｌなど）もメ
モリアレーＭＣＡと同じ構成であり、スイッチＤＳＷＤ
（ＤＳＷＤ工など）を介して信号伝達手段ＤＤＳ（ＤＤ
Ｓ工なと）に接続される。また共通ダミーデータ線ＤＣ
Ｄに複数のダミーアレーＤＣＡが設けられる。第１７図
で、メモリアレーＭＣＡ、プリチャージ回路ＰＤ、信号
伝達手段ＤＳ、負荷回路ＬＤ、信号検出手段ＳＡ。

スイッチｓｗｗ、ＳＷＹ、ＳＷＲ，情報一時記憶手段Ｄ
Ｒは、第１２図と同じものである。ただし、情報一時記
憶手段ＤＲは、記憶容量が（ｑＸｎ）ビットで、（ｑＸ
ｎ）個の４トランジスタメモリセルＲＣからなる。

本実施例の読出し動作を、第１８図（ａ）を用いて説明
する。負荷回路ＬＤ、信号検出手段ＳＡ。

スイッチＳＷＷ、ＳＷＹ、ＳＷＲ，情報一時記憶手段Ｄ
Ｒの動作は、第１５図に示した実施例と同様なので、そ
れらに関する信号の波形は第１８図（ａ）では省略し、
説明も省く。まず待機状態では、信号φＰをＶｃｃにし
てプリチャージ回路ＰＤを動作させ、スイッチＳＷＤの
制御信号φＤ工。

φｏｗｅ・・・、φＤ’ｌを全て高電位（Ｖｃｃ＋α）
として、スイッチＳＷＤを全てＯＮにし、各メモリアレ
ーＭＣＡ内のデータ線ＤＩＰＤ２１・・・、Ｄｑ　をプ
リチャージ電圧Ｖｐにプリチャージしておく。次に、信
号φＰ及びφＤ２１・・・、φＤｑをＯｖにして、デー
タ線Ｄ１ｔＤ２１・・・、Ｄｑをフローティング状態に
する。そして、複数列あるメモリアレーＭＣＡの内、例
えばＭＣＡよ□、ＭＣＡ０２などの一列分のメモリアレ
ーが選択され、さらにそのメモリアレー内に複数列ある
メモリブロックＭＣＢの内の一列分のメモリブロックが
選択される。そしてそのメモリブロックのワード線Ｗ１
を高電位（Ｖｃｃ＋α）に上げ、各メモリブロックの各
データ線にメモリブロックＭＣＢ中の蓄積容量Ｃ８，か
ら電荷を読出す。このとき制御信号φＤ１を高電位に保
っておくことにより、各メモリブロックのデータ線Ｄ１
に現われた信号は信号伝達手段ＤＳに伝えられる。

この信号は信号φＲを上げることにより電流に変換され
、共通データ線ＣＤを通じて負荷回路ＬＤから電流が流
れ、共通データ線ＣＤの電圧が信号検出手段ＳＡに入力
される。同様にして、ダミーアレーＤＣＡ□から複数の
信号検出手段ＳＡに、共通な参照信号が入力される。信
号検出手段ＳＡにより差動増幅が行われ、その出力が情
報一時記憶手段ＤＲに伝達され蓄えられる。次に、制御
信号φＤ１を下げ、スイッチＳＷＤと信号伝達手段ＤＳ
との接続端子をプリチャージ回路ＰＤによりプリチャー
ジした後、制御信号φＤ２を上げてスイッチＳＷＤを切
り換え、同様な動作を行う。以下、同様に制御信号φＤ
ｑまで繰り返し、各メモリブロックの各データ線Ｄ□、
Ｄ２．・・・、Ｄｑに読出された信号を増幅し、情報一
時記憶手段ＤＲに蓄える。

その後、制御信号φＤ□、φ０２１・・・、φＤｑを全
て上げて、プリチャージ回路ＰＤを動作させ、各データ
線Ｄ□、Ｄ２．・・・、Ｄｑ　をプリチャージする。そ
して、ワード線Ｗ工に加えワード線Ｗ２も上げて、情報
をデータ線に読出し、制御信号φＤ工、φＤ２ｔ・・・
　φＤｑを順次上げて信号検出手段ＳＡで信号を検出し
情報一時記憶手段ＤＲに蓄える。これをワード線Ｗｎま
で行う。

再書込み動作は、第１８図（ｂ）に波形を示すように、
読出し動作と逆の順番で行う。信号φＰ及びφＤｌｔ　
φＤ２ｔ・・・、φＤ’ｌ−ｌを下げ、信号φＷを上げ
る。ワード線Ｗ工、Ｗ２．・・・、Ｗｎを全て上げた状
態で、φｏｑ、φ１）（ｑ−ｉ）＋・・・、φＤ□を順
次上げ、情報−次記憶手段ＤＲから所望の情報を読出し
て、データ線Ｄｑ、Ｄｑ−□、・・・、Ｄ□に伝達し、
ワード線Ｗｎを下げてメモリブロックＭＣＢに書込む。

これをＷ　ｎ　−１）　Ｗ　ｎ　−２９・・・と、Ｗ工
まで行っていく。

そして、信号φＰ及びφＤ工、φＤ２１・・・、φＤ、
を上げて、待機状態に戻す。

上記の動作は、共通データ線−本当りｑ個のメモリブロ
ックＭＣＢから、情報一時記憶手段ＤＲに情報を読み込
んで、外部との信号の授受を行い、ｑ個のメモリブロッ
クＭＣＢに情報を戻す動作である。別の動作として、第
７図に示した実施例について述べたように、各メモリブ
ロックから最後に読出される蓄積容量ＣＳ　ｎの情報を
、情報一時記憶手段ＤＲに蓄えずに元のメモリブロック
ＭＣＢに再書込みする動作もできる。その場合、情報一
時記憶手段ＤＲの記憶容量は（ｑＸ（ｎ−１））で良く
、情報一時記憶手段ＤＲを小さくできる。

この場合、データ線に現われた信号が信号検出手段ＳＡ
で増幅され、再書込みのためにそのデータ線の電圧が大
きく変動すると、隣接するデータ線に信号検出手段ＳＡ
により増幅される前の信号が残っており、データ線間の
干渉雑音が問題になる恐れがある。しかしこの問題は、
第１４図に示したデータ線をプレートでシールドしたメ
モリブロックのような、データ線間干渉雑音の小さい構
造を取り入れることにより、回避できる。

第１９図は、本発明の他の具体的実施例である。

メモリブロックＭＣＢから読出した信号を差動増幅器で
検出し増幅する構成で、しかもデータ線を折り返し形（
Ｆｏｌｄｅｄ　Ｄａｔａ　Ｌｉｎｅ）にした例を、メモ
リアレー中の１データ対線について示したものである。

ＭＯＳトランジスタＭ（ＭＲ□□９ＭＬ□１など）をス
イッチ、蓄積容量Ｃ３（Ｃ８Ｒ□１．　ｃｓＬ１□など
）を情報記憶手段としてメモリブロックＭＣＢ（ＭＣＢ
Ｒ，ＭＣＢＬ）が構成され、データ対線り。

Ｄに接続される。２個の蓄積容量Ｃｓから同時にＤ及び
Ｄに電荷が読出されることが無いように、Ｄとの接続孔
の反対側にＤとの接続孔が設けられる。第５図と同様に
、２個のメモリブロックでデータ線との接続孔を共有し
て、面積の削減するため、データ線りとの接続孔を差動
増幅器ＳＡ側に設けたＭ　ＣＢ　Ｒと、反対側に設けた
Ｍ　ＣＢ　Ｌとを、交互に配置する。また、面積を節約
するために、ワード線Ｗｚ　（ＷＲ２１ＷＬＺ）により
Ｍ１□ＨＭ０□（ＭＲ□２．　Ｍｌ（ｏ２あるいはＭ　
Ｌ１２　＋　ＭＬ［＋２）の２個のトランジスタを制御
する。

データ対線り、Ｄに、スイッチＳＷＭを介して信号検出
手段として用いられる差動増幅器ＳＡとプリチャージ回
路ＰＣが接続される。また、スイッチＳＷＲを介して、
情報一時記憶手段ＤＲが差動増幅器ＳＡに接続される。

さらに、入出力対線ＩＯ，ＩＯが設けられ、スイッチＳ
ＷＹを介して差動増幅器ＳＡに接続される。差動増幅器
ＳＡは、入出力共通方式フリップフロップ形差動増幅器
を用いている。情報一時記憶手段ＤＲは、データ対線当
り３ビツトを記憶できる記憶手段で、４トランジスタメ
モリセルＲＣ（ＲＣ□など）を用いて構成されている。

メモリブロックＭＣＢの構造の例について、断面図を第
２０図（ａ）に、平面図を（ｂ）に示す。

断面図は、平面図におけるＡ−Ａ’部の断面を示してい
る。

同図において、Ｗ　（ＷＲ，など）がワード線、５Ｎ（
ＳＮＲｏ工など）が蓄積電極、ＰＬがプレート電極、Ｄ
がデータ線である。これらは、第１３図に示した構造と
、同様の製造プロセスで、同様の材料により構成される
。

第２１図（ａ）の動作波形を用いて、読出し動作を説明
する。ここでは、あるメモリブロックＭ　ＣＢ　Ｒから
情報を読出す場合について示す。またデータ線のプリチ
ャージ電圧ＶｐをＶｃｃ／２とし、この電圧を参照電圧
として読出す場合について説明する。まず、蓄積容量Ｃ
３Ｒ□□から情報を読出す。プリチャージ回路ＰＣによ
りプリチャージ電圧Ｖｐとなっているデータ対線り、Ｄ
を、信号φＰをＯｖに下げることにより、フローティン
グ状態にする。また、スイッチＳＷＭをＯＮにしたまま
、スイッチＳＷＲをＯＦＦにして、情報一時記憶手段Ｄ
Ｒ部の寄生容量を差動増幅器ＳＡから切り離す。ワード
線ＷＲ工を高電位（Ｖｃｃ＋α）に上げてＭＯＳトラン
ジスタＭＲよ、をＯＮにし、蓄積容量Ｃｓｎ１１に蓄え
られていた電荷をデータ線りに読出す。第２１図（ａ）
のデータ対線り、Ｄの波形では、蓄積容量Ｃ３Ｒ工、に
電荷として蓄えられていた情報が高電位の場合を示して
いる。次に信／ＱＮ 号φＳΔをＶｃｃに上げ、信号φＳΔをＯｖに下げて差
動増幅器ＳＡを動作させ、データ線りの信号電圧を検出
し増幅する。ここで、スイッチＳＷＲをＯＮにし４トラ
ンジスタメモリセルＲＣ１の選択線ＷＲ１を上げて、情
報を４４トランジスタメモリセルＲＣ工に書込み、選択
線ＷＲ工を下げる。そして、信号φＳＡ、φＳ＾をＶｐ
に戻し、信号φＰをＶｃｃに上げて、データ対線り、Ｄ
及び蓄積容量Ｃ８Ｒ□１をプリチャージ電圧Ｖｐにプリ
チャージした後に、ワード線ＷＲ，を低電位Ｏｖに下げ
てＭＯＳトランジスタＭＲ，□をＯＦＦにする。次に、
同様にして蓄積容量Ｃ５ｔｔｏ□から情報を読出す。信
号φＰをＯＶに下げてデータ対線り、Ｄをフローティン
グ状態にし、スイッチＳＷＲをＯＦＦにした後、ワード
線ＷＦＬａを高電位（Ｖｃｃ＋α）に上げて、蓄積容量
Ｃ５Ｒｆｉ工に蓄えられていた電荷をデータ線りに読出
す。差動増幅器ＳＡを動作させて、データ線りの信号電
圧を検出し増幅し、この情報を情報一時記憶手段ＤＲ中
の４トランジスタメモリセルＲＣ２に蓄える。そして、
信号φＳ＾、φＳ＾をＶｐに戻し、信号φＰをＶｃｃま
で上げて、データ対線り、Ｄ及び蓄積容量ＣＳＲｏ□を
プリチャージ電圧Ｖｐにプリチャージする。その後、ワ
ード線ＷＲ３を高電位（Ｖｃｃ＋α）にしたまま、ワー
ド線ＷＦｌｚも高電位（Ｖｃｃ＋α）に上げて、蓄積容
量Ｃ８Ｒ１＋２に蓄えられていた電荷をデータ線りに読
出す。このとき、蓄積容量ＣＳＲ，□に蓄えられていた
電荷は、蓄積容量Ｃｓｎ□□との間で電荷再配分されて
保たれる。蓄積容量Ｃ３Ｒ１１２からデータ線りに読出
された信号を差動増幅器ＳＡで検出し４トランジスタメ
モリセルＲＣ１に蓄えた後、プリチャージ回路ＰＣによ
りデータ対線り、Ｄ及び蓄積容量ＣＳＲ，□、　Ｃ３Ｒ
Ｏ２をプリチャージする。次にワード線ＷＦｌｚを高電
位（Ｖｃｃ＋α）のままワード線ＷＲ１も上げて、蓄積
容量Ｃ８Ｒ□２及びＣＳＲ工、に蓄えられていた電荷を
データ線りに読出す。この信号を差動増幅器ＳＡで検出
し増幅する。このようにして、メモリブロックＭ　ＣＢ
　Ｒ内の４個の蓄積容量Ｃ３Ｒが記憶していた情報が全
て読出される。ここまでの間に、所望の蓄積容量Ｃ３Ｒ
の情報が差動増幅器ＳＡにより増幅された状態で、スイ
ッチＳＷＹをＯＮにして入出力対線ＩＯ，ＩＯに情報を
差動信号として出力する。

以上のようにしてメモリブロックＭ　ＣＢ　Ｒから読出
した情報を、第２１図（ｂ）に示す書込み動作に従い、
読出し動作とは逆の順番で再書込みする。まず、蓄積容
量Ｃ３Ｒ□２から読出した信号が差動増幅器ＳＡで増幅
されている状態で、ワード線ＷＲ，を下げることにより
、蓄積容量Ｃ３Ｒ□２から読出された情報が、蓄積容量
ＣＳＲＩ□とＣ３Ｒｘｘとに書込まれる。データ対線り
、Ｄをプリチャージした後に、スイッチＳＷＭをＯＦＦ
にしてデータ対線り、Ｄの容量を差動増幅器ＳＡから切
り離す。そして、選択線ＷＲ３を上げて、４トランジス
タメモリセルＲＣ３に蓄えておいた情報を読出し、差動
増幅器ＳＡにより増幅する。その後スイッチＳＷＭをＯ
Ｎにして、蓄積容量Ｃ３ＲＯ２とＣ５Ｒｏｉに書込み、
ワード線ＷＲ，を下げる。そして、データ対線り、Ｄ及
び蓄積容量ＣＳＲＯ工をプリチャージし直してスイッチ
ＳＷＭをＯＦＦにし、蓄積容量ＣＳＲＯ□から読出した
情報を情報一時記憶手段ＤＲ中の４トランジスタメモリ
セルＲＣ２から呼出して再書込みし、ワード線ＷＲ３を
下げる。最後に、ワード線ＷＲ，を選択し、蓄積容量Ｃ
８Ｒ□□を情報一時記憶手段ＤＲ中の４トランジスタメ
モリセルＲＣ工に記憶していた情報に書換える。以上で
再書込みが終了する。

また書込み動作は、読出し動作中あるいは再書込み動作
中、所望の蓄積容量の情報が差動増幅器ＳＡで増幅され
た状態の時に、その情報を書き換えることにより行える
。すなわちスイッチＳＷＹをＯＮにし、入出力対線ＩＯ
，ＩＯに書き込まれたチップ外部からの情報を差動増幅
器ＳＡに書き込むことで行える。

本実施例のメモリブロックＭＣＢは、従来ＤＲＡＭで用
いられている１トランジスタ１キヤパシタ形メモリセル
を、２個直列接続し、さらに２個組合せた構成となって
いる。その結果、データ線との接続孔の数が半分で済み
、メモリセルの面積を小さくできる。１トランジスタ１
キヤパシタ形メモリセルは破壊読出しであるので、メモ
リブロックＭＣＢに対する動作を時系列に行い、情報一
時記憶手段ＤＲを用いて情報が失われることを防いでい
る。しかも、高Ｓ／Ｎが得られる折り返し形データ線構
成が、適用可能である。

第２２図は、第１９図に示した実施例において、データ
対線り、Ｄの容量あるいはワード線との結合雑音のバラ
ンスをとるため、ダミーブロックＤＣＢをデータ対線り
、Ｄに接続した例である。

ダミーブロックＤＣＢは、メモリブロックＭＣＢＬと同
じ構成で、蓄積容量Ｄ　Ｃｓ　（Ｄ　ＣＢｏｌｔ　Ｄ　
Ｃ３ＯＺ　ｅＤＣｓｉ□ｔ　ＤＣｓｘｚ）の値もメモリ
ブロックＭ　ＣＢ　Ｌ中の蓄積容量Ｃ８Ｌと同じであり
、ダミーワード線ＤＷ　（ＤＷｌ、ＤＷ２．ＤＷｌ）に
より制御される。

ダミーブロックＤＣＢが接続されている他は、第１９図
と同じ構成であり、第２２図では、信号検出手段ＳＡ、
情報一時記憶手段ＤＲなどは省略しく８６） ている。

プリチャージ回路ＰＣに入力するプリチャージ電圧Ｖｐ
をＶｃｃ／２とする。待機状態に、ダミーワード線ＤＷ
（ＤＷ□、ＤＷ２．ＤＷ、）を高電位にし、プリチャー
ジ回路ＰＣｔ！：ＯＮにして、データ対線り、Ｄととも
に、ダミーブロックＤＣＢの蓄積容量ＤＣｓを、（Ｖｃ
ｃ／２）にプリチャージする。読出し動作時、ダミーワ
ード線ＤＷを下げ、Ｖｃｃ／２を蓄積容量ＤＣｓに蓄え
た後、データ対線り、Ｄをフローティング状態にする。

読出し動作時のダミーワード線ＤＷの駆動方法は、ダミ
ーワード線ＤＷ３とワード線ＷＲ□あるいはＷＬ工、　
ＤＷ２とＷＢ２あるいはＷＬ、２．ＤＷよとワード線Ｗ
ｌ（３あるいはＷＬ３を、同じ信号で駆動する。例えば
、メモリブロックＭ　ＣＢ　Ｒを選択した場合、ワード
線ＷＲ□によりＭＯＳトランジスタＭ　Ｒｘ　１をＯＮ
させるとともに、ダミーブロックＤＣＢ内のＭＯ３＋−
ランジスタＤ　Ｍｏ１をＯＮさせる。このようにメモリ
ブロック中の蓄積容量Ｃｓがデータ線の寄生容量に並列
に加えられても、ダミーブロック中の同じ大きさの蓄積
容量ＤＣｓが対となるデータ線に加えられるようにする
。一方メモリブロックの再書込み動作時は、ダミーブロ
ックを用いる必要がないので、ダミーワード線ＤＷを上
げままとし、待機状態に戻る。

ダミーブロックＤＣＢを接続することにより、読出し動
作時、メモリブロック中の蓄積容量Ｃ３がデータ線りの
寄生容量に並列に加えられても、ダミーブロック中の同
じ大きさの蓄積容量ＤＣｓがデータ線りに加えられ、デ
ータ対線りとＤの容量のバランスは保たれる。またワー
ド線とダミーデータ線を同じ信号で駆動することにより
、ワード線からデータ線に生じる雑音をデータ対線りと
Ｄの間で等しくすることができる。これにより、差動増
幅器ＳＡでの情報の誤判定の恐れが無くなる。

第２３図は、第１５図に示した回路に基づく半導体記憶
装置のチップ構成の要部をブロック図で示している。図
中１はｎビットを記憶するメモリブロックがマトリック
ス状に配置されたメモリアレー　２は各メモリブロック
に接続されるワード線を制御するサブＸデコーダ、３は
Ｘデコーダ、４は信号検出回路、５は情報一時記憶手段
、６はＹデコーダ、７はアドレスバッファ、８はメモリ
ブロックから読出した情報を蓄える出力データレジスタ
、９は外部から入力された情報を蓄える入力データレジ
スタ、１０は各部のタイミングを制御するクロックジェ
ネレータ、１１は読出しと書込みとの切り換えを制御す
るライトクロックジェネレータ、１２はチップ外部との
データの授受のタイミングを制御する転送りロックジェ
ネレータである。、メモリブロックのｎビットを単位と
して、チップ外部に情報を読出す動作、または、外部か
ら入力された情報を書き込む動作を行う。

第２４図の信号波形を用いて、動作を説明する。

同図（ａ）は読出し動作を、（ｂ）は書込み動作を示し
ている。チップセレクト信号Ｃ８の立ち下がりにより、
動作が開始される。そのときに入力されている多ビット
のアドレスＡがアドレスバッファ７に取り込まれ、Ｘデ
コーダ３及びＹデコーダ５に伝達される。また、そのと
きのライトイネーブル信号ＷＥがライトクロックジェネ
レータ１１に取り込まれ、読出しか書込みかが選択され
る。

まず、読出し動作の場合を説明する。Ｘデコーダ３によ
り、メモリアレー１中の１行分のメモリブロックが選択
され、サブＸデコーダ２によりワード線の制御が行われ
て、メモリブロックから情報が読出され、信号検出手段
４により検出され、情報一時記憶手段５に蓄えられてい
く。このときに、Ｙデコーダ６により列方向の選択が行
われ、１個のメモリブロックのｎビットの情報が、信号
検出手段４から情報一時記憶手段５に伝達されるのと同
時に、随時出力データレジスタ８に蓄えられる。選択さ
れたメモリブロックの情報を全て検出した後、転送りロ
ックジェネレータ１２により出力データレジスタ８が制
御されて、データ転送信号ＤＴの立ち下がりの度に、ｎ
ビットのデータＤ　ｏ　ｕ　ｔが連続的に外部に出力さ
れる。また、情報一時記憶手段５に蓄えられていた情報
が、それぞれ信号検出手段４により検出されてメモリア
レー１に伝達され、読出された各メモリブロックが再書
き込みされる。

一方、書込み動作は以下のように行われる。Ｘデコーダ
３により、書込みを行うメモリブロックを含んだメモリ
アレー１−中の１行分のメモリブロックが選択され、サ
ブＸデコーダ２によりワード線の制御が行われて、メモ
リブロックから情報が読出され、信号検出手段４により
検出され、情報一時記憶手段５に蓄えられる。また、転
送りロックジェネレータ１２により出力データレジスタ
８が制御されて、データ転送信号ＤＴの度に、入力デー
タＤｉｎがデータ入力レジスタ９に取り込まれる。その
後、情報一時記憶手段５に蓄えられていた情報が、メモ
リアレー１に伝達され、読出された各メモリブロックが
再書き込みされるのと同時に、Ｙデコーダ６により選択
された列では、データ入力レジスタに取り込まれたデー
タが、信号検出手段４を介してメモリアレー１に伝達し
て書き込む。

この構成では、データ転送信号ＤＴを用いることにより
、チップ外部との信号の授受をレジスタを介してｎビッ
トずつ連続して行う。そのため、高い伝送レートが実現
できる。このような半導体記憶装置に適した用途として
、例えば、計算機システムにおける外部記憶装置がある
。従来、外部記憶装置としては、ハードディスク等の磁
気記憶装置が用いられているが、この実施例の半導体記
憶装置を用いることにより、小型化、高速化が行える。

その場合、この半導体記憶装置の制御装置として、例え
ば、特開昭６３−１２７４８６あるいは特開昭６３−１
１３６５３に開示されている半導体メモリ制御装置を用
いることができる。

第２５図は、本発明による半導体記憶装置の応用例で、
音声記録再生装置を構成した例を、ブロック図で示した
ものである。図中２１は音声入力手段たるマイク、２８
は音声出力手段たるスピーカ、２２及び２７は増幅器、
２３はアナログ／デジタル変換器、２５はデジタル／ア
ナログ変換器、２４はパラレル／シリアル変換器、２５
はシリアル／パラレル変換器、３０は半導体記憶装置、
２９は半導体記憶装置３０を制御する制御回路である。

同図では、帯域制限用ローパスフィルタ及び波形整形用
ローパスフィルタ等は省略している。

録音動作は、マイク２１に入力された音声を、増幅器２
２により増幅し、そのアナログ信号をアナログ／デジタ
ル変換器２３によりデジタル信号に変換し、並列なデジ
タル信号をパラレル／シリアル変換器により時系列な信
号に変換し、半導体記憶装置３０に伝達し、制御回路２
９で制御して書き込むことにより行われる。このとき、
半導体記憶装置３０のアドレスやクロック信号等を制御
回路２９で発生させる。一方、再生動作は、制御回路２
９により半導体記憶装置３０を制御して、記憶している
情報を時系列に読出し、シリアル／パラレル変換器２５
により並列な情報に変換し、デジタル／アナログ変換器
２６によりアナログ信号に変換し、増幅器２７により増
幅して、スピーカ２８より出力する。

音声の記録のデータレートは、６４にビット／秒で良く
、サイクル時間が１５μｓの半導体記憶装置で対応でき
る。また、情報はは時系列に連続なデータである。この
ため、音声記録装置に用いる半導体記憶装置は、速度は
問題とならず、安価で大容量であることが要求される。

このような用途には、ＤＲＡＭよりも高集積化できる本
発明の半導体記憶装置が適している。

〔発明の効果〕

以上に述べた実施例で明らかなように、本発明では、ス
イッチと情報記憶手段からなる複数のメモリセルを縦続
接続してメモリブロックとし、そのメモリブロックを用
いてメモリアレーを構成することにより、データ線とメ
モリセルとの接点の数を削減することができる。その結
果、接続孔の占有面積が小さくでき、チップ面積を削減
できる。

また、データ線の寄生容量が小さくなり、高Ｓ／Ｎな読
出しが実現できる。

【図面の簡単な説明】

第１図は本発明の概念図でありメモリブロックの構成を
示す図、第２図及び第３図は従来例を説明するための図
、第４図はデータ線を用いた本発明の実施例を示した図
、第５図はデータ線を用いた別の実施例を示した図、第
６図はデータ線に加え共通データ線を配置した実施例を
示した図、第７図は情報一時記憶手段を用いた本発明に
よるメモリ構成の例を示した図、第８図は本発明による
別のメモリ構成の例を示した図、第９図及び第１０図は
第８図に示した実施例に用いられる回路の例を示した図
、第１１図は別の周辺回路を用いたメモリ構成の例を示
した図、第１２図は１トランジスタ１キヤパシタ形メモ
リセルを用いた実施例を示した図、第１３図は第１２図
のメモリブロックの平面図、断面図及びその等価回路図
、第１４図は別の構造のメモリブロックの平面図及び断
面図、第１５図はダミーデータ線を複数の信号検出手段
で共有した具体的実施例を示した図、第１６図は第１５
図に示した回路の動作波形を示した図、第１７図は信号
検出手段を複数のデータ線で共有した具体的実施例を示
した図、第１８図は第１７図に示した回路の動作波形を
示した図、第１９図はデータ線を対線で構成した具体的
実施例を示した図、第２０図は第１９図中のメモリブロ
ックの平面図及び断面図、第２１図は第１９図の回路の
動作波形を示した図、第２２図はダミーブロックの構成
例を示す図、第２３図はチップ構成のブロック図、第２
４図は第２３図の構成の動作波形を示した図、第２５図
は音声記録再生装置に応用した例を示した図である。 ＭＣ・・・メモリセル、ＭＣＢ・・・メモリブロック、
ＳＷ・・・スイッチ、ＭＭ・・・情報記憶手段、Ｗ・・
・ワード線、Ｄ・・・データ線、Ｍ・・・ＭＯＳトラン
ジスタ、Ｃｓ・・・蓄積容量、ＳＮ・・・蓄積電極、Ｐ
Ｌ・・・プレート電極、ＭＣＡ・・・メモリアレー、Ｃ
Ｄ・・・共通データ線、ＤＣＢ・・・ダミーブロック、
ＯＣＡ・・・ダミーアレー、ＤＳ・・・信号伝達手段、
ＳＡ・・・信号検出手段、ＤＲ・・・情報一時記憶手段
、ＩＯ・・・入出力線、ＰＤ・・・プリチャージ回路、
ＬＤ・・・負荷回路。

Claims (1)

1. 【特許請求の範囲】 １）複数のワード線と、該ワード線と交差する複数のデ
   ータ線と、上記複数のワード線により選択されるメモリ
   セルとを有する半導体記憶装置において、 上記メモリセルはスイッチと、該スイッチにより信号の
   授受を制御される情報記憶手段とを有し、 上記スイッチは少なくとも２つ直列に接続され、一方の
   スイッチに電気的に接続される情報記憶手段の信号は、
   他方のスイッチを介して上記データ線に電気的に読みだ
   されることを特徴とする半導体記憶装置。 ２）特許請求の範囲第１項記載の半導体記憶装置におい
   て、 上記少なくとも２つ直列に接続されたスイッチを含むメ
   モリセルをメモリブロックとし、該メモリブロックを複
   数有し、該複数のメモリブロックを上記データ線に接続
   したことを特徴とする半導体記憶装置。 ３）特許請求の範囲第１項または第２項に記載の半導体
   記憶装置において、 上記複数のメモリブロックを信号伝達手段を介して共通
   データ線に接続し、該信号伝達手段は読出し時にメモリ
   ブロックからみたインピーダンスが高い状態で信号を伝
   達し、書込み時には接続手段として動作することを特徴
   とする半導体記憶装置。 ４）特許請求の範囲第２項または第３項に記載の半導体
   記憶装置において、複数の上記メモリブロックが接続さ
   れた上記共通データ線を複数本有することを特徴とする
   半導体記憶装置。 ５）ワード線により選択される複数のスイッチと、該ス
   イッチにより信号の授受を制御される情報記憶手段から
   なる複数のメモリセルと、上記複数のスイッチが直列に
   接続されたメモリブロックと、上記ワード線と交わるよ
   うに配置された複数のデータ線と、該複数のデータ線に
   並行に配置された共通データ線を有し、上記複数のデー
   タ線のそれぞれに複数の上記メモリブロックが接続され
   、さらに複数のデータ線を、制御信号により選択可能な
   信号伝達手段により、上記共通データ線に接続したこと
   を特徴とする半導体記憶装置。 ６）特許請求の範囲第５項に記載の半導体記憶装置にお
   いて、 上記複数のデータ線が接続された上記共通データ線を複
   数本有することを特徴とする半導体記憶装置。 ７）上記信号伝達手段は、読出し時にデータ線からみた
   インピーダンスが高い状態で信号を伝達し、書込み時に
   は接続手段として動作することを特徴とする特許請求の
   範囲第５項または第６項に記載した半導体記憶装置。 ８）特許請求の範囲第２項から第４項のいずれかに記載
   の半導体記憶装置において、 上記メモリブロックから読出された信号を検出するため
   の信号検出手段を有し、該信号検出手段は上記データ線
   に接続されることを特徴とする半導体記憶装置。 ９）特許請求の範囲第５項から第７項に記載のいずれか
   の半導体記憶装置において、 上記メモリブロックから読出された信号を検出するため
   の信号検出手段を有し、該信号検出手段は上記共通デー
   タ線に接続されることを特徴とする半導体記憶装置。 １０）特許請求の範囲第８項または第９項に記載の半導
   体記憶装置において、 上記信号検出手段により検出した情報を一時的に蓄えて
   おく情報一時記憶手段を有することを特徴とする半導体
   記憶装置。 １１）特許請求の範囲第１０項に記載の半導体記憶装置
   において、 上記情報一時記憶手段の記憶容量は、メモリブロックの
   記憶容量より情報記憶手段１個分だけ小さいことを特徴
   とする半導体記憶装置。 １２）特許請求の範囲第８項または第９項に記載の半導
   体記憶装置において、 あるメモリブロックから読出した情報を、上記信号検出
   手段で検出し、その検出結果を同じデータ線に接続され
   ている他のメモリブロックに書込むことにより、読出し
   あるいは書込み動作を行うことを特徴とする半導体記憶
   装置。 １３）特許請求の範囲第１２項に記載の半導体記憶装置
   において、 上記データ線に、記憶容量から必要とされる個数よりも
   データ線当り１個余分に上記メモリブロックを設けたこ
   とを特徴とする半導体記憶装置。 １４）特許請求の範囲第１２項または第１３項に記載の
   半導体記憶装置において、 上記複数のメモリブロックと半導体記憶装置の外部より
   入力されるアドレスとの対応関係を記憶する手段と、そ
   れに従ってメモリブロックを選択する手段とを備えるこ
   とを特徴とする半導体記憶装置。 １５）特許請求の範囲第８項に記載の半導体記憶装置に
   おいて、 上記データ線は対線からなり、そのデータ対線に差動信
   号検出手段を接続したことを特徴とする半導体記憶装置
   。 １６）特許請求の範囲第９項に記載の半導体記憶装置に
   おいて、 上記共通データ線は対線からなり、その共通データ対線
   に差動信号検出手段を接続したことを特徴とする半導体
   記憶装置。 １７）特許請求の範囲第４項に記載の半導体記憶装置に
   おいて、 上記複数のデータ線に共通に設けられたダミーデータ線
   と、上記複数のデータ線及び上記ダミーデータ線の各々
   に接続された複数の信号変換手段と、上記複数のデータ
   線に設けられた信号変換手段に対応して設けられた複数
   の差動信号検出手段とを有し、上記各差動信号検出手段
   に、上記各データ線に設けられた信号変換手段の出力と
   、上記ダミーデータ線に設けられた信号変換手段の出力
   と、が入力されることを特徴とする半導体記憶装置。 １８）上記信号変換手段は電圧電流変換回路で構成され
   た信号伝達手段と電流電圧変換回路として動作する負荷
   回路からなることを特徴とする特許請求の範囲第１７項
   に記載の半導体記憶装置。 １９）特許請求の範囲第７項に記載の半導体記憶装置に
   おいて、 上記複数の共通データ線に設けられた複数の差動信号検
   出手段と、上記複数の共通データ線に共通に設けられた
   共通ダミーデータ線であって、複数のダミーデータ線が
   制御信号により選択可能な信号伝達手段により接続され
   た共通ダミーデータ線とを有し、上記各共通データ線に
   設けられた差動信号検出手段に、上記各共通データ線と
   、上記ダミーデータ線が、接続されることを特徴とする
   半導体記憶装置。 ２０）上記ダミーデータ線には、上記メモリブロックと
   同一の構成であるダミーブロックが接続されることを特
   徴とする特許請求の範囲第１７項乃至第１９項の何れか
   にに記載の半導体記憶装置。 ２１）上記ダミーデータ線に接続されるダミーブロック
   の個数は、上記各データ線に接続されるメモリブロック
   の個数と等しく、上記メモリブロックと上記ダミーブロ
   ックは同一の信号の印加されるワード線に接続されてい
   ることを特徴とする特許請求の範囲第２０項に記載の半
   導体記憶装置。 ２２）特許請求の範囲第４項、第１７項又は第１８項に
   記載の半導体記憶装置において、上記信号変換手段は複
   数のデータ線に共通に、また複数のダミーデータ線に共
   通に、設けられ、上記信号変換手段と上記複数のデータ
   線あるいは複数のダミーデータ線の各々と接続するため
   のスイッチ手段を有することを特徴とする半導体記憶装
   置。 ２３）特許請求の範囲第５項、第６項、第７項、又は第
   １９項に記載の半導体記憶装置において、上記信号伝達
   手段は複数のデータ線に共通に、また複数のダミーデー
   タ線に共通に、設けられ、上記信号伝達手段と上記複数
   のデータ線あるいは複数のダミーデータ線の各々と接続
   するためのスイッチ手段を有することを特徴とする半導
   体記憶装置。 ２４）上記メモリブロックは、一つのスイッチを一つの
   トランジスタで、一つの情報記憶手段を一つのキャパシ
   タで構成したことを特徴とする特許請求の範囲第１項乃
   至第２３項の何れかに記載の半導体記憶装置。 ２５）上記メモリブロックは、二つのトランジスタが不
   純物添加領域を共有するように、複数のトランジスタを
   直列に接続して構成したことを特徴とする特許請求の範
   囲第２４項に記載の半導体記憶装置。 ２６）上記キャパシタは、上記トランジスタの一方の不
   純物添加領域に接しており、上記トランジスタ及びデー
   タ線の上まで延びている電極と、その上に設けられた絶
   縁膜と、さらにその上に設けられた導電性電極により形
   成されることを特徴とする特許請求の範囲第２４項また
   は第２５項に記載の半導体記憶装置。 ２７）半導体基板と、該基板上に設けられた第１、第２
   、第３の不純物領域と、上記基板上に設けられたゲート
   絶縁膜と、該ゲート絶縁膜上に設けられた第１、第２の
   ゲート電極と、信号を蓄積する第１、第２の容量電極と
   、該容量電極上に設けられた容量絶縁膜と、該容量絶縁
   膜上に設けられた共通電極とを有し、 上記第２のゲート電極は上記第２、第３の不純物領域を
   ソース又はドレインとして電界効果トランジスタを形成
   するように設けられ、上記第１、第２のゲート電極は上
   記第２の不純物領域を共有し、該第２と第３の不純物領
   域に上記第１、第２の容量電極が電気的に接続されるこ
   とにより少なくとも２つの直列に接続されたメモリセル
   を形成することを特徴とする半導体記憶装置。 ２８）特許請求の範囲第２７項記載の半導体記憶装置に
   おいて、 上記容量電極は上記不純物領域から上記ゲート電極上に
   設けられることを特徴とする半導体記憶装置。 ２９）特許請求の範囲第２７項又は第２８項記載の半導
   体記憶装置において、 上記ゲート電極はワード線を構成することを特徴とする
   半導体記憶装置。 ３０）特許請求の範囲第２７項乃至第２９項の何れかに
   記載の半導体記憶装置において、複数のデータ線を有し
   、該データ線は上記第１の不純物領域に電気的に接続さ
   れ、かつ、上記共通電極は上記データ線上に設けられる
   ことを特徴とする半導体記憶装置。 ３１）特許請求の範囲第１項乃至第３０項の何れかに記
   載の半導体記憶装置において、 音声入力手段と、該音声入力手段の出力信号を増幅する
   増幅器と、該増幅器の出力信号が入力されるアナログ／
   デジタル変換器と、該アナログ／デジタル変換器の出力
   信号が入力されるパラレル／シリアル変換器と、該パラ
   レル／シリアル変換器の出力信号が入力される上記半導
   体記憶装置と、上記半導体記憶装置の出力信号が入力さ
   れるシリアル／パラレル変換器と、該シリアル／パラレ
   ル変換器の出力信号が入力されるデジタル／アナログ変
   換器と、デジタル／アナログ変換器の出力信号を増幅す
   る増幅器と、該増幅器の出力信号が入力される音声出力
   手段とを有することにより音声記録再生装置を構成する
   ことを特徴とする半導体記憶装置。 ３２）特許請求の範囲第１項乃至第３０項の何れかに記
   載の半導体記憶装置において、 上記半導体記憶装置の信号の授受はデータ転送信号によ
   って行われることを特徴とする半導体記憶装置。 ３３）特許請求の範囲第１項乃至第３２項の何れかに記
   載の半導体記憶装置において、 上記データ線に接続される情報記憶手段の数は、上記デ
   ータ線の１つの接続孔につき６つであることを特徴とす
   る半導体記憶装置。 ３４）特許請求の範囲第１項乃至第３２項の何れかに記
   載の半導体記憶装置において、 上記データ線に接続される情報記憶手段の数は、上記デ
   ータ線の１つの接続孔につき４つであることを特徴とす
   る半導体記憶装置。 ３５）特許請求の範囲第１項乃至第３２項の何れかに記
   載の半導体記憶装置において、 上記データ線に接続される情報記憶手段の数は、上記デ
   ータ線の１つの接続孔につき８つであることを特徴とす
   る半導体記憶装置。