KR100212096B1

KR100212096B1 - 반도체기억장치

Info

Publication number: KR100212096B1
Application number: KR1019910017597A
Authority: KR
Inventors: 다께시 사까따; 가쯔따까 기무라; 기요오 이또
Original assignee: 가나이 쓰도무; 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1990-10-11
Filing date: 1991-10-08
Publication date: 1999-08-02
Also published as: US5309393A; JP3350045B2; KR920008753A; JPH04147490A

Abstract

반도체기억장치에 관한 것으로써, 제조프로세스를 복잡하게 하는 일없이 메모리셀면적을 저감하기 위해, 1개의 데이타선과 다수의 워드선에 접속된 메모리셀에 의해서 데이타선과 메모리셀의 콘택트영역을 저감하여 메모리셀어레이영역의 축소화를 도모하고, 메모리셀은 다수의 트랜지스터와 다수의 캐패시터로 이루어지고, 다수의 트랜지스터는 그들 소오스 및 드레인과 데이타선에 전류경로를 형성하도록 직렬로 접속되어 각각의 트랜지스터의 접속점에 1개 1개 캐패시터의 한쪽의 전극이 접속되어 있고, 각각의 트랜지스터의 게이트에는 워드선이 접속되어 있으며, 워드선에 차례로 전압을 인가하는 것에 의해 각각의 캐패시터에 축적된 정보를 리드한다.

이러한 장치를 이용하는 것에 의해, 스위치와 정보기억수단으로 이루어지는 다수의 메모리셀을 종속접속해서 메모리블럭으로 하고, 그 메모리블럭을 사용해서 메모리어레이를 구성하는 것에 의해 데이타선과 메모리셀의 접속점의 수를 삭감할 수 있다. 그 결과 칩면적을 삭감할 수 있다.

Description

반도체기억장치

제1도는 본 발명의 개념도로써 메모리블럭의 구성을 도시한 도면.

제2도는 종래예를 설명하기 위한 도면.

제3도는 데이타선을 사용한 본 발명의 실시예를 도시한 도면.

제4도는 데이타선을 사용한 다른 실시예를 도시한 도면.

제5도는 데이타선에 부가하여 공동데이타선을 배치한 실시예를 도시한 도면.

제6도는 정보일시기억수단을 사용한 본 발명에 의한 메모리구성의 예를 도시한 도면.

제7도는 본 발명에 의한 다른 메모리구성의 예를 도시한 도면.

제8도 및 제9도는 제7도에 도시한 실시예에 사용되는 회로의 예를 도시한 도면.

제10도는 다른 주변회로를 사용한 메모리구성의 예를 도시한 도면.

제11도는 1트랜지스터 1캐패시터형 메모리셀을 사용한 실시예를 도시한 도면.

제12도는 제11도의 메모리블럭의 평면도, 단면도 및 그 등가회로도.

제13도는 다른 구조의 메모리블럭의 평면도 및 단면도.

제14도는 또 다른 구조의 메모리블럭의 평면도 및 단면도.

제15도는 더미데이타선을 다수의 신호검출수단에 의해 공유한 구체적인 실시예를 도시한 도면.

제16도는 제15도에 도시한 회로의 동작파형을 도시한 도면.

제17도는 신호검출수단을 다수의 데이타선에 의해 공유한 구체적 실시예를 도시한 도면.

제18도는 제17도에 도시한 회로의 동작파형을 도시한 도면.

제19도는 데이타선을 2개의 선으로 구성한 구체적인 실시예를 도시한 도면.

제20도는 제19도중의 메모리블럭의 평면도 및 단면도.

제21도는 제19도의 회로의 동작파형을 도시한 도면.

제22도는 더미블럭의 구성예를 도시한 도면.

제23도는 칩구성의 블럭도.

제24도는 제23도의 구성의 동작파형을 도시한 도면.

제25도는 음성기록 재생장치에 응용한 예를 도시한 도면.

본 발명은 반도체기억장치에 관한 것으로써, 특히 대용량이면서 낮은 가격인 반도체기억장치에 관한 것이다.

다이나믹형 랜덤액세스 메모리(DRAM)은 대용량의 반도체기억장치의 대표적인 것이다. DRAM 에서는 제2도에 도시한 바와 같이 서로 평행하게 다수의 워드선 W 를 배치하고, 그 것과 교차되도록 다수의 데이타선 D 가 배치되며, 그들의 바라는 교차점에 메모리셀 MC 를 배치해서 메모리어레이를 구성한다. 1개의 메모리셀 MC는 정보기억수단으로써 1개의 축적용량 C_S와 스위치로써 1개의 MOS 트랜지스터 M 에 의해서 구성되는 것이 일반적이다. 축적용량 C_S에 저장된 전하량으로써 2진 1자리(1비트)의 정보를 기억한다. 또, 각 메모리셀은 MOS 트랜지스터에 의해 데이타선에 접속되어 있고, MOS 트랜지스터 M 을 거쳐서 각 메모리셀내의 축적용량과 데이타선 사이에서 신호의 수수가 실행된다.

리드동작은 다음과 같이 실행된다. 대기상태에서는 데이타선을 어느 일정한 전위로 프리차지해두고 플로링상태로 한후, 워드선에 의해 MOS 트랜지스터 M을 ON으로 한다. 축적용량 C_S에 축적되어 있던 전하가 데이타선 D 의 기생용량 C_D사이에서 재배분되어 데이타선 D 의 전위가 변화한다. 이 신호에 대해서 데이타선 D 에 접속된 신호검출수단(도시하지 않은)에 의해 1인가 0인가를 판정한다. 통상, 파괴리드를 한 메모리셀의 정보를 복원하는 수단이 데이타선에 마련되고, 신호검출수단에 의함 판정결과에 따라서 데이타선을 1에 대응한 고전위 또는 0에 대응한 저전위로 한다. 워드선 W 를 내리는 것에 의해, 그 전위에 따른 전하가 축적용량 C_S에 저장된다. 단, 이 복원수단은 신호검출수단이 자동적으로 그 기능을 완수하고 있는 경우도 있다. 또, 라이트 동작은 라이트수단에 의해 데이타선을 고전위, 또는 저전위로 하는 것에 의해 복원과 마찬가지로 해서 실행할 수 있다.

DRAM 의 고집적화의 방법으로써 메모리셀을 입체화해서 그 면적을 삭감하는 방법이 제안되어 있다. 예를들면, 1978 IEDM, Digest of Techinical Papers, pp.348-351에 적층용량형 메모리셀(STC 셀)에 대해서 기술되어 있다. 이 구조에서 축적용량을 위해 실리콘 기판상에 필요한 면적은 MOS 트랜지스터와 축적전극의 접속구멍의 면적과 같은 정도이면 되므로, 메모리셀의 면적이 작다.

그러나, 이와 같은 축적용량의 구조의 개선에 의한 메모리셀면적의 삭감에는 한계가 있다. 1트랜지스터 1캐패시터형 메모리셀은 데이타선과의 접속구멍, MOS 트랜지스터의 게이트부, MOS 트랜지스터와 축적전극의 접속구멍, 다른 메모리셀과의 분리를 위한 공간을 필요로 하므로, 이들에 의해 메모리셀면적이 결정된다.

MOS 트랜지스터의 구조도 입체화해서 더욱 메모리셀면적을 삭감하는 방법도 제안되어 있지만, 제조프로세스가 복잡하게 된다. 그때문에 제조설비의 투자액이 크게 되고, 생산성의 제조효율이 악화하므로, 면적을 작게해도 기억용량에 대한 가격의 비는 작게 되지 않는다.

본 발명의 특징은 스위치와 정보 기억수단으로 이루어지는 다수의 메모리셀을 종속접속한 것이다. 즉, 다수의 정보 기억수단을 서로 평행한 다수의 워드선에 의해 제어되는 다수의 스위치에 의해 종속접속한 구성으로 한다. 여기에서는 이 종속접속된 메모리셀군을 메모리불럭이라 한다. 또, 종속접속된 메모리셀군의 한족끝을 메모리블럭외부와의 신호의 수수를 실형하는 단자로 하고 데이타선에 접속한다.

이 구성에서 메모리블럭중의 정보 기억수단에 대한 리드, 또는 라이트는 메모리블럭내의 다수의 스위치를 다수의 워드선으로 제어하는 것에 의해 메모리블럭부와의 접속단자를 거쳐서 실행한다.

이 구성에서는 다수의 정보 기억수단이 포함되는 메모리블럭에 대응해서 외부와의 접속단자가 마련되므로, 데이타선과의 접속구멍의 수가 감소해서 면적이 삭감된다. 또, 본 발명에서는 정보 기억수단 사이에 스위치를 배치하여 정보 기억수단끼리의 분리를 스위치로 실행하고 있다. 그 때문에, 종래의 메모리에서 필요했었던 정보기억수단사이의 분리영역도 메모리블럭마다 마련하면 되어 면적이 삭감된다.

따라서, 본 발명에 의해 반도체기억장치의 칩면적을 삭감하여 고집적화할 수 있다. 또, 본 발명을 실현하기 위해 복잡한 제조프로세스를 도입할 필요가 없어 종래의 반도체 메모리와 동일한 것을 사용하는 것에 의해 실현할 수 있다.

본 발명의 목적은 제조프로세스를 복잡하게하는 일 없이 메모리셀면적을 삭감하여 낮은 가격으로 대용량의 반도체기억장치를 제공하는 것이다.

본 발명의 상기 및 그외의 목적과 새로운 특징은 본 발명의 기술 및 첨부도면에 의해서 명확하게 될 것이다.

[제1실시예]

이하, 실시예에 따라서 본 발명을 설명한다. 실시예에 있어서의 부호의 의미는 다음과 같다.

MC : 메모리셀, MCB : 메모리블럭, SW : 스위치, MM : 정보기억수단, W : 워드선, D : 데이타선, M : MOS 트랜지스터, C_S: 축적용량, SN : 축적전극, PL : 플레이트 전극, MCA : 메모리어레이, CD : 공통데이타선, DCB : 더미블럭, DCA : 더미어레이, DS : 신호전달수단, SA : 신호검출수단, DR : 정보일시기억수단, IO : 입출력선, PD : 프리차지회로, LD : 부하회로.

제1도는 본 발명의 개념도로써, 스위치와 정보기억수단으로 이루어지는 다수의 메모리셀을 종속접속한 메모리블럭을 도시한 것이다. 즉, 서로 평행한 워드선 W₁, W_2,‥‥‥_,W_n에 의해 제어되는 여러개(여기에서는 n 개)의 스위치 SW₁, SW_2,‥‥‥_,SW_n을 직렬로 접속하고, 그들의 접속점에 정보기억수단 MM₁, MM_2,‥‥‥_,MM_n을 접속해서 정보를 기억하는 메모리블럭 MDB로 한 구성이다.

이 구성에서 리드, 또는 라이트의 기본적인 동작은 다음과 같다. 예를들면, 단자 NB에서 k 개째 (단,1kn)에 접속된 정보기억수단 MM_K의 정보의 리드는 단자 NB와 MM_K사이에 접속되어 있는 스위치 SW₁, SW_2,‥‥‥_,SW_k를 워드선 W₁, W_2,‥‥‥_,W_k에 의해 ON 으로 하고, MM_k의 정보를 단자 NB로 리드하는 것에 의해 실행한다. 또, 정보기억수단 MM_K로의 정보의 라이트도 스위치 SW₁, SW_2,‥‥‥_,SW_k를 ON 으로 해서 단자 NB에 입력된 정보를 MM_K로 라이트하는 것에 의해 실행한다. 이 기본적동작에 의해 메모리블럭 MCB 내의 각 정보기억수단에 축적된 정보의 리드, 또는 라이트를 실행할 수 있지만, 메모리블럭 MCB 내의 정보기억수단의 리드 및 라이트동작에 대해서는 다음에 상세하게 기술한다.

그런데, 제1도에 도시한 실시예에서 단자 NB는 메모리블럭 MCB와 메모리블럭외부 사이에서 정보의 수수를 실행하기 위한 단자이다. 따라서, 이 단자에 신호검출수단 및 정보의 라이트수단이 접속된다.

또, 제3도에 도시한 실시예와 같이 워드선 W 와 직접 교차하는 데이타선 D 를 마련하고, 상기 단자 NB 를 데이타선에 접속해도 된다. 이 경우, 제3도에 도시한 바와같이 데이타선 D 에 제1도에 도시한 메모리블럭 MCB를 다수(MCB₁, MCB₂등) 접속할 수 있다. 메모리블럭 MCB중의 정보기억수단 MM(MM₁, MM_2,‥‥‥_,MM_n)에서 단자 NB로 리드된 신호는 데이타선 D 를 통해서 단자 ND에 전달되어 신호검출수단에 의해 검출된다. 또, 라이트수단에 의해 단자 ND에 입력된 신호는 데이타선 D 를 통새허 NB에 전달되어 메모리블럭 MCB 중의 정보기억수단 MM으로 라이트된다. 상술한 바와 같이, 메모리블럭내의 정보기억수단에서의 정보의 리드 또는 정보기억수단으로의 정보의 라이트는 그 정보기억수단과 단자 NB 사이에 접속된 적어도 1개 이상의 스위치를 거쳐서 실행된다. 따라서, 동작속도의 점 등에서 메모리블럭내에 종속접속할 수 있는 메모리셀수에는 한도가 있다. 그래서, 제3도에 도시한 실시예에서는 메모리블럭내의 메모리셀수를 많게 하는 일 없이 데이타선에 다수의 메모리셀블럭을 접속하는 것에 의해 신호검출수단 또는 라이트수단 당의 메모리셀의 수를 많게 할 수 있다. 따라서, 신호검출수단 또는 라이트수단의 점유면적율을 작게할 수 있다.

제4도는 데이타선을 사용한 다른 실시예로써 2개의 메모리블럭 MCB₁과 MCB₂를 대향시켜서 배치하여 데이타선 D와의 접속점을 공유한 예이다. 메모리블럭과 데이타선의 접속점의 갯수가 제3도에 도시한 실시예의 1/2로 되므로 접속점에 필요한 면적을 더욱 작게할 수 있다.

이상 제1도, 제3도 및 제4도에 도시한 실시예에서는 종속 접속된 n 개의 메모리셀로 메모리블럭 MCB를 구성하고, 메모리블럭 MCB와 메모리블럭외부 사이에서 신호의 수수를 실행하기 위한 단자 NB를 메모리블럭에 1개만 마련하였다. 따라서, 신호검출수단이나 라이트수단 또는 데이타선과의 접속점을 줄일 수 있어 그것에 필요한 면적을 저감할 수 있다. 즉, 고집적화가 가능하게 된다. 또, 메모리블럭 MCB 내에서는 정보기억수단 MM 끼리의 분리를 종속접속된 스위치 SW 로 실행할 수 있어 종래 필요했던 정보기억수단 사이의 분리영역을 별도로 마련할 필요가 없어 메모리셀 1개당의 면적을 작게할 수 있다.

[제2실시예]

제5도는 본 발명의 다른 실시예로써 제4도에 도시한 실시예에 있어서의 데이타선을 2개층으로 한 예이다. 즉, 제4도에 도시한 메모리블럭 MCB가 다수개 접속된 데이타선 D 를 다수개, 예를들면 D₁, D₂로 분할하고, 이들의 데이타선과 평행하게 공동데이타선 CD를 배치하고, 선택적으로 동작시키는 것에 가능한 신호전달수단 DS를 거쳐서 데이타선과 공동데이타선 사이에서 신호의 수수를 실행하는 방식이다. 공동데이타선 CD를 워드선 W나 데이타선 D₁, D₂를 형성하는 도전층과는 다른 도전층에 의해 형성하는 것으로 배치상의 문제나 면적증대의 문제는 해결된다.

메모리블럭 MCB에서 데이타선 D₁, 또는 D₂로 리드된 신호는 신호전달수단 DS를 거쳐 공동데이타선 CD를 통과해서 단자 NCD에 전달되어 신호검출수단에 의해 검출된다. 또, 메모리블럭 MCB 로의 라이트는 라이트수단에 의해 단자 NCD에 입력된 신호가 공동데이타선 CD를 통과하여 신호전달수단 DS를 거쳐서 데이타선 D₁, 또는 D₂에 전달되어 실행된다.

이 방식에서는 데이타선이 세분화되므로, 그 기생용량이 작다. 또, 공동데이타선 CD에는 데이타선의 분할수에 대응한 소수의 신호전달수단 DS만이 접속되므로, 그 기생용량도 작다. 따라서, 메모리블럭 MCB에서 단자 NCD 까지의 신호경로의 기생용량이 작아 고속으로 신호가 전달된다. 또, 신호전달수단 DS를 리드 동작시에는 데이타선 D₁, 또는 D₂에서 본 임피던스가 높은 상태에서 동작하고, 라이트동작시에는 데이타선 D₁, 또는 D₂와 공동데이타선 CD의 접속수단으로써 작용하는 신호전달수단으로 하던 리드동작시에 공동데이타선 CD의 기생용량이 데이타선 D₁, 또는 D₂의 기생용량에서 분리된다. 따라서, 정보기억수단이 캐패시터로 구성되는 메모리셀에 이 신호전달수단을 사용하면 공동데이타선의 기생용량의 영향을 받지 않게 되어 그 만큼 데이타선으로 리드되는 신호전압을 크게할 수 있다. 또, 신호전달수단 DS에 신호의 증폭작용을 갖게하는 것에 의해, 고속동작이 가능하게 된다.

또, 제3도에 도시한 실시예에서도 메모리블럭 MCB의 단자 NB와 데이타선 D 사이에 상기한 바와 같은 리드동작시에 데이타선 D와 메모리블럭 MCB의 기생용량을 분리하는 신호전달수단 DS를 삽입하고, 그것을 거쳐서 신호의 수수를 실행하는 구성도 할 수 있다. 그 경우, 신호전달수단의 갯수가 메모리블럭 MCB의 수에 대응해서 많게 되지만, 메모리블럭 MCB의 단자 NB로 리드되는 신호전압을 크게 할 수 있다.

[제3실시예]

제6도는 제3도에 도시한 실시예에 따르는 메모리어레이 구성의 예이다. 즉, 제1도에 도시한 메모리블럭 MCB(MCB₁₁, MCB₂₁등)가 각각 다수개(여기에서는 p개)접속된 다수의 데이타선 D(D₁, D₂등)에 신호검출수단 SA(SA₁, SA₂등)와 정보일시기억수단 DR(DR₁, DR₂등)이 각각 접속된 구성이다. 정보일시기억수단 DR은 메모리블럭 MCB 중의 정보 기억수단 MM의 정보를 리드 또는 라이트동작시에 일시적으로 세이브시키기 위한 것이다. 제6도에서는 어드레스버퍼, 디코더, 구동회로 및 입출력선, 리드라이트콘트롤러 등은 생략되어 있다.

어느 메모리블럭 MCB, 예를들면 MCB₁₁중의 정보기억수단 MM_K의 리드 또는 라이트는 다음과 같이 해서 실행된다. 우선, 메모리블럭 MCB₁₁중의 스위치 SW₁을 워드선 W₁에 의해 ON 으로 해서 정보기억수단 MM₁에서 정보를 리드하여 신호검출수단 SA₁에 의해 검출한다. 그리고, 그 검출결과를 정보일시기억수단 DR₁에 축적한다. 다음에 스위치 SW₁및 SW₂를 ON으로 해서 정보기억수단 MM₂의 정보를 리드하고, 신호검출수단 SA₁에 의해 검출하여 정보일시기억수단 DR₁에 저장한다. 이와 같이 해서 MM₁, MM₂, ‥‥‥, MM_K-1의 순으로 정보기억수단에서 정보일시기억수단 DR₁로 정보를 이동시킨다. 그리고, 스위치 SW₁, SW_2,‥‥‥_,SW_K를 ON으로 해서 정보기억수단 MM_K의 정보를 리드하여 신호검출수단 SA₁에 의해 검출한다. 이 검출결과를 칩외부로 출력하는 것에 의해 어떤 메모리블럭 MCB중의 정보기억수단 MM_K의 정보를 리드할 수 있다. 또, 이 검출결과는 필요가 있으면 데이타선을 통해서 정보기억수단 MM_K에 복원된다. 한편, 라이트는 스위치 SW₁, SW_2,‥‥‥_,SW_K가 ON 으로 되어 있는 상태일때 칩외부에서 입력된 정보를 데이타선을 통해서 정보기억수단 MM_K로 라이트하는 것에 의해 실행할 수 있다. 이와 같이 정보기억수단 MM_K의 리드, 라이트가 종료했을때 스위치 SW_K를 OFF으로 하고, 정보일시기억수단 DR₁에 저장하고 있는 정보를 리드한 메모리블럭 MCB₁₁로 되돌아가게 한다. 우선, 정보기억수단 MM_K-1의 정보를 정보일시기억수단 DR₁에서 데이타선 D₁로 호출하여 스위치 SW₁, SW_2,‥‥‥_,SW_K-1을 거쳐서 메모리블럭 MCB₁₁중의 정보기억수단 MM_K-1로 라이트한다. 다음에 스위치 SW_K-1을 OFF로 하고, 스위치 SW₁, SW_2,‥‥‥_,SW_K-2가 ON 상태에서 정보기억수단 MM_K-2의 정보를 정보임시기억수단 DR₁에서 호출해서 메모리블럭 MCB₁₁중의 정보기억수단 MM_K-2로 복원한다. 마찬가지로 리드와 역의 순서로 정보기억수단 MM₁까지 복원을 실행한다. 그리고, 최후에 스위치 SW₁을 OFF 하여 리드동작 또는 라이트동작을 완료한다. 상기 동작에 의해, 메모리블럭 내의 임의의 정보기억수단의 리드 또는 라이트를 실행할 수 있다. 또, 메모리블럭 MCB₁₁을 선택한 경우, 같은 워드선에 연결되는 메모리블럭 MCB₁₂등도 동시에 선택되어 상기 설명과 동일한 동작을 실행한다. 이들 메모리블럭의 선택은 종래의 DRAM과 마찬가지로 Y 디코더(도시하지 않음)에 의해 실행된다. 또, 데이타선방향의 메모리블럭(MCB₁₁, MCB₂₁등)의 선택은 워드선의 선택에 의해 실행할 수 있다.

이 동작방법에서 메모리블럭 MCB에서 최후에 리드한 정보기억수단 MM(상기의 설명에서는 MM_K)의 정보는 정보일시기억수단 DR에 저장하지 않고 그대로 리드, 라이트를 실행하므로, 정보일시기억수단 DR은 메모리블럭 MCB의 기억용량보다도 정보기억수단 MM1개의 정보량만큼 작은 기억용량을 가지면 된다.

그런데, 상기 설명에서는 메모리블럭내의 k번째의 정보기억수단의 리드 및 라이트에 대해서 설명했지만, 설명에서 명확한 바와 같이 k번째의 정보기억수단의 리드 및 라이트를 위해 k-1번째까지의 정보기억수단의 리드 및 라이트도 실행하고 있다. 그래서 항상 메모리블럭내의 모든 정보기억수단, 즉 n번째의 정보기억수단까지 리드하도록 동작시켜 바라는 정보기억수단의 정보만을 칩외부로 출력시키도록 할 수도 있다. 또, 라이트는 리드후의 복원시 바라는 정보기억수단에 복원정보대신에 칩외부에서 입력된 라이트정보를 라이트하는 것에의해 실행할 수 있다. 이와 같이 항상 메모리블럭내의 모든 정보기억수단까지 리드, 또는 라이트하도록 동작시키는 것에 의해, 리드하고자하는 또는 라이트하고자하는 정보기억수단의 메모리블럭내에서의 위치에 관계없이 1사이클당의 워드선의 선택갯수가 일정하게 되어 워드선의 제어가 간단하게 된다.

또, 상기 설명에서는 어떤 정보기억수단의 정보를 칩외부로 리드하는 방법으로써 정보기억수단에서의 신호를 신호검출수단에 의해 검출하고, 그 결과를 출력하도록 했지만, 메모리블럭내의 정보를 정보일시기억수단 DR에 저장한 후, 이 정보일시기억수단 DR에서 칩외부로의 정보의 출력을 실행할 수도 있다. 또, 정보일시기억수단 DR의 정보를 외부에서 입력된 정보로 리라이트하는 것에 의해 라이트동작을 실행할 수 있다. 이 경우 정보일시기억수단 DR의 기억용량은 1개의 메모리블럭 MCB와 같은 기억용량으로 해둔다. 이 방법에서는 정보일시기억수단 DR을 랜덤액세스가 가능한 구성으로 해두면 정보일시기억수단 DR에 저장된 정보중 임의의 정보를 리드하거나 리라이트할 수 있다. 또,어느 특정한 정보나 일련의정보를 몇번이라도 리드하고자 하는경우, 이 정보일시기억수단 DR에서 정보를 리드할 수 있어 고속, 저소비전력으로 리드가 가능하게 된다.

또, 이제까지의 설명에서는 1개의 메모리블럭내의 정보는 각각 독립한 것으로 고려하여 임의의 정보를 리드하거나 라이트하는 방법에 대해서 설명했지만, 본 발명에서는 1개의 메모리블럭내의 다수의 정보는 시계열로 리드되므로, 1개의 메모리블럭의 정보를 1개의 직렬 정보의 군으로써 외부로 리드할 수 있다. 라이트도 마찬가지로 1개의 직렬 정보의 군으로써 라이트할 수 있다. 이 경우, 메모리블럭내의 정보를 선택할 필요가 없어 직렬 정보로써 입출력하면 되므로 정보의 리드나 라이트의 제어가 간단하게 된다.

이상 기술한 바와 같이, 정보일시기억수단 DR을 사용하는 것에 의해, 메모리블럭내의 정보기억수단이 저장하고 있는 정보를 잃는 일 없이 리드동작 및 라이트동작을 실행할 수 있다. 본 메모리구성을 종래의 DRAM의 메모리구성과 비교하면 정보일시기억수단 DR이 여분으로 필요하지만 다수의 메모리블럭 MCB로 하는 것에 의해 데아타선과의 접속점의 수가 저감되어 면적이 삭감되므로, 메모리전체의 칩 면적은 감소한다.

[제4실시예]

제7도는 본 발명의 다른 실시예로써, 제6도에 도시한 실시예의 정보일시기억수단 DR을 제거하고, 그 역할을 메모리어레이중의 메모리블럭 MCB로 실행하게하는 구성예이다. 메모리블럭 MCB는 제1도와 동일한 것으로써, 각각 n개의 스위치 SW와 정보기억수단 MM으로 구성된다. 메모리블럭 MCB는 매트릭스형상으로 배치되어 신호검출수단 SA가 접속된 데이타선 D에 접속된다. 단, 데이타선마다 기억용량보다도 1개여분으로 메모리블럭 MCB가 마면된다. 제7도는 데이타선의 기억용량이 (n ×p)비트의 경우를 도시하고 있으며, 제6도에 도시한 실시예에서는 데이타선당 메모리블럭 MCB가 p개이지만, 이 구성에서는 (p+1)개로 한다. 그 때문에, 1개의 데이타선 D에 접속된 다수개의 메모리블럭 MCB중의 1개가 정보가 없는 상태(빈 상태라 한다)로 되어 있다.

데이타선D에는 신호검출수단 SA가 접속된다. 또, 리드라이트콘트롤러 RWC가 접속된 입출력선 IO가 마련되어 Y디코더 YDEC에 의헤 제어되는 스위치 SWY에 의해 데이타선D 와 접속된다.

그런데, 본 실시예에 있어서의 리드동작은 어느 메모리블럭 MCB내의 n개의 정보기억수단 MM에서 정보를 리드하고, 그 정보를 빈상태의 메모리블럭 MCB로 이동시키는 것에 의해 실행한다. 제6도에 도시한 실시예에서는 어느 메모리블럭 MCB 에서 리드된 정보는 정보일시기억수단 DR에 일시적으로 저장되고, 그 정보를 원래의 메모리블럭 MCB로 되돌아가게 하는 것에 의해 실행하고 있던 것에 대해 본 실시예에서는 다른 메모리블럭 MCB로 이동시킨다. 따라서, 제6도의 실시예에서 도시한 정보일시기억수단 DR이 불필요하게 된다.

그러나, 본 실시예에서는 어느 정보를 저장하고 있는 메모리블럭 MCB 가 리드동작시마다 변화한다. 즉, 메모리어레이내에서 저장되어 있는정보의 위치가 이동한다. 또, 메모리블럭 MCB 내의정보의 리드는 데이타선D 와의 단자에 가까운 정보기억수단 MM에서 실행되는 것에 대해 라이트(다른 메모리블럭으로의 이동)는 데이타선D 와의 단자에서 먼 정보기억수단 MM에서 실행된다. 즉, 정보를 이동하는 것에 의해, 메모리블럭 MCB 내에서의 정보의 순서가 역전한다. 따라서, 어느 정보가 어떤 메모리블럭 MCB 에 저장되어 있는가, 또 어떤 순서로 저장되어 있는가를 생각해볼 필요가 있다.

그래서 본 실시예에서는 메모리블럭 및 메모리블럭내의 워드선을 선택하기 위한 X 디코더를 서브 X 디코더 SXD(SXD₁, SXD₂등)와 X 어드레스제어수단 XSC(XSC₁, XSC₂등)으로 구성하였다. 서브 X 디코더 SXD 는 메모리블럭 MCB 내의 워드선 W₁, W₂, ‥‥‥, W_n을 선택, 제어하기 위한 디코더이다. 또, X 어드레스제어수단 XSC는 메모리블럭 MCB 를 선택하기 위한 것이다. 이 X 어드레스제어수단 XSC 는 대응하는 메모리블럭의 X 어드레스를 기억하는 X 어드레스레지스터 XR, X 어드레스버퍼 XB 에 입력된 어드레스와 XR 에 저장하고 있는 워드레스가 일치하고 있는가 비교하는 X 어드레스 비교기 XC, 플래그 F₁및 F₂를 기억하는 플래그레지스터 FR₁, FR₂로 구성된다. 플래그 F₁은 메모리블럭이 빈상태인가 아닌가를 나타내는 플래그로써, 여기에서는 빈상태일때에 1로 한다. 플래그 F₂는 메모리블럭내에서의 정보의 순서를 나타내는 플래그이다.

동작은 다음과 같이 실행된다.

우선, 칩외부에서 X 어드레스버퍼 XB에 입력된 X 어드레스가 각 X 어드레스 제어수단 XSC 에 전달된다. 이 어드레스가 X 어드레스레지스터 XR 에 저장되어 있는 어드레스와 X 어드레스 비교기 XC에 의해 비교된다. 2개의 어드레스가 일치하며, 또한 플래그 F₁이 0, 즉 메모리블럭 MCB 가 빈상태가 아닌 경우에 그 X 어드레스제어수단 XSC 에 대응한 서브 X 디코더 SXD 가 선택된다. 서브 X 디코더 SXD 에 이해 워드선 W가 제어되어 대응하는 메모리블럭 MCB 의 리드동작이 실행된다. 또, 플래그 F₁의 정보가 서브 X 디코더 SXD 로 전송되고, 플래그 F₁이 1일때 빈상태로써 서브 X 디코더 SXD 가 선택되어 대응하는 메모리블럭 MCB 에 라이트동작이 실행된다.

여기에서는 메모리블럭 MCB₁₁이 빈상태로 되어 있으며, 메모리블럭 MCB₂₁의 리드를 실행하는 것으로써 설명한다. 우선, 서브 X 디코더 SXD₂에 의해 메모리블럭 MCB₂₁의 워드선이 제어되고, 메모리블럭 MCB₂₁중의 스위치 SW₁이 ON 으로 되어 메모리블럭 MCB₂₁중의 정보기억수단 MM₁에서 정보가 데이타선D 로 리드된다. 그 신호가 신호검출수단 SA₁에 의해 검출되어 정보가 판별된다. 한편, 서브 X 디코더 SXD₁에 의해 메모리블럭 MCB₁₁의 워드선이 제어되고, 메모리블럭 MCB₁₁중의 스위치 SW 가 모두 ON 으로 되어 메모리블럭 MCB₁₁중의 정보기억수단 MM_n에 그 판별결과가 라이트된다. 다음에 메모리블럭 MCB₁₁중의 스위치 SW_n을 OFF 로 하고, 메모리블럭 MCB₂₁중의 스위치 SW₂를 ON 시키고, 메모리블럭 MCB₂₁중의 정보기억수단 MM₂에서 정보를 데이타선D₁로 리드하고, 신호검출수단 SA₁에 의해 검출해서 메모리블럭 MCB₁₁중의 정보기억수단 MM_n-1로 라이트한다. 마찬가지로 해서 MCB₂₁중의 정보기억수단에 저장되어 있는 정보를 MCB₁₁중의 정보기억수단으로 이동시킨다.

이상의 동작에 의해 메모리블럭 MCB₂₁은 빈상태가 되고, 메모리블럭 MCB₁₁은 빈상태가 아닌 상태로 되므로, X 어드레스제어수단 XSC₂중의 플래그 F₁을 1로, X 어드레스제어수단 XSC₂중의 플래그 F₁을 0으로 한다. 그리고, 메모리블럭 MCB₁₁의 X 어드레스로써 X 어드레스버퍼 XB에 입력된 어드레스를 X 어드레스제어수단 XSC₁중의 X 어드레스레지스터 XR 로 라이트한다. 또, 메모리블럭 MCB₂₁에서 메모리블럭 MCB₁₁로 메모리블럭내에서 정보의 순서가 반전되어 정보가 이동하므로, X 어드레스제어수단 XSC₂중의 플래그 F₂의 정보를 반선시켜서 X 어드레스제어수단 XSC₁중의 플래그레지스터 FR₂로 라이트한다.

칩외부로의 정보의 리드는 메모리블럭 MCB₂₁중의 바라는 정보기억수단에서 리드한 정보가 신호검출수단 SA 에 의해 판별되었을때에 Y 디코더 YDEC 에 의해 스위치 SWY 를 선택해서 정보를 입출력선 IO 에 전달하여 리드라이트콘트롤러 RWC 에 의해 출력데이타 Dout로 한다. 입력데이타 Din의 라이트는 메모리블럭 MCB₁₁로 정보를 이동시킬때에 스위치 SWY를 선택하고, 입력데이타 Din을 리드라이트콘트롤러 RWC를 거쳐서 출력선 IO 에서 데이타선D₁로 전달하여 실행한다. 메모리블럭 MCB내에서의 바라는 정보의 위치, 즉 데이타선과의 단자에서 몇 번째의 정보기억수단인가는 Y 디코더 YDEC 에 입력되는 어드레스정보와 X 어드레스제어수단 XSC 중의 플래그 F₂에 의해 선택된다.

이 실시예에서는 제6도에 도시한 실시에에서 사용하고 있던 정보일시기억수단 DR 이 불필요하게 되어 정보일시기억수단 DR의 라이트 및 리드동작이 불필요하다. 그 때문에, 메모리블럭 MCB 의 리드, 라이트에 필요한 사이를 시간이 짧게 된다. 또, 소비전력도 작게 된다. 면적적으로는 메모리블럭 MCB 가 데이타선 1개 당 1개의 여분이 필요하고, X 어드레스를 비교하기 위한 X 어드레스 제어수단 XSC 도 필요하지만 제6도의 정보일시기억수단 DR 이 없으므로, 경우에 따라서는 제6도의 구성보다도 작게 된다.

[제5실시예]

제8도에 X 어드레스 비교기 XC의 구성예를 도시한다. p를 2의 m 승으로 하면 p 개의 메모리블럭 MCB 를 선택하기 위해서는 m 비트의 어드레스정보가 필요하다. X 어드레스버퍼 XB 에서 출력된 어드레스를 m 비트의 B_mB_m-1‥·B₁, X 어드레스레지스터 XR 에 저장되어 있는 어드레스를 A_mA_m-1‥·A₁로 한다. 제7도에 도시한 실시예에서 사용되는 X 어드레스비교기 XC 는 A_m, B_m, A_m-1, B_m-1, ‥·, A₁, B₁이 모두 일치하며, 또한 플래그 F₁이 0일때에에 1을 출력하고, 그외의 경우는 0을 출력한다. 그래서, 제8도에 도시한 실시예에서는 m 개의 배타적 OR 회로(EOR 게이트)와 다입력 NOR 게이트로 구성한 예를 도시한다. EOR 게이트는 2입력의 비교기로써, 2개의 입력이 일치하고 있을때에 0을 출력하고, 다를때에 1을 출력하는 회로이다. m 개의 EOR 게이트로 각각 A_m, B_m, A_m-1, B_m-1, ‥·, A₁, B₁의 비교를 실행한다. 그들의 출력과 플래그 F₁이 모두 0일때만 다입력 NOR 게이트의 출력은 1로 되어 상기의 논리가 실현된다.

제9도는 어드레스비교기 XC의 다른 구성예를 도시한 도면이다. 제8도에서는 m 개의 EOR 게이트를 사용해서 m 비트에 대한 비교를 동시에 실행하는 구성이지만, 1개의 EOR 게이트를 시분할로 다중사용해서 시계열로 m 자리수의 비교를 실행하도록한 예이다. RS 형 플립플롭 FF를 사용하는 것에 의해, EOR 게이트를 시분할로 다중사용하고 있다.

동작은 다음과 같다. 우선, 대기상태에서는 EOR 게이트의 입력단자 A 와 B 를 같은 레벨(0 또는 1)로 유지하고, 플립플롭 FF 의 리세트단자 R 을 0으로 하고, 또 플립플롭 FF 의 세트단자 S 를 1로 하고, 출력단자 T 를 1로 하는것에 의해 플립플롭 FF 의 출력단자 Q 를 1로,를 0으로 해둔다. 다음에 클럭단자 T 를 0으로, 세트단자 S 를 0으로 하고나서 X 어드레스버퍼 XB 및 X 어드레스레지스터 XR에서 X 어드레스비교기 XC 로의 X 어드레스의 전달을 각각 1 비트씩 시계열로 실행한다. 우선, EOR 게이트의 입력단자 A와 B에 A_m과 B_m이 입력되고, 일치하고 있는가 비교되어 그 출력이 플립플롭 FF의 리세트단자 R에 입력된다.

그리고, 출력단자 T 를 1로 해서 리세트단자 R 의 정보를 플립플롭 FF 에 페치한다. A_m과 B_m이 일치할때에는 리세트단자 R이 0으로 되므로, FF의 출력단자 Q는 1,는 0 상태이다. 한편, A_m과 B_m이 다를때에는 R이 1로 되어 Q 는 0,는 1로 반전된다. 다음에 클럭단자 T 를 0으로 되돌아가게하고, EOR 게이트의 입력단자 A 와 B 에 A_m-1과 B_m-1을 입력하고, 재차 출력단자 T 를 1로 해서 리세트단자 R 의 정보를 플립플롭에 FF 에 페치한다. 플립플롭 FF의 출력단자 Q 가 1,가 0인 경우 A_m-1과 B_m-1이 일치하고 있으면 Q는 1,는 0의 상태이고, A_m-1과 B_m-1이 다를때 Q는 0,는 1로 반전된다. 이미 Q가 Q,가 1 되어 있으면 그대로 유지된다. 이하, 마찬가지로 A₁과 B₁까지 EOR 게이트의 입력단자 A와 B에 입력하고, 출력단자 T 에 입력되는 클럭에동기해서 리세트단자 R의 정보를 플립플롭 FF에 페치하는 동작을 반복한다. 그 결과, A_m과 B_m, A_m-1과 B_m-1,‥· A₁과 B₁이 모두 일치했을때에만 출력단자 Q가 1,가 0의 상태로 된다. 한편, 비교되는 어드레스의 조합중 1개라도 일치하지 않을때는 출력단자 Q가 0,가 1로 된다. 이 출력단자의 정보와 플래그 F₁을 NOR 게이트에 입력하고, 그 출력을 X 어드레스비교기 XC의 출력으로 하는 것에의해, 제8도에 도시한 실시예와 같은 논리를 실현할 수 있다. 본 실시예에서는 출력을 얻을때까지 시간이 길게 되지만 EOR 게이트가 1개로 되므로 면적을 작게할 수 있다.

제8도에는 m 비트의 비교를 병렬로 실행하는 구성을, 제9도에는 m 비트의 비교를 시계열로 실행하는 구성을 도시했지만, 제8도의 구성에서는 출력을 얻을때까지의 시간이 짧고, 제9도의 구성에서는 면적이 작다는 각각의 장점을 갖는다. 시간과 면적의 균형에 의해 경우에 따라서 그들의 중간적인 구성을 취할 수 있다. 예를들면, 2비트의 병렬적인 비교를 시계열로 실행하는 구성이다. 제9도의 구성에서 플립플롭 FF의 리세트단자 R에 2개의 EOR 게이트의 출력의 논리합을 취하는 것에 의해 실현할 수 있다.

[제6실시예]

제10도는 제7도에 도시한 실시예와 마찬가지로 메모리블럭 사이에서 정보를 이동시키는 것에 의해 동작을 실행하는 다른 실시예이다. 제7도에 도시한 실시예에서는 각 메모리블럭 MCB와 외부에서 입력되는 X 어드레스의 대응을 X 어드레스제어수단 XSC 중의 X 어드레스레지스터 XR로 분산해서 저장하고 있다. 한편, 제10도에 도시한 실시예에서는 외부에서 입력된 어드레스(외부어드레스라 한다)와 칩내에서의 메모리블럭의 위치를 나타내는 어드레스(내부어드레스라 한다)의 관계를 기억하여 어드레스의 변환표로써 1개의 메모리로 정리해서 저장하는 구성으로 하였다.

즉, 제10도에 도시한 바와 같이, 제7도에서 다수개 배치되어 있던 X 어드레스제어회로 XSC 대신에 X 디코더 XDEC, 어드레스변환표의 메모리 XTM, 빈상태의 메모리블럭 X 어드레스를 기억하는 레지스터 XSR 이 배치된다. 메모리 XTM 에는 X 어드레스버퍼 XB가 접속된다. 제7도와 마찬가지로 메모리블럭 MCB 가 매트릭스형상으로 배치되고, 데이타선 D 에 (p+1)개씩 접속되며, 그들에 대응해서 (p+1)개의 서브 X 디코더 SXD가 배치된다. 또, 데이타선D 에는 신호검출수단 SA가 마련되고, Y 디코더 YDEC 에 의해 제어되는 스위치 SWY 를 거쳐서 리드라이트콘트롤러 RWC가 마련된 입출력선 IO에 접속된다.

동작은 다음과 같이 실행된다. X 어드레스버퍼 XB 에 입력된 외부어드레스가 메모리 XTM 에 전달되고, 그것을 어드레스로써 XTM 에 저장되어 있는 내부 어드레스(XAR 라 한다)가 리드된다. XAR 가 X 디코더 XDEC 에 전달되어 리드동작을 제어하는서브 X 디코더 SXD 가 선택된다. 또, 레지스터 XSR 에서 빈 블럭을 나타내는 내부 어드레스(XAW 라 한다)가 XDEC 에 전달되어 라이트동작을 제어하는 서브 X 디코더 SXD 가 선택된다. 예를들면, XAR 에 의해 서브 X 디코더 SXD₂가 SAW에 의해 서브 X 디코더 SXD₁이 선택되었다고 하면 제7도에서의 동작의 설명과 마찬가지로 서브 X 디코더 SXD₂및 SXD₁에 의해 메모리블럭사이에서의 정보의 이동이 실행된다. 또, 메모리 XTM에 제7도에서의 플래그 F₂, 즉, 메모리블럭내에서의 정보의 순서도 기억해두며, 그것을 XAR 과 함께 리드한다. 플래그 F₂를 Y 디코더 YDEC 에 전달하고, 그것에 따라서 스위치 SWY 를 제어하여 입출력선 IO 와의 신호의 수수를 실행한다.

리드된 메모리블럭을 나타내는 X 어드레스 XAR 은 다음의 빈상태 메모리블럭의 X 어드레스로 되므로, 레지스터 XSR 로 라이트한다. 또, 어드레스버퍼 XB에서 입력된 외부어드레스에 대응하는 내부어드레스는 XAR 에서 정보의 이동 행선지인 메모리블럭을 나타내는 X 어드레스 XAW로 변환된다.

그래서, 메모리 XTM 내에 어드레스버퍼 XB 에서 입력된 외부어드레스에 대응하는 내부어드레스로써 XAW 를 라이트한다. 또, 메모리블럭내에서의 정보의 순서가 역전하므로 F₂를 반전시켜서 XAW와 함께 메모리 XTM 으로 라이트한다.

본 실시예에서는 제7도에 도시한 구성에서 X 어드레스비교기 XC에 의해 X 어드레스를 비교하고 있던 것 대신에 어드레스의 변환표의 메모리 XTM 을 리드한다. 다수의 X 어드레스 비교기 XC의 동작이 1회의 메모리 XTM 의 리드동작으로 되므로, 소비전력이 작아진다.

[제7실시예]

이하, MOS 트랜지스터를 스위치, 축적용량을 정보기억수단으로써 구성한 메모리블럭 MCB를 사용한 실시예에 따라 본 발명을 구체적으로 설명한다.

제11도는 메모리블럭 MCB(MCB₁₁, MCB₂₁등)을 매트릭스형상으로 배치해서 구성한 메모리어레이 MCA의 구체적인 예이다. 메모리블럭 MCB 는 n 채널 MOS 트랜지스터 M(M₁, M₂등)을 스위치, 축적용량 C_S(C_S1, C_S2등)을 정보기억수단으로써 제11도에 도시한 바와 같이 구성된다. 즉, 1 트랜지스터 1캐패시터형 메모리셀이 n개 종속접속한 메모리블럭이다. 다수의 데이타선 D(D₁, D₂등)에 각각 다수의 메모리블럭 MCB가 접속된다. 메모리블럭 MCB 를 제어하는 다수의 워드선 W(W₁, W₂등)은 데이타선과 교차하도록 배치된다.

메모리블럭 MCB 의 리드동작은 다음과 같이 실행한다. 대기 상태에서는 데이타선을 어느 일정한 전위로 프리차지해두고 플로링상태로 한 후, 워드선 W₁을 고전위로 해서 MOS 트랜지스터 M₁을 ON으로 한다. 축적용량 C_S1에 저장되어 있던 전하가 데이타선D 의 기생용량 C_D와의 사이에서 재배분되어 데이타선D 의 전위가 변화된다. 이 신호에 대해서 데이타선D에 접속된 신호검출수단(도시하지 않음)에의해 1인가 0인가를 판정한다. 다음에 데이타선D 를 재차 프리차지한 후에 워드선 W₁에 가하여 워드선 W₂도 고전위로 올려서 MOS 트랜지스터 M₁과 M₂를 ON 으로 한다. 축적용량 C_S2에 저장되어 있는 전하가 데이타선D의 기생용량 C_D및 C_S1에 재배분되어 데이타선D 의 전위가 변화한다. 신호검출수단으로 이 신호의 판별을 실행한다. 이와 같이 데이타선 D 를 프리차지한 후에 W₁, W₂, ‥·, W_n의 순으로 워드선을 올려서 M₁, M₂, ‥·, M_n의 순으로 ON 상태의 MOS 트랜지스터를 증가시키고 , C_S1, C_S2, ‥·, C_Sn의 순으로 축적용량에서 전하를 데이타선D 로 리드해서 신호검출수단에 의해 정보를 판별한다.

메모리블럭 MCB 의 라이트동작은 다음과 같이 실행한다.

우선, 워드선 W₁, W₂, ‥·, W_n을 모두 고전위로 하고, MOS 트랜지스터 M₁, M₂, ‥·, M_n을 모두 ON으로 한 상태에서 라이트하는 정보에 따라서 데이타선D를 고전위 또는 저전위로 한다. 워드선 W_n을 내리는 것에 의해, MOS 트랜지스터 M_n을 OFF 로 하여 축적용량 C_Sn에 데이타선D 의 전위에 따른 전하를 저장한다. 다음에 M_n이 OFF의 상태에서 데이타선D 를 바라는 정보에 따른 전위로 하고, 워드선 W_n-1을 내려서 MOS 트랜지스터 M_n-1도 OFF 로 하여 축적용량 C_Sn-1에 데이타선D의 전위에 따른 전화를 저장한다. 이와같이, 데이타선D를 바라는 정보에 따라서 고전위 또는 저전위로 하고, 리드동작과 역으로 W_n, W_n-1, ‥·, W₁의 순으로 워드선을 내려서 M_n, M_n-1, ‥·, M₁의 순으로 스위치를 OFF 로 해서 C_Sn, C_Sn-1, ‥·, C_S1의 순으로 축적용량에 전하를 저장해 간다.

리드동작과 라이트동작을 별도로 기술했지만 양지를 조합해서 정보를 잃는 일이 없도록 동작을 실행한다. 예를들면, 제6도에 도시한 실시예와 같이 리드한 정보를 메모리어레이 MCA 의 외부에 마련한 정보일시기억수단 DR에 저장해두고, 리드한 메모리블럭으로 복원을 실행한다. 또는 제7도 및 제10도에 도시한 실시예와 같이 데이타선당 1개 여분의 메모리블럭을 마련해두고 어느 메모리블럭에서 정보를 리드할때 빈상태의 블럭으로 리드된 정보를 라이트해간다.

축적용량을 정보기억수단으로써 사용하고 있으므로, 재생동작이 필요하며, 상기의 리드동작과 라이트동작을 조합해서 실행한다. 재생동작은 1트랜지스터 1캐패시터형 메모리셀을 사용한 종래의 DRAM 에서는 메모리셀을 단위로써 실행되지만, 본 발명에서는 메모리블럭을 단위로 해서 실행된다. 따라서, 1회의 재생동작의 사이클시간이 길지만 재생사이클수가 종래의 DRAM의 1/n 로 된다. 그때문에, 칩외부에서 재생동작의 제어를 실행할때 그 횟수가 작게 된다. 또, 외부에서 액세스 가능한 시간을 연속해서 길게할 수 있다.

이 구성에서는 데이타선에 접속되는 MOS 트랜지스터가 메모리블럭 MCB 에 따라 M₁의 1개이다. 종래의 DRAM 에서는 제2도에 도시한 바와 같이, 메모리셀당 1개인 것에 비해 n개의 메모리셀도 1개이므로, 1/n 로 된다. 그때문에, 데이타선에 접속되는 확산층이 적어 데이타선용량 CD를 작게할 수 있다.

상술한 바와 같이, 1트랜지스터 1캐패시터형 메모리셀을 사용한 DRAM 에서는 데이타선에 나타나는 신호는 축적용량 C_S에 저장된 전하의 재배분에 의한 전위변화이고, 데이타선용량 CD 가 작을수록 신호는 크다. 제11도에 도시한 메모리어레이에서는 메모리블럭 MCB 중에서 신호경로로 되는 MOS 트랜지스터에 접속된 축적용량이 데이타선 용량 CD에 병렬로 가해지게 딘다.

따라서, 데이타선에서 봐서 k번째로 접속된 축적용량 C_Sk에서 전하를 리드할때에는 CD에 부가해서 C_S1, C_S2, ‥·, C_SK-1사이에서 전하의 재배분이 실행되지만, 데이타선 용량 CD 가 작으므로, 충분한 크기의 신호가 얻어진다. 그 때문에, 높은 S/N으로 리드를 실현할 수 있다.

데이타선용량 CD를 접속되는 트랜지스터의 확산층에 의한 성분(트랜지스터 1개당 CM 으로 한다)와 그이외의 성분 C₀로 나누어서 고려한다. 각 데이타선에 p개의 메모리블럭이 접속될때,

로 된다. 축적용량에 저장하는 축적전압의 크기를 V_s, 데이타선에 나타나는 신호전압의 크기를 Vsig라 한다. 축적용량 C_sk에서 전하를 리드할 때의 신호전압의 크기 Vsig(k)는

이다. 축적용량이 모두 같은 값 C_s일때,

이고, 신호전압의 크기 Vsig 는 k=n 일때 최소값 Vsig(n)

로 된다. 여기에서, 상기 식의 분포를 C_C로 하면 식(1)에서

로 된다. 데이타선당 메모리셀수를 N으로 하면

이므로, 식(7)은

로 된다. 이 C_C가 작을수록 식(4)에서 Vsig(n)이 크고, 높은 S/N로 리드를 실현할 수 있다. 따라서, N이 일정한 조건하에서 S/N에 대한 n의 최적값이 존재한다. 예를들면, CM=0.4fF, C₀=100fF, C_S=20fF, N=512 인 경우에 식(7)의 C_C는 n=3 일때 최소이며, 약 228fF로 된다.

따라서, 3개의 메모리셀을 종속접속해서 메모리블럭으로 하는 구성이 신호전압이 가장 크게 되어 S/N의 점에서 바람직하다. 제12(c)도와 같이 1개의 접속구멍을 2개의 메모리블럭으로 공유하는 형태로 하면 1개의 접속구멍에 6개의 정보기억수단이 접속되는 구성이 바람직하게 된다.

또, 반도체기억장치를 사용하는 형태를 고려하면 2의 누승을 단위로 한 동작이 바람직하므로, 2개 또는 4개의 메모리셀을 종속접속해서 메모리블럭을 구성하는 것이 바람직하다.

데이타선에 접속되는 확산층의 수가 작은 것에 의한 다른 효과로써 데이타선코드의 소프트에러의 개선이 있다. 데이타선 모드의 소프트에러는 알파선의 입사에 의해 기판중에 발생한 전하가 리드시에 플로형상태로 되어 있는 데이타선에 모여 정보가 잘못 판정되는 현상이다. 데이타선에 접속되는 확산층의 수가 적으므로, 기판중에 발생한 전하가 데이타선에 모이는 비율이 작아 잘못 판정될 확률은 적다.

[제8실시예]

제12(a)도와(b)도는 메모리블럭 MCB의 구조의 예를 도시한 단면도와 평면도이고, 제12(c)도는 등가회로도이다. 각각 3개의 트랜지스터 M과 축적용량 C_S로 구성한 메모리블럭 MCB의 2개분(평면도는 4개분)을 나타내고 있다. 단면도는 평면도에 있어서의 A-A' 부분의 단면을 나타내고 있다.

동일도면에서, W(W₁₁등)가 워드선, SN(SN₁₁등)이 축적전극, PL이 플레이트전극, D가 데이타선이다. 이들은 예를들면 각각 1층째 플리실리콘, 2층째 플리실리콘, 3층째 플리실리콘 알루미늄으로 구성된다. CI는 캐패시터용 절연막으로써, 예를들면 실리콘옥사이드(SiO₂) 또는 실리콘옥사이드와 실리콘나이트타이드(Si₃N₄)의 다층막과 같은 절연막으로 형성된다. 워드선 W 와 활성영역의 교차부를 게이트로 해서 n 채널 MOS 트랜지스터 M이 구성되고, 캐패시터용 절연막 CI를 사이에둔 축적전극 SN과 플레이트전극 PL로 축적용량 C_S가 구성된다. MOS 트랜지스터 M의 드레인인 n⁺확산층과 데이타선 D는 접속구멍 DCNT에 의해 접속된다. 또, MOS 트랜지스터 M의 소오스인 n⁺확산층과 축적전극 SN은 접속구멍 MCNT에 의해 접속된다. 종래의 STC 셀과 같은 프로세스로 제조할 수 있다.

접속구멍 DCNT는 2개의 메모리블럭으로 공유하고 있다. 1개의접속구멍 DCNT에 2n개의 메모리셀이 접속되어 있게 되어 종래의 DRAM 셀의 1/n 갯수의 접속구멍 DCNT로 해도 된다. 또, 인접하는 메모리셀사이의 분리가 스위치로써 동작하는 MOS 트랜지스터에 의해 실행된다. 이러한 이유에 의해, n개의 메모리셀을 종속접속한 메모리블럭은 종래의 DRAM의 메모리셀을 n개 나란히 한 것보다도 데이타선 방향의 깊이가 짧아 면적이 작다. 또, 데이타선 길이가 짧게 되어 데이타선의 기생용량이 작게 된다.

[제9실시예]

제13도는 메모리블럭 MCB 의 구조의 다른 예를 도시한 것이다. IEEE Trans, Electron Devices, vol.37, pp.737-743,1990에 제안되어 있는 데이타선을 플레이트전극에 의해 차페한 메모리셀을 종속접속해서 메모리블럭 MCB 로 하고 있다. 제13(a)도는 단면도로써, 제13(b)도에 도시한 평면도의 A-A' 부의 단면을 나타내고 있다. 등가회로는 제12(c)도와 같이 된다.

워드선 W 및 데이타선D 는 폴리실리콘 또는 폴리사이드 등으로 구성된다. 축적전극 SN은 폴리실리콘 등으로 구성된다. 캐패시터용 절연막 CI는 SiO₂, Si₃N₄, Ta₂O₅등의 고용점 금속산화물, 또는 그들의 다층막으로 구성된다. 플레이트전극 PL 은 폴리실리콘 또는 텅스텐 등의 금속으로 구성된다.

플레이트전극 PL 및 축적전극 SN과 데이타선D 의 상하관계가 제12도와는 역으로 되어 있다. 데이타선D 가 플레이트전극 PL에 의해 차폐되어 있어 데이타선간의 용량이 작다. 그 때문에, 축적용량에서 데이타선으로 신호를 리드할때 데이타선으로 리드되는 신호전압이 인접하는 데이타선의 전위변동의 영향을 받지 않는다. 즉, 데이타선간 간섭잡음의 영향이 작게 된다. 따라서, 높은 S/N 의 리드가 가능하게 된다.

[제10실시예]

제14도는 메모리블럭 MCB 의 구조의 또 다른 예를 도시한 도면이다. IEEE Trans. Electron Devices, vol. 38, pp.255-261, 1991에 제안되어 왕관형 적층용량을 사용한 메모리셀을 종속접속해서 메모리블럭 MCB 로 하고 있다. 제14(a)도는 단면도로써, 제14(b)도에 도시한 평면도의 A-A' 부의 단면을 나타내고 있다. 등가회로는 제12(c)도와 같이 된다.

워드선 W 및 데이타선D 는 폴리실리콘 또는 폴리사이드 등으로 구성된다. 축적전극 SN은 폴리실리콘 등으로 구성된다.

캐패시터용 절연막 CI는 SiO₂, Si₃N₄, Ta₂O₅등의 고융점 금속산화물, 또는 그들의 다층막으로 구성된다. 플레이트전극 PL 은 폴리실리콘 또는 텅스텐 등의 금속으로 구성된다.

본 발명에 의하면, 메모리블럭마다 데이타선과의 접속구멍을 마련하면 좋으며, 또 종속접속된 메모리셀끼리의 사이에 분리영역을 필요로 하지 않으므로, 메모리셀면적이 작게 된다.

그것에 따라 축적용량의 평면적인 면적도 작게 한다. 그러나, 왕관형 적층용량을 사용하는 것에 의해, 축적전극의 측면적이 커서 충분한 용량값을 확보할 수 있다.

제12도~제14도는 메모리블럭 MCB 내의 축적용량 C_S를 워드선 W 상에 적층한 적층용량으로 구성한 예를 나타냈지만, 본 발명의 메모리블럭 MCB 의 구성은 그것에 한정되는 것은 아니다. 예를들면, 1982 IDEM Digest of Technical Papers, pp.806-808 에 DRAM 의 축적용량용으로써 기술되어 있는 홈모양의 용량을 축적용량 C_S로써 사용해도 본 발명의 메모리블럭 MCB 는 구성된다.

[제11실시예]

제15도는 제6도에 도시한 실시예에 따라서 구성된 구체적인 실시예로써, 정보일시기억수단 DR을 사용해서 메모리어레이 MCA 중의 메모리블럭 MCB 에 대한 동작을 실행한다. 데이타선 D(D₁, D₂, ‥·, D_q)에 발생하는 잡음을 제거하기 위해 더미데이타선DD를 마련하고, 데이타선D에 나타나는 신호를 더미데이타선DD에 나타나는 참조신호와 차등으로 검출한다. 참조신호를 발생하는 더미데이타선DD를 다수의 데이타선으로 공유하는 것에 의해 면적을 작게하고 있다.

q 개의 데이타선 D₁, D₂, ‥·, D_q와 1개의 더미데이티선 DD 에 각각 다수의 메모리블럭 MCB를 접속해서 제11도에 도시한 메모리어레이 MCA를 구성한다. 더미데이타선DD 에 접속된 메모리블럭 MCB 를 더미블럭 DCB 라 한다. 더미블럭 DCB 는 메모리블럭 MCB 와 같은 구성이며, 축적용량 DC_S는 메모리블럭 MCB 중의 축적용량 C_S와 같은 크기이다. 또, 더미블럭 DCB는 각 데이타선의 메모리블럭 MCB와 대응되어 같은 워드선에 의해 제어된다. 더미데이타선에는 메모리블럭 MCB 중의 축적용량 C_S에 저장된 1의 정보에 대응하는 전하가 리드된 경우에 데이타선에 나타나는 전위와 0인 경우의 전위의 대략 중간의 전위가 필요하다. 이것은 1의전위 Vcc와 0의 전위 0V의 중간의 전위(Vcc/2)를 축적용량 DC_S에 앞서 저장해두는 것에 의해 실현된다.

데이타선D는 신호전달수단 DS(DS₁등)에 의해 신호검출수단 SA(SA₁등)의 입력단자 NDS(NDS₁등)에 접속된다. 단자 NDS 에는 부화회로 LD(LD₁등)이 접속된다. 또, 신호검출수단 SA의 출력단자가 스위치 SWW 에 의해 단자 NDS 에 접속된다. 한편, 더메데이타선DD 는 신호전달수단 DDS 에 의해 다수의 신호검출수단 SA 에 공통인 참조신호의 입력단자 DNDS 에는 단자 NDS 와 마찬가지로 부화회로 DLD 가 접속된다. 또, 스위치 SWW 에 의해 중간전압 Vh(=Vcc/2)의 전압원에 접속된다. 신호검출수단 SA의 단자 NSA,는 스위치 SWR에 의해 정보일시기억수단 DR(DR₁등)에 스위치 SWY에 의해 입출력선상, IO,에 접속된다. 정보일시기억수단 DR은 메모리블럭 MCB 와 같은 n 비트의 기억용량을 가지며, 4트랜지스터메모리셀 RC(RC₁~ RC_n)로 구성되고, 선택선 WR(WR₁~ WR_n)으로 제어된다. 또, 데이터산 D 및 더미데이타선DD 에는 프리차지회로 PD(PD₁등), DPD 가 접속되어 프리차지전압 Vp 에 프리차지된다.

제16도에 도시한 동작파형을 사용해서 제15도에 도시한 회로의 동작을 설명한다. 우선, 제16(a)도에 다라 메모리블럭 MCB 에서 정보를 리드하는 동작에 대해서 설명한다. 제11도에 도시한 실시예와 마찬가지로 메모리블럭 MCB 중의 축적용량 C_S에 저장된 전하를 시계열로 데이타선D 로 리드한다. 제16(a)도에서는 C_S1에 1, C_S2에 0, ‥·, C_Sn에 0과 같이 1과 0이 교대로 라이트되고 있던 경우에 대해서 도시하고 있다. 또, 프리차지전압 Vp 는 Vcc/2 로 한다.

우선, 미리 제어펄스및W를 저전위로 해두고, 신호전달수단 DS, DDS를 OFF 시키며, 신호검출수단 SA의 용량을 데이타선D에서 분리하고, 프리차지회로 PD, DPD 에 의해 데이타선D 및 더미데이타선DD 를 프리차지전압 Vp 에 프리차지해둔다. 또, 제어펄스L 을 Vcc 로 하고, 부하회로, LD, DLD 를 도등상태로 해둔다. 또, 제어펄스SAP 를 저전위로 해두고, 신호검출수단 SA 내의 EKST자 NSA,를 Vcc 로 프리차지함과 동시에 제어펄스DR 을 고전위(Vcc+α)로 해서 스위치 SWR 을 ON 시켜 정보일시기억수단 DR 부도 프리차지 해둔다.

그리고, 제어펄스DR을 저전위로 하고, 스위치 SWR 을 OFF 로 해서 정보일시기억수단 DR 부의 기생용량을 신호검출수단 SA 에서 분리한다. 또, 제어펄스SAP를 Vcc로, 제어펄스P를 저전위로 하고, 신호검출수단 SA 내의 단자 NSA,및 데이타선, 더미데이타선을 플로링상태로 한다.

그후, 다수열있는 메모리블럭 MCB 중의 일열의 메모리블럭의 워드선 W₁을 고전위(Vcc+1)로 올려서 NOS 트랜지스터 M₁₁을 ON 으로 하고 축적용량 C_S1에 저장되어 있던 전하를 각 데이타선 D(D₁, D₂, ‥·, D_q)로 리드한다. 그 전하에 의한 데이타선D의 전위변동이 제어펄스R을 Vcc로 하면 신호전달수단 D 의 전위변동이 제어펄스R을 Vcc로 하면 신호전달수단 DS 에 의해 검출되어 전류로 변화된다. 이 전류는 전원전압 Vcc부화회로 LD를 통해서 흐르고, 그 결과 신호전달수단 DS는 부화회로 LD를 부하로한 소오스접지의 증폭기로써 동작하여 단자 NDS 에 데이타선D 의 전위변동에 따른 출력이 얻어진다. 이와 같이 각데이타선마다 각 단자 NDS 에 나타난 출력은 각각의 신호검출수단 SA 에 입력된다. 이때, 신호전달수단 DS 에 의해 데이타선D의 기생용량과 신호검출수단 SA 부의 기생용량이 분리되어 축적용량 C_S에서 정보를 리드했을대의 데이타선 D의 전위변동을 크게할 수 있다. 즉, 높은 S/N의 리드가 가능하게 된다.

동시에 더미블럭 DCB 에 대해서도 같은 동작이 실행되어 축적용량 DC_S에서 더미데이타선DD 에 전하가 리드된다. 또, 더미데이타선 DD의 전위에 대응한 전압이 단자 DNDS 로 출력되어 다수의 신호검출수단 SA 에 참조전압으로써 입력된다. DNDS 에 나타나는 이 참조전압은 메모리블럭 MCB 중의 축적용량 C_S에서 리드하는 정보가 1의 경우에 단자 NDS 에 나타나는 신호전압과 0의 경우에 단자 NDS 에 나타나는 신호전압의 중간의 전압이다.

다음에 제어펄스SA₁를 올려 신호검출수단 SA 를 PMOS 트랜지스터의 래처회로를 부하로 한 차동증폭기로써 동작시킨다. 그리고, 단자 NSA,에 나타나는 신호전압이 충분히 크게되고 나서 제어펄스SA₁를 내리고, 제어펄스SA₂를 올려서 신호검출수단 SA 를 입출력 공동플립플롭형 차동증폭기로써 동작시켜 단자 NSA와의 전위차를 Vcc까지 증폭한다. 이때, 단자 NDS, DNDS 에는 증폭된 신호가 귀환되지 않으므로, 참조신호를 다수의 신호검출수단 SA 에 사용할 수 있다. 데이타선D 는 플로팅상태이고, 전위는 변화하지 않으므로, 신호의 증폭에 의한 데이타선간 간섭잡음의 문제가 없다.

그리고, 단자 NSA,에 나타난 신호를 스위치 SWR 을 ON 으로 해서 정보일시기억수단 DR 에 전달하고, 선택선 WR₁을 고전위(Vcc+α)로 올려서 4트랜지스터 메모리셀 RC₁로 라이트한 후 선택선 WR₁을 저전위로 하여 저장한다. 그후, 메모리블럭 MCB 내외 MOS 트랜지스터 M₁및 스위치 SWR 을 ON 으로 한 상태로 제어펄스SA₂를 내리고, 제어펄스p를 Vcc로, 제어펄스SAP를 저전위로 하여 데이타선D, 더미데이타선, 신호검출수단 SA, 정보일시기억수단 DR을 프리차지한다. 이때, 제어펄스R 은 저전위로 해두고, 신호전달수단 DS, DDS 는 OFF 시켜둔다.

다음에 스위치 SWR 을 OFF 로 하고, 제어펄스p을 저전위로, 제어펄스 SAP를 Vcc로 한후 워드선 W₁에 부가하여 워드선 W₂을 고전위로 올려서 각 메모리블럭 MCB 내의 축적용량 C_S2에 저장되어 있는 전하를 각 데이타선D 로 리드한다. 그리고, 축적용량 C_S1에 저장되어 있던 전하의 리드와 마찬가지로 신호전달수단 DS, 부하회로 LD를 거쳐서 신호검출수단 SA에 입력하여 증폭된 정보를 정보일시기억수단 DR 내의 4트랜지스터메모리셀 RC₂로 라이트한다. 이하, 마찬가지로 고전위로 하는 워드선을 1개씩 증가시켜 차례로 축적용량 C_S에 저장되어 있는 전하를 데이타선D 로 리드하고, 신호전달수단 DS, 부하회로 LD를 거쳐서 신호검출수단 SA에 입력하여 증폭된 정보를 정보일시기억수단 DR로 라이트한다. 축적용량 C_Sn까지 리드해서 1개의 메모리블럭 MCB 에 대한 리드동작이 종료한다.

상기와 같이 해서 메모리블럭 MCB 에서 리드한 정보를 정보일시기억수단 DR로 액세스하는 것에 의해 리드동작 또는 라이트동작이 실행된다. 정보일시기억수단 DR 로는 랜덤액세스하는 것이 가능하다. 여기에서는 제16(b)도에 따라 메모리블럭 MCB 내의 축적용량 C_S1에 저장되어 있던 정보를 외부로 출력하는 동작을 설명한다. 그 정보는 정보일시기억수단 DR 중의 4 트랜지스터메모리셀 RC₁에 저장되어 있으므로, 그것을 리드한다. 우선, 제어펄스SAP 를 저전위에서 Vcc로 하고, 단자 NSA,를 각각 플로팅상태로 한다.

그리고, 선택선 WR₁을 올리는 것에 의해, 4트랜지스터 메모리셀 RC₁에서 정보가 리드된다. 즉, 단자 NSA,에서 4트랜지스터 메모리셀 RC₁로 전류가 흘러 단자 NSA 와사이에 전위차가 생긴다. 제어펄스SA₂를 올리고, 신호검출수단 SA 를 입출력공통 플립플롭형 차동증폭기로써 동작시키고, 이 신호를 증폭한다. 정보가 확정되고 나서 제어펄스Y 를 올리고 스위치 SWY 를 ON 으로 해서 정보를 입출력선쌍 IO,에 차동신호로써 출력한다. 이때, 선택선 WR₁을 내리는 것에 의해, 4 트랜지스터 메모리셀 RC₁에 정보가 복원된다. 그후, 제어펄스Y 및SA₂를 내려서 스위치 SWY 및 신호검출수단 SA 를 OFF 로 하고, 제어펄스SAP 를 내려서 단자 NSA,를 프리차지한다.

라이트동작은 신호검출수단 SA 에 의해 증폭된 정보를 입출력선쌍 IO,에 칩외부에서 리라이트된 정보로 복원하는 것에 의해 실행된다.

상기와 같은 정보일시기억수단 DR 에 대한 동작을 필요한 횟수 반복한 후 메모리블럭 MCB 에서 리드한 정보를 제16(b)도에 도시한 동작파형에 따라 리드동작과는 역의 순번으로 복원한다. 제16(b)도는 제16(a)도에 도시한 바와 같이, C_S1에서 1, C_S2에서 0, C_Sn에서 0 및 1과 0을 교대로 리드한 후의 복원동작을 나타내고 있다.

우선, 제어펄스L 을 내려서 부하회로 LD, DLD 를 비도통상태로 한다. 또, 제어펄스W를 고전위 (Vcc+1)로 하여 신호전달수단 DS, DDS 를 ON 상태의 스위치로써 동작시키고, 데이타선D를 단자 NDSDP 더미데이타선DD를 단자 DNDS에 접속한다. 제어펄스R 은 고전위 (Vcc+1)로 해두고 스위치 SWR 도 ON 상태로 해둔다. 그리고, 제어펄스SAP 를 저전위로 하여 단자 NSA,및 정보일시기억수단 DR 을 프리차지한 후 제어펄스P를 저전위로, 제어펄스SAP 를 Vcc로 하고, 데이타선D 및 단자 NSA,를 각각 플로팅상태로 한다.

그리고, 선택선 WR_n을 올려서 정보일시기억수단 DR 중의 4 트랜지스터메모리셀 RC_n에서 신호를 리드하고, 제어펄스SA₂를 올려서 신호검출수단 SA 에 의해 증폭한다. 정보가 확정되고 나서 선택선 WR_n을 내린다. 제어펄스SAW 를 올려서 스위치 SWW 를 ON 으로 하고, 인버터에 의해 반전증폭한 신호검출수단 SA 의 출력을 신호전달수단 SD 를 거쳐서 데이타선D 를 통과하여 메모리블럭 MCB 에 전달하고, 워드선 W_n을 내려서 축적용량 C_Sn에 정보0에 대응하는 0V 를 복원한다. 동시에 중간전압 Vh(=Vcc/2)가 더미데이타선DD 에 전달되어 더미블럭 DCB 내의 축적용량 DC_Sn에 라이트된다. 이때, 인버터에 의해 데이타선D의 기생용량은 단자에서 분리되어 있어 신호검출수단 SA 에 의해 확정되고 있는 정보가 반전할 염려는 없다. 또, 입력단자가 NSA에 접속되어 출력단자가 개방되고 있는 인버터는 NSA와로 기생용량의 균형을 취하기 위한 것이다.

그후, 제어펄스SAW 를 내려서 단자 NDS 및 데이타선D 를 플로팅상태로 하고, 제어펄스SA₂를 내리고, 또 제어펄스SAP 를 내려서 단자 NSA,를 프리차지한다. 그후 재차 제어펄스SAP를 올려서 단자 NSA,를 폴리팅상태로 한 후, 축적용량 C_Sn-1에서 리드해서 정보일시기억수단 DR 중의 4 트랜지스터 메모리셀 RC_n-1에 저장되어 있는 정보를 선택선 WR_n-1를 올려서 리드하고, 제어펄스SA₂를 올려서 신호검출수단 SA 로 증폭하여 복원한다. 동시에 축적용량 DC_S에는 중간전압 Vh(=Vcc/2)가 라이트된다. 마찬가지로 해서 리드동작과 역의 순서로 정보일시기억수단 DR 중의 4 트랜지스터 메모리셀 RC에 저장되어 있는 정보를 리드하여 복원한다.

상기의 복원동작에는 정보일시기억수단 DR 에서 정보를 리드할때 데이타선용량을 신호검출수단 SA 에서 분리해서 실행하고 있다. 따라서, 데이타선D의 전위는 정보일시기억수단 DR에서의 리드에 관여하지 않으므로, 데이타선D 의 프리차지를 실행할 필요가 없다. 그 때문에 1 또는 0을 연속해서 라이트할때에 데이타선D의 전압은 변화시키지 않아도 되어 소비전력이 작게 된다.

이상에서는 메모리블럭 MCB 에서 정보를 리드해서 정보일시기억수단 DR 에 저장하고 나서 복원을 시작할때까지의 사이에 정보일시기억수단 DR 로 액세스해서 외부와 정보의 수수를 실행하는 동작을 설명하였다. 다른 동작으로써 제6도에 도시한 실시예에 대해서 기술한 바와 같이 각 메모리블럭에서 가장 마지막에 리드되는 축적용량 C_Sn의정보를 정보일시기억수단 DR 에 저장하지 않고 원래의 메모리블럭 MCB 로 복원하는 동작도 할 수 있다. 예를들면, 바라는 축적용량 C_S에서 정보를 리드해서 신호검출수단 SA에 의해 증폭된 상태에서 스위치 SWY를 ON 으로 하고, 정보를 입출력선쌍 IO,에 차동신호로써 출력하는 것에 의해, 리드동작이 가능하다. 라이트동작은 입출력선쌍 IO,에 칩외부에서 라이트된 정보에 스위치 SWY 를 ON 으로 해서 신호검출수단 SA 에 의해 증폭된 정보를 리라이트하는 것에 의해 실행된다. 또, 복원동작 동안에 외부와 정보의 수수를 실행할 수 있다. 그와 같은 동작에서는 정보일시기억수단 DR 의 기억용량은 메모리블럭 MCB 보다 메모리셀을 1개 작게해도 된다.

제15도에 도시한 실시예에서 더미데이타선DD 는 데이타선 D 와 같은 잡음성분이 발생하도록 구성할 필요가 있다. 신호검출시에 워드선 등의 선택선이 펄스구동되었을때에 그 배선과의 결합잡음이 같게되도록 기생용량값 등의 전기적특성에 따라서 데이타선과 정합을 취해야만 한다. 본 실시예에서 데이타선D 의 신호는 1개의 신호검출수단 SA 에 입력되는 것에 대해서 더미데이타선DD 의 참조신호는 다수의 신호검출수단 SA 에 입력되어 균형이 문제로 될 수 있다. 그러나, 신호검출수단 SA의 입력단자부의 기생용량을 신호전달수단 DS 에 의해 데이타선D 및 더미데이타선DD 에서 분리하고 있으므로, 데이타선D 와 더미데이타선DD 로 용량의 정합을 취하면 된다. 데이타선D 와 더미데이타선DD 는 같은 구성인 메모리블럭 MCB와 더미블럭 DCB가 접속되고 배선길이도 같으므로, 정합이 취해진다. 데이타선의 용량에 다수의 축적용량 C_S가 병렬로 부가되어도 더미블럭 DCB 중의 축적용량 DC_S는 메모리블럭 MCB 중의 축적용량 C_S와 같은 크기이며, 또 동일한 동작이 실행되므로, 정합이 유지된다.

본 실시예에서는 더미블럭 DCB 중의 축적용량 DC_S에 대응하는 메모리블럭 MCB 중의 축적용량 C_S로의정보의 라이트와 동시에 중간전압 Vh(=Vcc/2) 가 저장되고, 그후는 다음의 선택시까지 방치된다. 즉, 축적용량 DC_S에 저장된 전하는 축적용량 C_S에 저장된 1의 전하와 마찬가지로 축적용량부에서의 누설전류등에 의해 시간과 함께 감쇠한다. 따라서, 종래의 DRAM 에서의 더미셀의 구성방법, 예를들면 1980 IEEE ISSCC Digest of Technical Papers, pp.234-235 에 기재되어 있는 바와 같은 더미셀에 더미셀내의 단자를 바라는 전위로 설정하는 회로를 부가하여 프리차지기간 그 전위로 고정해두는 방법들을 응용한 경우에 비해서 고전위측의 정보가 감쇠하여 저전위축의 정보로 오판정될때까지의 시간, 즉 데이타유지시간을 길게할 수 있다. 이것은 메모리블럭 MCB을 재생하는 시간간격을 걸게하는 것이고, 반도체기억장치가 재생동작을 실행하고 있는 시간의 비율을 작게하여 시스템에 따라서 반도체 기억장치를 사용할 수 있는 시간의 비율을 크게 할 수 있다. 또, 재생에 필요한 소비전력을 작게할 수 있다. 또, 메모리블럭 MCB 에 대한 동작과 더미블럭 DCB 에 대한 동작이 같으므로, 제어가 간단하고, 그를 위한 회로규모가 작아 소비전력도 작다.

[제12실시예]

제17도는 본 발명의 다른 구체적인 실시예로써, 신호전달수단 DS, 부하회로 LD, 신호검출수단 SA, 스위치 SWY 및 SWR, 정보일시기억수단 DR 등을 다수의 데이타선D (제17도에서는 q개)로 공유하는 것에 의해 칩면적의 삭감과 이들 회로의 배치피치를 완화시킨 예이다. 다수의 데이타선에 동시에 리드된 신호를 스위치 SWD(SWD₁₁등)로 전환되어 신호검출수단 SA 로 시게열로 입력해서 판별을 실행하는 것에 의해, 신호검출수단 SA 등을 공유한다. 또, 제5도에 도시한 실시예와 같이 데이타선D와 평행하게 공동데이타선 CD(CD₁, CD₂등)을 마련하고, 신호전달수단 DS(DS₁₁, DS₂₁등)을 거쳐서 데이타선과 신호의 수수를 실행하여 다수의 메모리어레이 MCA(MCA₁₁, MCA₂₁등)로 신호검출수단 SA 등을 공유한다. 이 2개의 방법에 의해 매트릭스형상으로 배치된 다수의 데이타선 D로 신호검출수단 SA 등이 공유되어 신호검출수단 SA 등의 점유면적율을 작게할 수 있다.

메모리어레이 MCA의 q개의 데이타선 D₁, D₂, ‥·, D_q를 스위치 SWD 를 거쳐서 신호전달수단 DS 에 접속한다. 프리차지 회로 PD (PD₁₁등)는 스위치 SWD 와 신호전달수단 DS 의 접속단자에 접속된다. 더미어레이 DCA(DCA₁등)도 메모리어레이 MCA 와 같은 구성이고, 스위치 DSWD(DSWD₁등)을 거쳐서 신호전달수단 DDS (DDS₁등)에 접속된다. 또, 공동더미데이타선 DCD 에 다수의 더미어레이 DCA 가 마련된다. 제17도에서 메모리어레이 MCA, 프리차지회로 PD, 신호전달수단 DS, 부하회로 LD, 신호검출수단 SA, 스위치 SWW, SWY, SWR, 정보일시기억수단 DR 은 제1도와 같은 것이다. 단, 정보일시기억수단 DR 은 기억용량이 (q xn)비트로써, (q xn)개의 4 트랜지스터 메모리셀 RC 로 이루어진다.

본 실시예의 리드동작을 제18(a)도를 사용해서 설명한다. 부하회로 LD, 신호검출수단 SA, 스위치 SWW, SWY, SWR, 정보일시기억수단 DR 의 동작은 제 15도에 도시한 실시예와 마찬가지이므로, 그들에 관한 신호의 파형은 제13(a)도에서는 생략하고, 설명도 생략한다. 우선, 대기상태에서는 제어펄스p를 Vcc로 해서 프리차지회로 PD 를 동작시키고, 스위치 SWD 의 제어펄스D₁,D₂, ‥·, _q을 모두 고전위 (Vcc+)로 해서 스위치 SWD 를 모두 ON 으로 하고, 각 메모리어레이 MCA 내의 데이타선 D₁, D₂, ‥·, D_q를 프리차지전압 VP 로 프리차지해둔다. 다음에 제어펄스P 및D₂, ‥·,D_q를 0V 로해서 데이타선 D₁, D₂, ‥·, D_q를 플로팅상태로 한다. 그리고, 다수열 있는 메모리어레이 MCA 중 예를들면 MCA₁₁, MCA₁₂등의 일열분의 메모리어레이가 선택되고, 또 그 메모리어레이내에 다수열 있는 메모리블럭 MCB 중의 일열분의 메모리블럭이 선택된다. 그리고, 그 메모리블럭의 워드선 W₁을 고전위 (Vcc+1)로 올리고, 각 메모리블럭의 각 데이타선에 메모리블럭 MCB 중의 축적용량 C_S1에서 전하를 리드한다. 이대 제어펄스D₁을 고전위로 유지해두는 것에 의해, 각 메모리블럭의 데이타선 D₁에 나타난 신호는 신호전달수단 DS 에 전달된다. 이 신호는 제어펄스R 을 올리는 것에 의해 전류로 변환되고, 공통데이타선 CD를 통해서 부하회로 LD 에서 전류가 흘러 공통데이타선 CD 의 전압이 신호검출수단 SA 에 입력된다. 마찬가지로 해서 더미어레이 DCA₁에서 다수의 신호검출수단 SA에 공통인 참조신호가 입력된다. 신호검출수단 SA 에 의해 차동증폭이 실행되고, 그 출력이 정보일시기억수단 DR 에 전달되어 저장된다. 다음에 제어펄스D₁을 내리고, 스위치 SWD 와 신호전달수단 DS 의 접속단자를 프리차지회로 PD 에 의해 프리차지한 후 제어펄스D₂를 올려서 스위취 SWD 를 전환하고, 동일한 동작을 실행한다. 이하, 마찬가지로 제어펄스D_q까지 반복하고, 각 메모리블럭의 각 데이타선 D₁, D₂, ‥·, D_q로 리드된 신호를 증폭하여 정보일시기억수단 DR 에 저장한다. 그후 제어펄스D₁,D₂, ‥·, _q ₁ ₂ _q ₁ ₂드하고, 제어펄스D₁,D₂, ‥·, _q _n

상기와 같이 해서 메모리블럭 MCB 에서 리드한 정보를 정보일시기억수단 DR 로 액세스하는 것에 의해 리드동작 또는 라이트동작이 실행된다.

복원동작은 제18(b)도에 파형을 도시한 바와 같이, 리드동작과 역의 순서로 실행한다. 제어펄스P 및D₁,D₂, ‥·, _q-1을 내리고, 제어펄스W을 올린다. 워드선 W₁, W₂, ‥·,W_n을 모두 올린상태에서D_q,D_q-1, ‥·, ₁을 순차로 올리고,정보일시기억수단 DR 에서 바라는 정보를 리드해서 데이타선 D_q, D_q-1, ‥·, D₁에 전달하고, 워드선 W_n을 내려서 메모리블럭 MCB 로 라이트한다. 이것을 W_n-1, W_n-2, ‥·,와 W₁까지 실행한다. 그리고, 제어펄스P 및D₁,D₂, ‥·, _q를 올려서 대기상태로 되돌아가게 한다.

상기의 동작은 공동데이타선 1개당 q개의 메모리블럭 MCB 에서 정보일시기억수단 DR 로 정보를 리드하고, 외부와의 신호의 수수를 실행하여 q개의 메모리블럭 MCB로 정보를 되돌아가게 하는 동작이다. 다른 동작으로써 제6도에 도시한 실시예에 대해서 기술한 바와 같이 각 메모리블럭에서 가장 마지막에 리드되는 축적용량 C_Sn의 정보를 정보일시기억수단 DR 에 저장하지 않고 원래의 메모리블럭 MCB 로 복원하는 동작도 할 수 있다. 그 경우, 정보일시기억수단 DR 의 기억용량은 (q×(n-1))로 되므로, 정보일시기억수단 DR 을 작게할 수 있다. 이 경우, 데이타선에 나타난 신호가 신호검출수단 SA 에 의해 증폭되고, 복원을 위해 그 데이타선의 전압이 크게 변동하면 인접하는 데이타선에 신호검출수단 SA에 의해 증폭되기 전의 신호가 남아 있어 데이타선간의 간섭잡음이 문제로 될 염려가 있다. 그러나, 이 문제는 제13도에 도시한 데이타선을 플레이므로 차폐한 메모리블럭과 같은 데이타선간 간섭잡음이 작은 구조를 받아들이는 것에 회피할 수 있다.

[제13실시예]

제19도는 본 발명의 다른 구체적인 실시예이다. 메모리 블럭 MCB 에서 리드한 신호를 차동증폭기로 검출하여 증폭하는 구성이며, 또 데이타선을 폴디드데이타선으로 한 예를 메모리어레이중의 1데이타선 쌍에 대해서 나타낸 것이다. MOS 트랜지스터 M(MR₁₁, ML₁₁등)을 스위치, 축적용량 CS(CSR₁₁, CSL₁₁등)을 정보기억수단으로써 메모리블럭 MCB(MCBR, MCBL)이 구성되어 데이타선쌍 D,에 접속된다. 2개의 축적용량 CS 에서 동시에 D 및전하가 리드되는 일이 없도록 D 와의 접속구멍의 반대측에와의 접속구멍이 마련된다. 제4도와 마찬가지로 2개의 메모리블럭으로 데이타선 D 와의 접속구멍을 공유해서 면적의 삭감을 위해 데이타선D 와의 접속구멍을 차동증폭기 SA 측에 마련한 MCBR 과 반대측에 마련한 MCBL 을 교대로 배치한다. 또, 면적을 절약하기 위해 워드선 W₂(WR₂, WL₂)에 의해 M₁₂, M₂(MR₁₂, MR₂또는 ML₁₂, ML₂)의 2개의 트랜지스터를 제어한다.

데이타선 쌍 D,에 스위치 SWM 을 거쳐서 신호검출수단으로써 사용되는 차동증폭기 SA 와 프리차지회로 PC 가 접속된다. 또, 스위치 SWR 을 거쳐서 정보일시기억수단 DR 이 차동증폭기 SA 에 접속된다. 또, 입출력선쌍 IO,가 마련되어 스위치 SWY 를 거쳐서 차동증폭기 SA 에 접속된다. 차동증폭기 SA 는 입출력공통방식 플립플롭형 차동증폭기를 사용하고 있다. 정보일시기억수단 DR 은 데이타선 쌍당 3비트를 기억할 수 있는 기억수단으로 4트랜지스터 메모리셀 RC(RC₁등)을 사용해서 구성되어 있다.

메모리블럭 MCB 의 구조의 예에 대해서 단면도를 제20(a)도에 평면도를 제 20(b)도에 도시한다. 단면도는 평면도에 있어서의 A-A' 부의 단면을 나타내고 있다.

동일 도면에 있어서, W(WR₁등)이 워드선, SN(SNR₁등)이 축적전극, PL이 플레이트전극, D 가 데이타선이다. 이들은 제12도에 도시한 구조와 동일한 제조프로세스로써, 동일한 재료로 구성된다

제21(a)도의 동작파형을 사용해서 리드동작을 설명한다. 여기에서는 어느 메모리블럭 MCBR에서 정보를 리드하는 경우에 대해서 나타난다. 또, 데이타선의 프리차지전압 VP 를 Vcc/2 로 하고, 이 전압을 참조전압으로써 리드하는 경우에 대해서 설명한다. 우선, 축적용량 CSR₁₁에서 정보를 리드한다. 프리차지회로 PC 에 의해 프리차지전압 VP 로 되어 있는 데이타선쌍 D,를 신호P 를 0V 로 내리는 것에 의해 플로팅상태로 한다. 또, 스위치 SWM 을 ON 으로 한상태로 스위치 SWR 을 OFF 로 해서 정보일시기억수단 DR 부의 기생용량을 차동증폭기 SA 에서 분리한다. 워드선 WR₁을 고전위(Vcc+1)로 올려서 MOS 트랜지스터 MR₁₁을 ON 으로 해서 축적용량 CSR₁₁에 저장되어 있던 전하를 데이타선 D 로 리드한다. 제21(a)도의 데이타선쌍 D,의 파형에서는 축적용량 CSR₁₁에 전하로써 저장되어 있던 정보가 고전위인 경우를 나타내고 있다. 다음에 신호SA 를 Vcc 로 올리고, 신호SA 를 0V 로 내려서 차동증폭기 SA 를 동작시키고, 데이타선 D 의 신호전압을 검출하여 증폭한다. 여기에서, 스위치 SWR 을 ON 으로 하고, 4트랜지스터메모리셀 RC₁의 선택선 WR₁을 올리고, 정보를 4 트랜지스터메모리셀 RC₁로 라이트하여 선택선 WR₁을 내린다. 그리고, 신호SA,를 VP 로 되돌아가게하고, 신호P 를 Vcc로 올려서 데이타선쌍 D,및 축적용량 CSR₁₁을 프리차지전압 VP 로 프리차지한후에 워드선 WR₁을 저전위 0V 로 내려서 MOS 트랜지스터 MR₁₁을 OFF 로 한다. 다음에 마찬가지로 해서 축적용량 CSR₁에서 정보를 리드한다. 신호p을 0V 로 내려서 데이타선 쌍 D,를 플로팅상태로 하고, 스위치 SWR 을 OFF로 한 후, 워드선 WR₃을 고전위 (Vcc+1)로 올려서 축적용량 CSR₁에 저장되어 있던 전하를 데이타선로 리드한다. 차동증폭기 SA 를 동작시켜서 데이타선의 신호전압을 검출하여 증폭하고, 이 정보를 정보일시기억수단 DR 중의 4 트랜지스터메모리셀 RC₂에 저장한다. 그리고, 신호SA,를 VP 로 되돌아가게하고, 신호p 를 Vcc 까지 올려서 데이타선쌍 D,및 축적용량 CSR₁을 프리차지전압 VP로 프리차지한다. 그후, 워드선 WR₃을 고전위 (Vcc+1)로 한상태로 워드선 WR₂도 고전위 (Vcc+)로 올려서 축적용량 CSR₂에 저장되어 있던 전하를 데이타선로 리드한다. 이때, 축적용량 CSR₁₂에 저장되어 있던 전하는 축적용량 CSR₁₁과의 사이에서 전하가 재배분되어 유지된다 축적용량 CSR₂에서 데이타선로 리드된 신호를 차동증폭기 SA 로 검출하여 4 트랜지스터메모리셀 RC₃에 저장한 후 프리차지회로 PC 에 의해 데이타선쌍 D,및 축적용량 CSR₁, CSR₂를 프리차지한다. 다음에 워드선 WR₂를 고전위 (Vcc+)의 상태로 워드선 WR₁로 올려서 축적용량 CSR₁₂및 CSR₁₁에 저장되어 있던 전하를 데이타선 D 로 리드한다. 이 신호를 차동증폭기 SA 로 검출하여 증폭한다. 이와 같이 해서 메모리블럭 MCBR 내의 4개의 축적용량 CSR 이 기억하고 있던 정보가 전부 리드된다. 이제까지의 동안에 바라는 축적용량 CSR 의 정보가 차동증폭기 SA 에의해 증폭된 상태에서 스위치 SWY 를 ON 으로 해서 입출력선쌍 IO,에 정보를 차동신호로써 출력한다.

이상과 같이 해서 메모리블럭 MCBR 에서 리드한 정보를 제12(b)도에 도시한 라이트동작에 따라 리드동작과는 역시 순서로 복원한다. 우선, 축적용량 CSR₁₂에서 리드한 신호가 차동증폭기 SA 로 증폭되어 있는 상태에서 워드선 WR₁을 내리는 것에 의해 축적용량 CSR₁₂에서 리드된 정보가 축적용량 CSR₁₂와 CSR₁₁에 라이트된다. 데이타선쌍 D,를 프리차지한 후에 스위치 SWM 을 OFF 로 해서 데이타선쌍 D,의 용량을 차동증폭기 SA 에서 분리한다. 그리고, 선택선 WR₃을 올려서 4트랜지스터메모리셀 RC₃에 저장해둔 정보를 리드하여 차동증폭기 SA 에 의해 증폭한다. 그후, 스위치 SWM 을 ON 으로 해서 축적용량 CSR₂와 CSR₁로 라이트하여 워드선 WR₂를 내린다. 그리고, 데이타선쌍 D,및 축적용량 CSR₁을 다시 프리차지하여 즉시 스위치 SWM을 OFF로 하고, 축적용량 CSR₁에서 리드한 정보를 정보일시기억수단 DR 중의 4트랜지스터메모리셀 RC₂에서 호출해서 복원하고 워드선 WR₃을 내린다. 마지막에 워드선 WR₁을 선택하여 축적용량 CSR₁₁을 정보일시기억수단 DR 중의 4 트랜지스터메모리셀 RC₁에 기억하고 있던 정보로 리라이트한다. 이상으로 복원이 종료한다.

또, 라이트동작은 리드동작중 또는 복원동작중, 바라는 축적용량의 정보가 차동증폭기 SA 로 증폭된 상태일때 그 정보를 리라이트하는 것에 의해실행된다. 즉,스위치 SWY 를 ON 으로 하여 입출력선쌍 IO,에 라이트된 칩외부에서 정보를 차동증폭기 SA 로 라이트하는 것에 의해 실행할 수 있다.

본 실시예의 메모리블럭 MCB 는 종래 DRAM 에서 사용되고 있는 1트랜지스터 1캐패시터형 메모리셀을 2개 직렬접속하고, 또 2개조합한 구성으로 되어 있다. 그결과, 데이타선과의접속구멍의 수가 1/2로 되어 메모리셀의 면적을 작게할 수 있다. 1트랜지스터 1캐패시터형 메모리셀은 파괴리드이므로, 메모리블럭 MCB에 대한 동작을 시계열로 실행하여 정보일시기억수단 DR 을 사용해서 정보가 손실되는 것을 방지하고 있다. 또, 높은 S/N 가 얻어지는 폴디드형 데이타선 구성의 적용이 가능하다. 제22도는 제19도에 도시한 실시예에 있어서, 데이타선쌍 D,의 용량 또는 워드선과의 결합잡음의 균형을 취하기 위해 더미블럭 DCB 를 데이타선쌍 D,에 접속한 예이다. 더미블럭 DCB 는 메모리블럭 MCBL 과 같은 구성으로 축적용량 DCS(DCS₁, DCS₂, DCS₁₁, DCS₁₂)의 값도 메모리블럭 MCBL 중의 축적용량 CSL 과 같으며, 더미워드선 DW(DW₁, DW₂, DW₃)에 의해 제어된다. 더미블럭 DCB 가 접속되어 있는 외에는 제19도와 같은 구성으로 제22도에서는 신호검출수단 SA, 정보일시기억수단 DR 등은 생략하고 있다.

프리차지회로 PC 에 입력하는 프리차지전압 VP 를 Vcc/2로 한다. 대기상태에 더미워드선 DW(DW₁, DW₂, DW₃)를 고전위로 하고, 프리차지회로 PC 를 ON 으로 해서 데이타선쌍 D,와 동시에 더미블럭 DCB 의 축적용량 DCS 를 (Vcc/2)로 프리차지한다. 리드동작시 더미워드선 DW 를 내리고, Vcc/2 를 축적용량 DCS 에 저장한 후 데이타선쌍 D,를 플로팅상태로 한다. 리드동작시의 더미워드선 DW 의 구동방법은 더미워드선 DW₃과 워드선 WR₁또는 WL₁, DW₂와 WR₂또는 WL₂, DW₁과 워드선 WR₃또는 WL₃을 같은 신호로 구동한다. 예를들면 메모리블럭 MCBR을 선택한 경우, 워드선 WR₁에 의해 MOS 트랜지스터 MR₁₁을 ON 시킴과 동시에 더미블럭 DCB 내의 MOS 트랜지스터 DM₁을 ON 시킨다. 이와 같이 메모리블럭중의 축적용량 CS가 데이타선의 기생용량에 병렬로 부가되어도 더미블럭중의 같은 크기의 축적용량 DCS 가 쌍으로 되는 데이타선에 부가되도록 한다. 한편, 메모리블럭의 복원동작시는 더미블럭을 사용할 필요가 없으므로, 더미워드선 DW 를 올린상태로 하여 대기상태로 되돌아가게 한다.

더미블럭 DCB 를 접속하는 것에 의해, 리드동작시 메모리블럭중의 축적용량 CS 가 데이타선D 의 기생용량에 병렬로 부가되어도 더미블럭중의 같은 크기의 축적용량 DCS 가 데이타선D 에 부가되어 데이타선쌍 D와의 용량의 균형은 유지된다. 또, 워드선과 더미데이타선을 같은 신호로 구동하는 것에 의해, 워드선에서 데이타선에 발생하는 잡음을 데이타선쌍 D 와사이에서 같게할 수 있다. 이것에 의해, 차동증폭기 SA 에서의 정보의 오 판정의 염려가 없게 된다.

[제14실시예]

제23도는 본 발명의 반도체기억장치의 칩구성의 주요부품블럭도로 도시하고 있다. 도면중, MA 는 n 비트를 기억하는 메모리블럭이 매트릭스형상으로 배치된 메모리어레이, SA 는 신호검출수단, DR 은 정보일시기억수단을 나타내고 있다. 이들은 예를들면 제15도에 도시한 실시예와 같이 구성된다. 또, WD 는 각 메모리블럭에 접속되는 워드선을 구동하는 워드구동회로, WDCG 는 워드선등의 구동타이밍을 제어하는 워드계클럭발생기, WDEC 는 워드계 어드레스를 디코드하는 디코더, WAB 는 워드계 어드레스를 유지하는 어드레스버퍼, SAD 는 신호검출수단의 제어펄스를 발생하는 구동회로, DRD 는 정보일시기억수단의 제어펄스를 발생하는 구동회로, RDEC 는 정보일시기억수단의 어드레스를 디코드하는 디코더, RAB는 정보일시기억수단의 어드레스를 유지하는 어드레스버퍼, DIB 는 외부에서 입력된 정보 Din 을 확정하는 입력버퍼, DOB 는 외부로 출력하는 정보를 확장하는 출력버퍼, CSCG 는 각부의 타이밍을 제어하는 칩셀렉트계클럭발생기, MRCG 는 메모리블럭에서의 리드의 타이밍을 제어하는 리드계클럭발생기, MWCG 는 메모리블럭으로의 라이트의 타이밍을 제어하는 라이트계클럭발생기, DTCG 는 외부와의 데이타전송의 타이밍을 제어하는 데이타전송클럭발생기, WCG 는 외부로의 데이타의 출력과 외부에서의 데이타의 입력과의 전환을 제어하는 라이트클럭발생기이다. 경우에 따라서는 정보일시기억수단 DR 의 정보를 판별하는 수단을 SA 와는 별도로 마련해도 된다. 또, 정보일시기억수단 DR 을 직접 출력버퍼 DOB 및 입력버퍼 DIB 에 접속해도 된다.

제24도의 신호파형을 사용해서 동작을 설명한다. 제24(a)도는 칩외부로 데이타를 리드하는 동작을, 제24(b)도는 칩외부에서 데이타를 라이트하는 동작을, 제24(c)도는 재생동작을 나타내고 있다. 각 도면에서, PMR 은 메모리블럭에서의 리드기간, PDT 는 데이타전송기간, PMW 는 메모리블럭으로의 라이트기간을 나타내고 있다.

우선, 제24(a)도에 따라 리드동작의 경우를 설명한다. 칩셀렉트신호의 하강에 의해 칩셀렉트계 클럭발생기가 동작하여 리드기간 PMR 이 개시된다. 그때 입력되고 있는 다수비트의 어드레스 A가 어드레스버퍼 WAB 로 페치되고, 디코더 WDEC 에 의해 디코드되어 워드 구동히로 WD 에 전달된다. 또, 리드계 클럭발생기 MRCG 에 따라 워드계 클럭발생기 WDCG, 구동회로 SAD, DRD 가 동작하여 신호검출수단 SA 를 사용해서 메모리어레이 MA 에서 정보의 일시기억수단 DR 로 정보가 이동한다. 이 기간의 동작은 예를들면 제16(a)도에 도시한 바와 같은 동작이다.

다음에 데이타전송신호의 최초의 하강에 의해 데이타전송클럭발생기 DTCG 가 동작하여 데이타전송기간 PDT 가 개시된다. 그 때에 입력되어 있는 다수비트의 어드레스 A 가 어드레스버퍼 RAD 로 페치되어 디코더 RDEC 에 의해 디코드된다. 또, 고레벨H 로 되어 있는 라이트이네이블신호라이트클럭발생기 WCG 로 페치되어 리드가 선택된다. 데이타전송클럭발생기 DTCG 에 따라 구동회로 SAD, DRD 가 동작하여 신호검출수단 SA 를 사용해서 정보일시기억수단 DR 에서 출력버퍼 DOB 로 정보가 이동한다. 데이타전송클럭발생기 DTCG 에 의해 출력버퍼 DOB 가 제어되어 데이타전송신호의 하강시마다 출력데이타 Dout 가 연속적으로 외부로 출력된다. 이 기간의 동작은 예를들면 제16(b)도에 도시한 바와 같은 동작이다.

그후, 칩셀렉트신호의 상승에 의해 칩셀렉트계 클럭발생기가 동작하여 라이트기간 PMW 가 개시된다. 라이트계 클럭발생기 MWCG 에 따라 워드계 클럽발생기 WDCG, 구동회로 SAD, DRD 가 동작하여 신호검출수단 SA 를 이용해서 메모리어레이 MA 로 정보일시기억수단 DR 에서 정보가 이동한다. 이 기간의 동작은 예를들면 제16(c)도에 도시한 바와 같은 동작이다.

제24(b)도에 도시한 동작타이밍에 따라 라이트동작도 리드동작과 마찬가지로 실행된다. 메모리블럭에서의 리드기간 PMR, 메모리블럭으로의 라이트기간 PMW 는 리드동작과 같은 동작을 실행하여 데이타전송 기간 PDT 만 동작이 다르다.

데이타전송신호의 최초의 하강시에 저레벨 L로 되어 있는 라이트이네이블신호가 라이트클럭발생기 WCG 로 페치되어 라이트가 선택된다. 또, 그때에 입력되어 있는 다수비트의 어드레스 A가 어드레스버퍼 RAB 로 페치되어 디코더 RDEC 에 의해 디코드된다. 데이타전송클럭발생기 DTCG 에 의해 데이타전송신호 DT 의 하강시마다 입력데이타 Din 이 연속적으로 입력버퍼 DIB 로 페치된다. 데이타전송클럭발생기 DTCG 에 따라 구동회로 SAD, DRD 가 동작하고, 신호검출수단 SA 을 이용해서 입력버퍼 DIB 에서 정보일시기억수단 DR 로 정보가 라이트된다.

여기에서는 정보일시기억수단 DR 의 어드레스를 데이타전송신호의 최초의 하강시에만 페치하여 다수비트의 데이타를 순차로 칩외부와 수수하고 있다. 데이타전송신호의 하강시마다 정보일시기억수단 DR 의 어드레스를 페치하고, 그 어드레스의 정보를 칩외부와 수수하는 구성으로도 할 수 있다. 그 경우, 다수비트의 데이타의 순번을 제어할 필요가 없으므로, 데이타전송의 제어가 용이하게 된다. 단, 최초의 하강시에만 어드레스를 페치하는 것이 데이타전송의 속도는 빠르다.

제24(c)도에 도시한 바와 같이, 메모리블럭에서의 리드 기간 PMR 과 메모리블럭으로의 라이트기간 PMW 를 계속해서 실행하는 것에 의해 재생동작이 실행된다. 칩셀렉트신호를 하강하는 것에 의해 메모리블럭에서의 리드기간 PMR 이 개시되고, 데이타전송신호를 고레벨 H로 한 상태로 칩셀렉트신호를 상승시키는 것에 의해 메모리블럭으로의 라이트기간 PMW 가 실행된다. 재생되는 메모리블럭의 어드레스는 칩셀렉트신호를 하강시킬때에 페치된다.

재생동작의 어드레스는 외부에서 입력되지 않고 칩내부에서 발생하도록 할 수 있다. 또, 외부에서 제어되지 않고 칩내부에서 자동적으로 재생을 제어할 수도 있다. 그것이 외부에서의 제어는 간단하지만 리드동작 또는 라이트동작과 재생동작이 경합하므로 액세스시간이 길게 된다. 그 경우, 메모리블럭에서의 리드기간 PMR 이 종료한 것을 나타내는 신호를 칩외부로 출력하고, 그 신호를 받아서 데이타전송신호를 하강시키도록 하면 평균엑세스시간이 짧게 된다.

이 구성에서는 데이타전송시간를 사용하는 것에 의해, 칩외부와의 신호의 수수를 다수비트 연속해서 실행한다.

데이타전송에는 메모리어레이 MA 로 액세스하는 일 없이 정보일시기억수단 DR 로 액세스해서 실행한다. 그 때문에 높은 전송비율을 실현할 수 있다. 이와 같은 반도체기억장치에 적합한 용도로써 예를들면 계산기시스템에 있어서의 외부기억장치가 있다. 종래, 외부기억자치로써는 하드디스크등의 자기기억장치가 사용되고 있지만, 이 실시예의 반도체기억장치를 사용하는 것에의해, 소형화, 고속화를 실행할 수 있다. 그 경우, 이 반도체기억장치의 제어장치로써, 예를들면 일본국 특허공개공보에 개시되어 있는 반도체메모리자치를 사용할 수 있다.

[제15실시예]

제25도는 본 발명에 의한 반도체기억장치의 응용예로써, 음성기록재생장치를 구성한 예를들면 블럭도로 도시한 것이다. 제25도중 MIC 는 음성입력수단인 마이크, SP 는 음성출력수단인 스피커, DAMP 및 MAMP 는 증폭기, ADC 는 아날로그/ 디지탈 변환기, DAC 는 디지탈 /아날로구 변환기, M 은 본 발명에 의한 반도체기억장치, MCT 는 반도체기억장치 M 을 제어하는 제어회로이다. 제25도에서는 대역제한용 저역필터 및 파형정형용 저역필터 등을 생략하고 있다.

녹음동작은 마이크 MIC 에 입력된 음성을 증폭기 PAMP 에 의해 증폭하고, 그 아날로그신호를 아날로그/디지탈변환기 ADC 에 의해 디지탈신호로 변환하고, 제어회로 MCT 에서 제어해서 반도체기억장치 M 으로 라이트하는 것으로 실행된다. 이때, 반도체기억장치 M 의 어드레스나 클럭신호 등을 제어회로 MCT 에서 발생시킨다. 한편, 재생동작은 제어회로 MCT 에 의해 반도체기억장치 M 을 제어해서 기억하고 있는 정보를 리드하고, 디지탈/ 아날로그변환기 DAD 에 의해 아날로그 신호로 변환하고, 증폭기 MAMP 에 의해 증폭해서 스피커 SP 에서 출력한다.

반도체기억장치 M 의 입출력이 1 비트일때마다 아날로그/디지탈변환기 ADC 에서 다수 비트의 정보가 병렬로 출력되는 경우에는 병렬/직렬변환기를 마련하고, 시게열인 정보로 변환해서 반도체기억장치 M 에 전달하면 된다. 또, 디지탈/아날로그변환기 ADC 가 다수비트의 정보가 병렬로 입력되는 구성인 경우에는 직렬/병렬변환기를 마련하고, 반도체기억장치 M 의 출력을 병렬인 정보로 변환하면 된다.

음성정보의 데이타비율은 64k 비트/초로 되어 사이클시간이 15us 의 반도체기억장치로 대응할 수 있다. 또, 정보는 시계열로 연속인 데이타이다. 이 때문에, 음성기록장치에 사용하는 반도체기억장치는 속도는 문제로 되지 않고 저가이며, 대용량인 것이 요구된다. 본 발명에 의한 반도체기억장치는 높은 S/N 으로 고집적화에 적합하여 칩면적을 삭각해서 비트단가를 떨어뜨릴 수 있다. 다라서, 이와 같은 용도에는 종래의 DRAM 보다 본 발명의 반도체기억장치가 적합하다.

이상 기술한 실시예에서 명확한 바와 같이, 본 발명에서는 스위치와 정보기억수단으로 이루어지는 다수의 메모리셀을 종속접속해서 메모리블럭으로 하고, 그 메모리블럭을 사용해서 메모리어레이를 구성하는 것에 의해 데이타선과 메모리셀의 접속점의 수를 삭감할 수 있다. 그 결과, 접속구멍의 점유면적을 작게 할 수 있어 칩면적을 삭감할 수 있다. 또, 데이타선의 기생용량이 작게 되어 높은 S/N 의 리드를 실현할 수 있다.

Claims

여러개의 워드선, 상기 워드선과 교차하는 여러개의 데이타선, 상기 여러개의 워드선에 의해 선택되는 스위치 및 상기 스위치에 의해 신호의 수수를 제어하는 여러개의 메모리셀을 갖는 반도체기억장치에 있어서, 적어도 2개의 메모리셀이 스위치가 직렬로 되도록 접속하고, 어떤 메모리셀에 포함되는 정보기억수단의 신호가 다른 메모리셀내의 스위치를 거쳐서 상기 데이타선에 전기적으로 리드되는 반도체기억장치.
제1항에 있어서, 상기 서로 접속된 적어도 2개의 메모리셀을 메모리블럭으로 하고, 상기 메모리블럭을 여러개 가지며, 상기 여러개의 메모리블럭을 상기 데이타선에 접속한 반도체기억장치.
제1항에 있어서, 상기 여러개의 메모리블럭을 신호전달수단을 거쳐서 데이타선에 접속하고, 상기 신호전달수단은 리드시에 메모리블럭에서 본 임피던스가 높은 상태에서 동작하며, 라이트시에는 메모리블럭과 데이타선이 접속수단으로서 작용하는 반도체기억장치.
제2항에 있어서, 여러개의 상기 메모리블럭이 접속된 상기 데이타선을 여러개 갖는 반도체기억장치.
워드선에 의해 선택되는 여러개의 스위치, 상기 스위치에 의해 신호의 수수를 제어하는 정보기억수단으로 이루어지는 여러개의 메모리셀, 상기 여러개의 스위치가 직렬로 접속된 메모리블럭, 상기 워드선과 교차하도록 배치된 여러개의 데이타선 및 상기 여러개의 데이타선과 병행으로 배치된 공통 데이타선을 가지며, 상기 여러개의 데이타선의 각각에 여러개의 상기 메모리블럭이 접속되고, 또 여러개의 데이타선을 제어신호에 의해 선택할 수 있는 신호전달수단에 의해 상기 공통 데이타선에 접속한 반도체기억장치.
제5항에 있어서, 상기 여러개의 데이타선이 접속된 상기 공통 데이타선을 여러개 갖는 반도체기억장치.
제5항에 있어서, 상기 신호전달수단은 리드시에 데이타선에서 본 임피던스가 높은 상태에서 신호를 전달하고, 라이트시에는 접속수단으로서 동작하는 반도체기억장치.
제2항~제4항 중 어느 한항에 있어서, 상기 메모리블럭에서 리드된 신호를 검출하는 신호검출수단을 포함하며, 상기 신호검출수단은 상기 데이타선에 접속되는 반도체기억장치.
제5항에 있어서, 상기 메모리블럭에서 리드된 신호를 검출하는 신호검출수단을 포함하며, 상기 신호검출수단은 상기 공통 데이타선에 접속되는 반도체기억장치.
제8항에 있어서, 상기 신호검출수단에 의해 검출한 정보를 일시적으로 저장해 두는 정보일시 기억수단을 포함하는 반도체기억장치.
제10항에 있어서, 상기 정보일시 기억수단의 기억용량은 메모리블럭의 기억용량과 동일한 반도체기억장치.
제10항에 있어서, 상기 정보일시 기억수단의 기억용량은 메모리블럭의 기억용량보다 정보기억수단 1개분만큼 작은 반도체기억장치.
제8항에 있어서, 어떤 메모리블럭에서 리드한 정보를 상기 신호검출수단에 의해 검출하고, 그 검출결과를 동일한 데이타선에 접속되어 있는 다른 메모리블럭에 라이트하는 것에 의해 리드 또는 라이트동작을 실행하는 반도체기억장치.
제13항에 있어서, 상기 데이타선에 기억용량에 따라 필요로 되는 갯수보다 데이타선당 1개 여분으로 상기 메모리블럭을 마련한 반도체기억장치.
제13항에 있어서, 상기 여러개의 메모리블럭과 반도체기억장치의 외부에서 입력되는 어드레스의 대응관계를 기억하는 수단 및 그것에 따라서 메모리블럭을 선택하는 수단을 포함하는 반도체기억장치.
제8항에 있어서, 상기 데이타선은 쌍선으로 이루어지며, 그 데이타선쌍에 차동신호 검출수단을 접속한 반도체기억장치.
제9항에 있어서, 상기 공통 데이타선은 쌍선으로 이루어지며, 그 공통 데이타선쌍에 차동신호 검출수단을 접속한 반도체기억장치.
제4항에 있어서, 상기 여러개의 데이타선에 공통으로 마련된 더미 데이타선, 상기 여러개의 데이타선 및 상기 더미 데이타선의 각각에 접속된 여러개의 신호변환수단 및 상기 여러개의 데이타선에 마련된 신호변환수단에 대응해서 마련된 여러개의 차동신호 검출수단을 포함하며, 상기 각 차동신호 검출수단에 상기 각 데이타선에 마련된 신호변환수단의 출력과 상기 더미 데이타선에 마련된 신호변환수단의 출력이 입력되는 반도체기억장치.
제18항에 있어서, 상기 신호변환수단은 전압전류 변환회로로 구성된 신호전달수단과 전류전압변환회로로서 동작하는 부하회로로 이루어지는 반도체기억장치.
제7항에 있어서, 상기 여러개의 공통 데이타선에 마련된 여러개의 차동신호 검출수단 및 상기 여러개의 공통 데이타선에 공통으로 마련된 공통더미 데이타선으로서 여러개의 더미 데이타선을 제어신호에 의해 선택할 수 있는 신호전달수단에 의해 접속된 공통더미 데이타선을 가지며, 상기 각 공통 데이타선에 마련된 차동신호 검출수단에 상기 각 공통 데이타선과 상기 공통더미 데이타선이 접속되는 반도체기억장치.
제18항~제20항 중 어느 한항에 있어서, 상기 더미 데이타선에는 상기 메모리블럭과 동일한 구성인 더미블럭이 접속되는 반도체기억장치.
제21항에 있어서, 상기 더미 데이타선에 접속되는 더미블럭의 갯수는 상기 각 데이타선에 접속되는 메모리블럭의 갯수와 동일하며 상기 메모리블럭과 상기 더미블럭은 동일한 신호가 인가되는 워드선에 접속되어 있는 반도체기억장치.
제4항에 있어서, 상기 신호변환수단은 여러개의 데이타선에 공통으로 또한 여러개의 더미 데이타선에 공통으로 마련되고, 상기 신호변환수단과 상기 여러개의 데이타선 또는 여러개의 더미 데이타선의 각각에 접속하는 스위치 수단을 포함하는 반도체기억장치.
제5항에 있어서, 상기 신호전달수단은 여러개의 데이타선에 공통으로 또한 여러개의 더미 데이타선에 공통으로 마련되고, 상기 신호전달수단과 상기 여러개의 데이타선 또는 여러개의 더미 데이타선의 각각에 접속하는 스위치 수단을 포함하는 반도체기억장치.
제1항에 있어서, 상기 메모리블럭은 1개의 스위치를 1개의 트랜지스터로 또한 1개의 정보기억수단을 1개의 캐패시터로 구성한 반도체기억장치.
제25항에 있어서, 상기 메모리블럭은 2개의 트랜지스터가 불순물첨가영역을 공유하도록 여러개의 트랜지스터를 직렬로 접속해서 구성한 반도체기억장치.
제25항에 있어서, 상기 캐패시터는 상기 트랜지스터의 한쪽의 불순물첨가영역에 접해있고, 상기 트랜지스터 및 데이타선상까지 연장하고 있는 전극, 그 위에 마련된 절연막 및 또 그 위에 마련된 도전성전극에 의해 형성되는 반도체기억장치.
반도체기판, 상기 기판상에 마련된 제1, 제2, 제3의 불순물 영역, 상기 기판상에 마련된 게이트절연막, 상기 게이트절연막상에 마련된 제1, 제2의 게이트전극, 신호를 축적하는 제1, 제2의 용량전극상에 마련된 용량절연막 및 상기 용량절연막상에 마련된 공통전극을 포함하며, 상기 제2의 게이트전극은 상기 제2, 제3의 불순물영역을 소오스 또는 드레인으로 해서 전계효과 트랜지스터를 형성하도록 마련되고, 상기 제1, 제2의 게이트전극은 상기 제2의 불순물영역을 공유하며, 상기 제2와 제3의 불순물영역에 상기 제1, 제2의 용량전극이 전기적으로 접속되는 것에 의해 적어도 2개의 직렬로 접속된 메모리셀을 형성하는 반도체기억장치.
제28항에 있어서, 상기 용량전극은 상기 불순물영역에서 상기 게이트전극상에 마련되는 반도체기억장치.
제28항에 있어서, 상기 용량전극은 왕관형으로 형성되는 반도체기억장치.
제28항에 있어서, 상기 게이트전극은 워드선을 구성하는 반도체기억장치.
제28항에 있어서, 여러개의 데이타선을 가지며, 상기 데이타선은 상기 제1의 불순물영역에 전기적으로 접속되며, 또한 상기 공통전극은 상기 데이타선상에 마련되는 반도체기억장치.
제25항에 있어서, 상기 데이타선에 접속되는 정보기억수단의 수는 상기 데이타선의 1개의 접속구멍당 6개인 반도체기억장치.
제25항에 있어서, 상기 데이타선에 접속되는 정보기억수단의 수는 상기 데이타선의 1개의 접속구멍당 4개인 반도체기억장치.
제25항에 있어서, 상기 데이타선에 접속되는 정보기억수단의 수는 상기 데이타선의 1개의 접속구멍당 8개인 반도체기억장치.
제1항에 있어서, 상기 반도체기억장치의 신호의 수수는 데이타 전송신호에 의해서 실행되는 반도체기억장치.
제1항에 있어서, 음성입력수단, 상기 음성입력수단의 출력신호를 증폭하는 증폭기, 상기 증폭기의 출력신호가 입력되는 아날로그/디지탈변환기, 상기 아날로그/디지탈변환기의 출력신호가 입력되는 반도체메모리, 상기 반도체메모리의 출력신호가 입력되는 디지탈/아날로그변환기, 상기 디지탈/아날로그변환기의 출력신호를 증폭하는 증폭기 및 상기 증폭기의 출력신호가 입력되는 음성출력수단을 포함하는 음성기록재생장치의 구성용소인 반도체기억장치.
반도체기판, 상기 반도체기판의 주표면에 형성된 제1의 불순물영역과 제2의 불순물영역, 상기 제1의 불순물영역과 상기 제2의 불순물영역을 소오스 또는 드레인으로 하는 제1의 전계효과 트랜지스터, 상기 반도체기판에 형성된 제3의 불순물영역과 상기 제2의 불순물영역을 소오스 또는 드레인으로 한 제2의 전계효과 트랜지스터, 상기 제2의 불순물영역에 전기적으로 접속된 제1의 용량전극, 상기 제1의 용량전극에 용량절연막을 거쳐서 대향하는 대향전극 및 상기 제3의 불순물영역에 전기적으로 접속된 제2의 용량전극을 포함하며, 상기 제1의 불순물영역을 거쳐서 상기 제1의 축적용량에 신호가 입력되고, 상기 제2의 축적용량은 상기 제2의 불순물영역을 거쳐서 신호가 입력되는 반도체기억장치.
직렬접속된 여러개의 MOS 트랜지스터와 상기 여러개의 MOS 트랜지스터에 대응해서 마련된 여러개의 정보기억용 캐패시터를 각각에 구비하는 여러개의 메모리블럭을 갖는 반도체기억장치로서, 상기 여러개의 메모리블럭의 각각의 한쪽끝에 접속된 데이타선, 상기 여러개의 메모리블럭의 각각의 여러개의 MOS 트랜지스터의 게이트에 접속된 여러개의 워드선군 및 상기 데이타선에 접속되고, 상기 데이타선에 상기 메모리블럭에서 리드되는 신호를 검출하는 신호검출수단을 구비하고, 상기 여러개의 메모리블럭의 1개에서 리드한 정보를 상기 신호검출수단에 의해 검출하고, 그 검출결과를 상기 데이타선에 접속되는 다른 메모리블럭의 1개에 라이트하는 것에 의해서 리드 또는 라이트동작을 실행하는 반도체기억장치.
제39항에 있어서, 상기여러개의 메모리블럭의 수는 기억용량에 따라 필요로 되는 수보다 1개 여분으로 마련되는 반도체기억장치.
제39항에 있어서, 상기 여러개의 메모리블럭과 외부에서 입력되는 어드레스의 대용량계를 기억하는 수단 및 상기 대응단게에 따라서 상기 메모리블럭을 선택하는 수단을 갖는 반도체기억장치.
직렬접속된 여러개의 MOS 트랜지스터와 상기 여러개의 MOS 트랜지스터에 대응해서 마련된 여러개의 정보기억용 캐패시터를 각각에 구비하는 여러개의 메모리블럭을 갖는 반도체기억장치로서, 그의 한쪽끝이 상기 여러개의 메모리블럭의 각각의 한쪽끝에 접속되고, 그의 다른쪽끝이 공통접속된 여러개의 스위치를 개재시키는 것에 의해 신호검출수단을 공용하는 반도체기억장치.
제42항에 있어서, 제1의 방향으로 연장하는 데이타선을 더 구비하고, 상기 여러개의 메모리블럭은 각각 상기 제1의 방향으로 연장함과 동시에 상기 제1의 방향과 실질적으로 직교하는 제2의 방향에 있어서 각각 평행하게 마련되고, 상기 여러개의 스위치의 다른쪽끝에 공통접속된 노드와 상기 신호검출수단 사이의 신호점달은 상기 데이타선을 거쳐서 실행하는 반도체기억장치.
제43항에 있어서, 상기 데이타선에 접속되는 부하와 대략 동일하게 되는 부하가 접속되고, 상기 제1의 방향으로 연장하는 더미 데이타선을 더 구비하고, 상기 신호검출수단은 차동신호 검출수단이고, 상기 더미 데이타선으로 출력되는 신호를 참조전압으로 해서 상기 데이타선으로 출력되는 신호를 검출하는 반도체기억장치.
제44항에 있어서, 상기 더미 데이타선에 상기 데이타선과 대략 동일하게 되는 부하를 형성하기 위해, 상기 더미 데이타선에는 상기 데이타선에 대해서 마련된 상기 여러개의 메모리블럭 및 상기 여러개의 스위치의 복제인 여러개이 제2의 메모리블럭 및 여러개의 제2의 스위치가 마련되는 반도체기억장치.
제45항에 있어서, 상기 여러개의 메모리블럭과 상기 여러개의 제2의 메모리블럭은 공통으로 마련된 워드선에 접속되고, 상기 여러개의 스위치와 상기 여러개의 제2의 스위치는 공통의 제어신호선에 접속되는 반도체기억장치.
제46항에 있어서, 상기 워드선에 의해 상기 여러개의 메모리블럭을 선택할 때에는 상기여러개의 제2의 메모리블럭도 선택되고, 상기 여러개의 제2의 메모리블럭에 축적된 상기 데이타선의 신호진폭의 대략 중간으로 되는 전압이 상기 더미 데이타선으로 출력되는 것에 의해 상기 참조전압을 형성하는 반도체기억장치.
제44항에 있어서, 상기 여러개의 스위치의 한쪽끝에 공통접속된 노드와 상기 데이타선 사이에 직렬로 마련된 프리차지회로 및 신호전달수단을 더 갖는 반도체기억장치.
제48항에 있어서, 상기 데이타선에 접속된 부하회로를 더 갖는 반도체기억장치.
직렬접속된 여러개의 MOS 트랜지스터와 상기 여러개의 MOS 트랜지스터에 대응해서 마련된 여러개의 정보기억용 캐패시터를 각각에 구비하는 여러개의 메모리블럭을 갖는 반도체기억장치로서, 상기 여러개의 메모리블럭의 각각의 한쪽끝이 접속되는 데이타선, 상기 여러개의 메모리블럭에 대해서 마련되고, 상기 메모리블럭내의 여러개의 MOS 트랜지스터의 게이트에 접속된 여러개의 워드선군, 상기 데이타선에 접속되고, 상기 데이타선에 상기 메모리블럭에서 리드되는 신호를 검출하는 신호검출수단, 상기 데이타선에 접속되고, 상기 메모리블럭의 기억데이타를 리드할 때에 상기 기억데이타를 일시 기억하는 정보일시 기억수단 및 상기 데이타선에 리드된 정보를 외부로 출력하는 입출력선을 구비하고, 상기 정보일시 기억수단에 유지된 상기 기억데이타는 상기 여러개의 메모리블럭과는 독립적으로 상기 입출력선에서 액세스가능하게 되어 이루어지는 반도체기억장치.
제50항에 있어서, 상기 메모리블럭과 상기 정보일시 기억수단의 기억비트수는 서로 동일한 반도체기억장치.
직렬접속된 여러개의 MOS 트랜지스터와 상기 여러개의 MOS 트랜지스터에 대응해서 마련된 여러개의 정보기억용 캐패시터를 각각에 구비하는 여러개의 메모리블럭을 갖는 반도체기억장치로서, 상기 직렬로 접속된 여러개의 MOS 트랜지스터는 반도체기판상에서 소정의 방향으로 소오스, 게이트 및 드레인이 반복해서 형성됨과 동시에 인접하는 MOS 트랜지스터의 소오스 및 드레인이 공통의 확산층에 형성되고, 상기 캐패시터는 상기 확산층에 접속된 축적전극층, 캐패시터용 절연막층 및 플레이트전극층으로 이루어지고, 상기 플레이트전극층은 상기 축적전극층보다 상층에 마련되고, 상기 메모리블럭이 한쪽끝에 접속되는 데이타선은 상기 플레이트전극층보다 하층에 마련되는 반도체기억장치.
제52항에 있어서, 상기 여러개의 메모리블럭중에서 상기 소정의 방향에 있어서 인접하는 상기 제1 및 제2의 메모리블럭은 상기 제1 및 제2의 메모리블럭 사이에 형성된 MOS 트랜지스터에 의해 분리되는 반도체기억장치.
제52항에 있어서, 상기 적층용량은 왕관형 적층용량인 반도체기억장치.
직렬접속된 여러개의 MOS 트랜지스터와 상기 여러개의 MOS 트랜지스터에 대응해서 마련된 여러개의 정보기억용 캐패시터를 각각에 구비하는 여러개의 메모리블럭을 갖는 반도체기억장치로서, 상기 여러개의 메모리블럭은 소정의 방향을 따라서 상기 여러개의 MOS 트랜지스터가 배치되고, 상기 소정의 방향에 있어서 인접하는 제1 및 제2의 메모리블럭을 갖고, 상기 상기 제1 및 제2의 메모리블럭은 상기 제1 및 제2의 메모리블럭 사이에 형성된 MOS 트랜지스터에 의해 분리되는 반도체기억장치.