TWI581267B - 快閃記憶體模組及記憶體子系統 - Google Patents

Description

快閃記憶體模組及記憶體子系統

本揭示發明通常相關於記憶體系統。更明確地說，本揭示發明相關於大量儲存記憶體系統。

快閃記憶體係廣泛地使用於消費性電子，諸如，數位相機及可攜式數位音樂播放器，之大量儲存器的常用非揮發性記憶體類型。此種快閃記憶體採用記憶卡或USB類型記憶體條的形式，各者具有至少一記憶體裝置及形成於其中的記憶體控制器。另一大量儲存器應用係固態硬碟(SSD)，可將其使用為電腦硬碟機的替代品。此等固態硬碟可使用在電腦工作站、網路、及需要儲存大量資料的任何實際應用中。雲端計算係將使用者資料儲存在網際網路中之虛擬位置的應用，與區域地儲存在工作站或其他區域網路(LAN)中相反。應理解隨著越來越多的使用者採用儲存彼等資料的雲端計算，需要逐漸增加的大量儲存器的量。

非揮發性大量儲存器可採用封裝記憶體裝置的形式，該封裝記憶體裝置載置至具有用於插入主系統的互補插座之連接器介面的印刷電路板(PCB)。彼等也以記憶體模組為人所知。將此等PCB塑形為用於接受任何數量之記憶體裝置的尺寸，其中PCB的表面積最終決定可載置至該PCB之記憶體裝置的總數，因此決定記憶體模組的整體儲 存容量。此種記憶體模組的常見範例係使用在主系統中的DRAM記憶體模組，諸如，膝上型或個人電腦。

使用此種記憶體模組的問題係彼等具有固定的記憶體儲存容量。因此若需要更多記憶體儲存，當然設若將主系統組態成接受額外記憶體模組，則將額外模組加至主系統。雖然典型地以具有儲存容量增加之新記憶體模組置換既存記憶體模組。記憶體模組製造商因此面臨製造各者具有不同儲存容量的不同記憶體模組，以對不同使用者及系統提供有成本效益的解決方案。此問題由於記憶體裝置製造商持續發展具有密度比以往增加的半導體記憶體，及/或在各記憶體封裝內增加記憶體裝置數量的技術而複雜化。因此，記憶體模組製造商面臨最終由消費者承擔之發展新記憶體模組的成本。

再者，目前的非揮發性記憶體模組架構面對對可連接至PCB之記憶體裝置數量的實際限制，與PCB尺寸無關。因此，目前的非揮發性記憶體模組架構可能不符合希望儲存大型多媒體檔案，諸如，音訊及視訊檔案，之使用者對增加儲存需求的要求。

根據本發明的第一實施樣態，提供具有至少二記憶體裝置、連接介面、及構件的記憶體模組。該連接介面包括輸入埠及輸出埠。該構件具有訊號線，該等訊號線組態成在該連接介面的該輸入埠及該輸出埠之間串聯連接載置至 該構件的該等至少二記憶體裝置。該構件可包括板。根據第一實施樣態的實施例，將該等至少二記憶體裝置的第一記憶體裝置組態成接收來自該輸入埠的輸入訊號，並將該等至少二記憶體裝置的第二記憶體裝置組態成提供至該輸出埠的輸出訊號。根據第一實施樣態的另一實施例，該輸入埠包含第一通道輸入埠，且該輸出埠包含第一通道輸出埠，且該連接介面包含第二通道輸入埠及第二通道輸出埠。在此實施例中，該構件包括其他訊號線，該等訊號線組態成在該第二通道輸入埠及該第二通道輸出埠之間串聯連接載置至該構件的額外記憶體裝置。

在第一實施樣態的另一實施例中，該等至少二記憶體裝置包括載置至該構件之第一側的第一記憶體裝置群組，及載置至該構件之第二側的第二記憶體裝置群組。將該等訊號線組態成將來自該通道輸入埠的該等輸入訊號傳播通過該第一記憶體裝置群組的各記憶體裝置，然後通過該第二記憶體裝置群組的各記憶體裝置。在此實施例中，該第一記憶體裝置群組包括第一記憶體裝置，接收來自該通道輸入埠之該等輸入訊號，及最後記憶體裝置，將通過的該等輸入訊號提供至該構件的該第二側。該第二記憶體裝置群組包括第一記憶體裝置，接收來自該第一記憶體裝置群組之該最後記憶體裝置的該等輸入訊號，及最後記憶體裝置，將該等輸入訊號提供至該通道輸出埠。

在替代實施例中，將該等訊號線組態成以拼接型樣將該等輸入訊號傳播通過該第一記憶體裝置群組及該第二記 憶體裝置群組的記憶體裝置。在此實施例中，該第一記憶體裝置群組的第一記憶體裝置接收來自該通道輸入埠的該等輸入訊號，且該第一記憶體裝置群組的最後記憶體裝置將該等輸入訊號提供至該通道輸出埠。

在第二實施樣態中，提供有固態硬碟系統。該系統包括記憶體控制器及記憶體模組。該記憶體控制器具有主介面及通道。該記憶體模組具有連接介面，該連接介面包括組態成接收來自該通道之輸入訊號的通道輸入埠，以及組態成提供輸出訊號至該通道的通道輸出埠。在第二實施樣態的實施例中，該記憶體模組包括串聯連接於該通道輸入埠及該通道輸出埠之間的至少二記憶體裝置。在此實施例中，該記憶體模組包括具有訊號線的構件，該等訊號線組態成在該連接介面的該通道輸入埠及該通道輸出埠之間串聯連接載置至該構件的該等至少二記憶體裝置。該構件可包括板。

在替代實施例中，該記憶體模組包括第一板，該第一板包括該連接介面，及N個第二板，彼此串聯連接並與該第一板串聯連接，其中N係至少為1的整數值。將該等至少二記憶體裝置載置至該第一板及該等N個第二板，並在該通道輸入埠及該通道輸出埠之間彼此串聯連接。在另一實施例中，該通道係第一通道，並將該記憶體控制器組態成包括第二通道。針對此實施例，該板包括其他訊號線，該等訊號線組態成在該第二通道輸入埠及該第二通道輸出埠之間串聯連接載置至該板的額外記憶體裝置。

根據第二實施樣態的其他實施例，該記憶體模組包括組態成將該通道輸入埠連接至該通道輸出埠的訊號線，或該記憶體模組包括用於將在該通道輸入埠接收之輸入訊號重複傳至該通道輸出埠的驅動器電路。此種記憶體模組可包括組態成測試在該通道輸入埠接收之該等輸入訊號的測試邏輯電路。

在第三實施樣態中，提供有包括第一記憶體保持構件、第二記憶體保持構件、及連接器的記憶體模組。該第一記憶體保持構件包括藉由第一組串聯連接記憶體裝置耦合至輸出埠的通道輸入埠，及藉由第二組串聯連接記憶體裝置耦合至輸入埠的通道輸出埠。該第二記憶體保持構件包括連接至第三組串聯連接記憶體裝置的第一埠，及連接至第四組串聯連接記憶體裝置的第二埠。將該連接器組態成將該通道輸出埠電性連接至該第一埠並將該通道輸入埠電性連接至該第二埠。

根據實施例，該連接器包括可撓連接器，該可撓連接器具有組態成電性連接至該第一記憶體保持構件的該輸出埠及該輸入埠之終端的第一端；及組態成電性連接至該第二記憶體保持構件的該第一埠及該第二埠之終端的第二端，使得在堆疊組態中，該第一記憶體保持構件可折疊在該第二記憶體保持構件上方。或者，該記憶體模組可更包括電性連接至該第一記憶體保持構件的該開迴路輸出埠及該開迴路輸入埠之終端的第一插座、電性連接至該第二記憶體保持構件的該第一埠及該第二埠之終端的第二插座， 其中該可撓連接器具有可拆卸插入該第一插座的第一端及可拆卸插入該第二插座的第二端。或者，該記憶體模組可更包括電性連接至該第一記憶體保持構件的該開迴路輸出埠及該開迴路輸入埠之終端的插座，其中該可撓連接器具有永久地連接至該第二記憶體保持構件的該第一埠及該第二埠之終端的第一端，及可拆卸插入該插座的第二端。該可撓連接器可係帶型連接器。

在第三實施樣態的另一實施例中，將該第三組串聯連接記憶體裝置及該第四組串聯連接記憶體裝置串聯連接於該第一埠及該第二埠之間。或者，將該第三組串聯連接記憶體裝置串聯連接於該第一埠及第三埠之間，並將該第四組串聯連接記憶體裝置串聯連接於該第二埠及第四埠之間。在此替代實施例中，將另一連接器組態成將該第三埠之終端電性連接至該第四埠的終端，或將插座連接至該第三埠及該第四埠的終端，使得另一連接器可拆卸插入該插座並組態成將該第三埠的終端電性連接至該第四埠之終端。或者，該連接器係第一連接器，且該記憶體模組更包括第三記憶體保持構件，該第三記憶體保持構件具有連接至第五組串聯連接記憶體裝置的第五埠及連接至第六組串聯連接記憶體裝置之第六埠，及組態成將該第五埠電性連接至該第三埠，並將該第六埠電性連接至該第四埠的第二連接器。

在第四實施樣態中，提供有包括第一記憶體保持構件、N個第二記憶體保持構件、及複數個記憶體裝置的記 憶體模組。該第一記憶體保持構件具有包括對應於通道輸入埠及通道輸出埠之電終端的連接介面。將該等N個第二記憶體保持構件彼此串聯連接並與該第一刀鋒式記憶體串聯連接，其中N係至少為1的整數值。將該等複數個記憶體裝置載置至該第一記憶體保持構件及該等N個第二記憶體保持構件，並在該通道輸入埠及該通道輸出埠之間彼此串聯連接，並組態成將在該通道輸入埠接收的訊號傳播通過該等複數個記憶體裝置各者。根據第四實施樣態的實施例，以可撓連接器將該第一記憶體保持構件連接至該等N個第二記憶體保持構件之一者，使得該第一記憶體保持構件之該等複數個記憶體裝置組通過該可撓連接器與該等N個第二記憶體保持構件之該一者的另一複數個記憶體裝置組串聯連接。

根據替代實施例，使用連接於該等記憶體保持構件各者之間的可撓連接器，將該第一記憶體保持構件及該等N個第二記憶體保持構件各者彼此連接為刀鋒式記憶體鏈路，該等複數個記憶體裝置載置至通過該等可撓連接器而彼此串聯連接的該第一記憶體保持構件及該等N個第二記憶體保持構件。根據本實施例，該第一記憶體保持構件及該等N個第二記憶體保持構件各者可折疊在彼此上方，以形成堆疊。更具體地說該第一記憶體保持構件及該等N個第二記憶體保持構件各者可在手風琴式折疊組態中折疊。

在第四實施樣態的另一實施例中，該等N個第二記憶體保持構件之一者包括具有組態成接收另一第一記憶體保 持構件之至少一插座的記憶體擴展器。

通常，本揭示發明提供一種大量儲存記憶體模組系統，包括記憶體模組，該記憶體模組具有可彼此連接，並可移除地連接至記憶體控制器的記憶體保持構件。一或多個模組化記憶體保持構件可彼此連接，以擴展該記憶體模組的總體儲存容量。目前描述的該可擴展記憶體模組不具有儲存容量限制。在此揭示發明中，記憶體保持構件包括：具有至少一記憶體裝置，或，將至少一記憶體裝置保持於其上或將至少一記憶體裝置載置於其的盤、平面、板、及其他材料。記憶體保持構件的一範例係印刷電路板。在以下描述中，記憶體保持構件的特定範例係印刷電路板(PCB)或刀鋒形板(也稱為「刀鋒」)。對熟悉本發明的人士係明顯的，記憶體保持構件並未受限於板及刀鋒。

在討論可擴充記憶體模組之前，首先描述目前的非揮發性記憶體模組系統。

圖1係與主系統12積體之先前技術快閃記憶體系統10的方塊圖。快閃記憶體系統10包括與主系統12通訊的記憶體控制器14，及多個非揮發性記憶體裝置16。主系統將包括處理裝置，諸如，微控制器、微處理器、或電腦系統。將圖1的快閃記憶體系統10組態成包括一通道18，其中將記憶體裝置16並聯連接至通道18。熟悉本發 明的人士將理解記憶體系統10可具有比連接至其的四個記憶體裝置更多或更少的記憶體裝置。

通道18包括一組共用匯流排，彼等包括連接至其之所有對應記憶體裝置的資料及控制線。以記憶體控制器14提供的個別晶片選擇訊號CE#1、CE#2、CE#3、及CE#4將各記憶體裝置致能/除能。「#」指示該訊號係有效低邏輯位準訊號。記憶體控制器14基於主系統12的操作負責經由通道18將指令及資料發佈至經選擇記憶體裝置。經由通道18將讀自記憶體裝置的資料轉移回記憶體控制器14及主系統12。將快閃記憶體系統10的操作與時鐘CLK同步，其並聯地提供至各記憶體裝置16。通常將快閃記憶體系統10稱為一對多組態，其中記憶體裝置16相關於通道18並聯連接。

在快閃記憶體系統10中，非揮發性記憶體裝置16可彼此完全相同，並典型地實作為，例如，AND快閃記憶體裝置或其他種類的快閃記憶體裝置。熟悉本技術的人士將理解將快閃記憶體組織成庫，並將各庫組織成面，且各面包括區塊以協助區塊抹除。多數市售NAND快閃記憶體裝置組態成具有二記憶體面。

有會不利地影響系統效能的具體因素。快閃記憶體系統10的組態強加物理效能限制。使用延伸遍及系統的大量並聯訊號，所運載之訊號的訊號完整性將由於串音、訊號偏差、及同步切換雜訊(SSN)而退化。當針對發訊而將快閃控制器及快閃記憶體裝置之間的各訊號線頻繁地充 放電時，此種組態中的功率消耗變成問題。功率消耗將隨著系統時鐘頻率的增加而增加。

對可並聯連接至該通道的記憶體裝置的數量也有實際限制，因為單一記憶體裝置的驅動能力相對於長訊號線的負載甚小。再者，隨著記憶體裝置的數量增加，需要更多晶片致能訊號(CE#)，且需要將時鐘訊號CLK路由至額外記憶體裝置。由於廣泛時鐘分佈所導致的時鐘效能問題在本技術中已為人熟知，必需將其解決。因此，為適應具有大量記憶體裝置的記憶體系統，必須使用具有更多通道的控制器，及/或該系統將需要以較低頻率時控。組態成具有多通道及額外晶片致能訊號的控制器增加記憶體系統的成本。否則，記憶體系統受限於小數量的記憶體裝置。

最常用於非揮發性記憶體儲存應用的NAND快閃記憶體裝置最終可能到達每晶片的最大密度。因此，圖1的一對多組態快閃記憶體系統受限於其最大儲存密度，因為通道18僅可容納有限數量的記憶體裝置。

例如，可將通道18限制成接受最多8個記憶體裝置，否則經由加入額外記憶體裝置的負載效應可負面影響記憶體系統10的整體效能。因此，增加記憶體系統10之總記憶體容量的唯一方式會係加入更多通道至記憶體控制器14。目前，具有多達8個通道的記憶體控制器可用於SSD應用。因此，若各記憶體裝置可儲存64 Gb的資料，則具有8個通道之記憶體系統10的總記憶體容量將係512 GB。應注意各記憶體裝置封裝可包括多個記憶體裝置晶 粒，其中將晶粒之資料訊號線彼此並聯地連接至封裝的插針。

圖1之一對多系統的限制係藉由使用串聯記憶體系統而克服，諸如，顯示於圖2中的系統。

圖2描繪根據一實施例的串聯記憶體系統架構之概念本質的方塊圖。在圖2中，串聯記憶體系統100包括具有至少一串聯通道輸出埠Sout及串聯通道輸入埠Sin的記憶體控制器102，及串聯連接的記憶體裝置104、106、108、110、112、114、及116。在一實施例中，記憶體裝置可係快閃記憶體裝置。或者，該等記憶體裝置可係DRAM、SRAM、或任何其他種類的記憶體裝置，設若其具有與用於執行指令或將指令及資料傳至次一記憶體裝置之特定指令結構相容的串聯輸入/輸出介面。該等記憶體裝置在一系統中可能係相同種類的記憶體或混合種類的記憶體(例如，NAND快閃記憶體、NOR快閃記憶體、DRAM、SRAM)。將於稍後描述此種記憶體裝置組態及特定指令結構的更多細節。

目前實施例包括七個記憶體裝置，但替代實施例可能包括低至一個記憶體裝置，及多達任何數量的記憶體裝置。因此，若連接至Sout的記憶體裝置104係串聯記憶體系統100的第一個裝置，則連接至Sin的記憶體裝置116係第N個或最後記憶體裝置，其中N係大於零的整數。然後記憶體裝置106至114係在第一及最後記憶體裝置之間居間串聯連接的記憶體裝置。在系統供電初始化 時，各記憶體裝置可假定不同的識別數字，或裝置位址(DA)，使得彼等可個別定址。共同擁有之美國專利公告案號第2011/0087823、2007/0233917、2011/0032932、2008/0192649、2008/0215778、及2008/0140899號描述針對記憶體系統之串聯連接記憶體裝置產生裝置位址的方法。

將記憶體裝置104至116視為串聯連接，因為除了鏈路中的第一及最後記憶體裝置的例外狀況外，將一記憶體裝置的資料輸入連接至先前記憶體裝置的資料輸出，從而形成串聯連接組態。

顯示於圖2中的串聯記憶體系統使用具有相容串聯輸入/輸出介面的記憶體裝置，諸如，快閃記憶體裝置。具有串聯輸入/輸出介面之快閃記憶體裝置的範例在於2010年1月26日公佈之共同擁有的美國專利案號第7652922號中描述，該專利之教示全文以提及之方式併入本文中。在另一範例中，具有串聯輸入/輸出介面之SIP(單封裝系統)快閃記憶體裝置，如在於2011年6月7日公佈之共同擁有的美國專利案號第7957173號中描述，可被使用在圖2中所示之串聯記憶體系統，該專利之教示全文以提及之方式併入本文中。將具有串聯輸入/輸出介面之範例記憶體裝置的方塊圖顯示於圖3中。

圖3係描繪具有適合使用在本實施例的串聯記憶體系統中之串聯輸入/輸出介面的通用記憶體裝置之組織的方塊圖。記憶體裝置200包括原生記憶體核心，其包括記憶 體陣列庫202及204，及用於存取記憶體陣列庫202及204的I/O電路206。熟悉本技術的人士將理解可將記憶體陣列組織成單記憶體庫或多於二個記憶體庫。原生記憶體核心可係，例如，DRAM、SRAM、NAND快閃記憶體、或NOR記憶體為基的。當然，可使用任何合適的新興記憶體及其對應控制電路。因此，取決於原生記憶體核心的種類，電路區塊206可包括錯誤校正邏輯、高電壓產生器、復新邏輯、及執行對該記憶體種類係原生之操作所需的任何其他電路區塊。

典型地，記憶體裝置使用回應於接收指令，藉由發佈內部控制訊號將相關電路初始化的指令解碼器。彼等也將包括用於接收及鎖存資料、指令、及位址之已為人熟知的I/O電路。根據本實施例，串聯介面及控制邏輯區塊208負責接收資料及控制訊號，並輸出或提供資料及控制訊號。在本範例中，串聯介面及控制邏輯區塊208接收RST#、CE#、CK#、CK、CSI、DSI、及Dn輸入，並提供Qn、CSO、DSO、CKO、及CKO#輸出。以下表1總結此等訊號的功能。

如在美國專利案號第7652922號中討論的，例如，串聯介面及控制邏輯區塊208負責各種功能。串聯介面及控制邏輯區塊208的範例功能包括設定裝置識別數字、將資料傳至次一串聯連接記憶體裝置、及針對執行原生操作解碼接收指令。此電路將組態成串聯地接收指令，並將組態成除了用於控制核心電路的既存特定原生指令外，還包括 記憶體裝置之串聯操作的額外特定指令。當記憶體裝置係串聯連接時，可將指令集擴展成執行可為記憶體控制器使用的特性。例如，可請求狀態暫存器資訊以存取記憶體裝置的狀態。

因此，顯示於圖2之實施例中的記憶體裝置可使用於先前提及之專利及專利申請案中揭示的快閃記憶體裝置。描述於此等專利申請案中的串聯輸入/輸出介面係可使用之串聯介面格式的範例。設若將其組態成接收預界定指令結構，可使用有助於記憶體裝置間之串聯操作的任何串聯輸入/輸出介面。

記憶體控制器102的通道包括任何資料寬度的資料通道，以運載指令、資料、及位址資訊，及控制通道，以運載控制訊號資料。圖2的實施例包括一通道，其中一通道包括Sout及對應的Sin埠。然而，記憶體控制器102可包括用於容納個別記憶體裝置鏈路之任何數量的通道。例如，通道可包括CK/CK#、CSI、DSI、及Dn訊號。

在如該等圖式所示之特定範例的操作中，記憶體控制器102經由其Sout埠發佈指令，其包括操作碼(作業碼)、裝置位址、用於讀取及編程的位址資訊，及用於編程的資料。將指令發佈為串聯位元串流封包，其中該封包可邏輯地次分割為預界定尺寸段，諸如，位元組。位元串流係隨時間提供的一序列或一系列位元。該指令為第一記憶體裝置104接收，其比較裝置位址及其指定位址。若位址匹配，記憶體裝置104執行該指令。否則，經由其自有 輸出埠將該指令傳至次一記憶體裝置106，相同程序在其中重覆。最終，具有匹配裝置位址的記憶體裝置，稱為經選擇記憶體裝置，將執行由該指令決定的操作。若該指令係讀取資料，經選擇記憶體裝置將經由其輸出埠輸出讀取資料，其經由居間記憶體裝置串聯地傳遞，直到其到達記憶體控制器102的Sin埠。記憶體控制器102具有與記憶體裝置104至116之串聯介面相容的串聯介面。記憶體控制器及記憶體裝置之指令結構及操作的範例在，例如，2007年5月17日的US 2007/0109833 A1中描述，該專利之教示全文以提及之方式併入本文中。

圖4係連接至可使用在圖2之記憶體系統100中的快閃記憶體裝置之固態硬碟(SSD)記憶體控制器102的方塊圖。記憶體控制器的操作於，例如，2007年7月19日的US 2007/0165457 A1中描述，該專利之教示全文以提及之方式併入本文中。參考圖4，晶體(Xtal)250提供連接至時鐘產生器及控制區塊252的基本時鐘訊號。時鐘產生器及控制區塊252將各種時鐘訊號提供至中央處理單元(CPU)254、快閃記憶體控制器、及用於主介面的實體層收發器(此範例中係串聯ATA PHY)256。主介面適於與外部主系統通訊，並可組態成，例如，串聯ATA(SATA)、eSTAT、ATA、CE-ATA、PCIe、或通用串列匯流排(USB)介面。也可使用定製介面或新標準化的介面。CPU 254經由共同匯流排258與其他次系統通訊。將晶片上隨機存取記憶體(RAM)使用為緩衝記憶體且唯讀 記憶體(ROM)儲存可執行碼。將RAM及ROM二者顯示於區塊260中。快閃記憶體控制區塊262由用於致能與記憶體裝置之通訊的實體快閃記憶體串聯介面264、錯誤校正(ECC)區塊266、及檔案及記憶體管理區塊268組成。在操作時，經由實體快閃記憶體串聯介面264存取快閃記憶體裝置，並藉由ECC區塊266檢查及校正來自快閃記憶體裝置的存取資料。檔案及記憶體管理區塊268提供邏輯至實體位址轉換，及平均抹寫演算法。除了快閃記憶體串聯介面264的例外狀況外，記憶體控制器102的所有其他組件可在用於並聯記憶體系統之目前市售記憶體控制器中發現。因此，並聯記憶體系統控制器設計可藉由以快閃記憶體串聯介面264置換並聯介面而輕易地適於使用在串聯記憶體系統架構實施例中，該快閃記憶體串聯介面與圖2之記憶體裝置的通訊相容。

可將SSD控制器形成為特定應用積體電路(ASIC)或場效可規劃閘極陣列(FPGA)晶片。根據本實施例，可將SSD控制器組態成具有任何數量的通道，其中各通道從該通道之Sout埠及該通道的Sin埠形成閉迴路訊號路徑。各Sout埠提供一組訊號，包括但未受限於資料訊號、時鐘訊號、及其他控制訊號。各Sin埠接收此組訊號。如將於稍後討論的，根據此訊號路徑將連接至至少一記憶體模組的記憶體裝置定位，且更具體地說，彼此串聯連接。

將先前顯示的圖3之串聯記憶體裝置的方塊圖形成為 半導體晶片，並裝入具有用於連接至印刷電路板之封裝引線的封裝中。為將記憶體裝置封裝的總記憶體容量最大化，可將多個半導體記憶體裝置晶片封裝在一起。在該封裝內，此等多個記憶體裝置晶片彼此串聯連接，使得第一裝置具有連接至Sin埠封裝引線的Sin埠終端、最後裝置具有連接至Sout封裝引線的Sout埠終端、且居間的記憶體裝置晶片各者具有連接至另一記憶體裝置晶片之Sout埠終端的Sin埠終端，及連接至另一記憶體裝置晶片之Sin埠終端的Sout埠終端。此稱為多晶片封裝(MCP)。

圖5係包含至少一半導體串聯記憶體裝置晶片之串聯記憶體裝置封裝280的圖。更具體地說，圖5係裝入具有串聯輸入/輸出介面，諸如，圖3所示的串聯輸入/輸出介面，的至少一串聯記憶體裝置之封裝280的俯視圖。虛線圓形代表球型連接器在封裝底側上的位置，彼等在封裝內連接至快閃記憶體晶片的焊墊。圖5係球柵陣列佈置的一範例，並可使用任何替代佈置。在此範例中須注意封裝係矩形，具有長邊及短邊。在圖5之目前顯示的範例實施例中，各球型連接器以與表1所示之訊號名稱對應的訊號名稱標記。在本實施例中，將圖5的封裝引線電性連接至在PCB上的互補連接。

根據本實施例，將多個封裝連接至刀鋒式記憶體，並以串聯組態彼此互連。在本實施例中，刀鋒式記憶體係具有載置於其上之記憶體裝置而不具有記憶體控制器的PCB。

圖6及圖7係根據本實施例之不具有載置記憶體裝置之不同形狀刀鋒式記憶體的圖。圖6顯示寬型刀鋒式記憶體300，將其塑形成在其一側接受八個圖5所示之該型快閃記憶體裝置封裝。可將八個以上的快閃記憶體裝置封裝附接至該寬型刀鋒式記憶體的另一側。輪廓框302指示將一記憶體裝置封裝載置至PCB的位置，其具有與在記憶體裝置封裝之底側上的球形連接器的互補連接。圖6的圖顯示封裝球訊號圖，其中將在記憶體裝置的球形連接器之間的連接電性連接至PCB的訊號線。寬型刀鋒式記憶體的基材係具有用於將快閃記憶體裝置封裝彼此串聯互連之金屬線的PCB。根據本實施例，將訊號線組態成使各記憶體裝置彼此串聯連接。訊號線的範例係線304。應注意PCB可包括數層訊號線，因此不係所有訊號連接均顯示在圖6的頂層上。

連接介面，諸如，凸型連接器片306，從寬型刀鋒式記憶體的左側延伸，並包括用於接收其所連接之通道的輸入(Sin)及用於提供該通道之輸出(Sout)的一組導體引線。連接器片的二側可包括一組導體引線，其中一側可係導體引線輸入組且另一側可係導體引線輸出組。將連接器片306可移除插入刀鋒式記憶體連接器的互補插座(未圖示)。可在圖6中看到，刀鋒式記憶體的尺寸係由快閃記憶體裝置封裝的定向決定，其中長邊與刀鋒式記憶體的垂直邊平行。

圖7的刀鋒式記憶體實施例，稱為窄型刀鋒式記憶體 310，也塑形成在其一側上接受八個快閃記憶體裝置封裝，並在其相對側上接受另外八個快閃記憶體裝置封裝。輪廓框312顯示將一記憶體裝置封裝載置至PCB的位置，但未顯示導電訊號線。連接介面，諸如，連接器片314，從窄型刀鋒式記憶體的左側延伸，並包括用於將其所連接之通道的輸入或輸出之其中一者延續的一組導體引線。連接器片的二側可包括一組導體引線，其中一側可係導體引線輸入組且另一側可係導體引線輸出組。可能有其他導體引線訊號設置。窄型刀鋒式記憶體在功能上與圖6的寬型刀鋒式記憶體完全相同，除了形狀因素不同。更具體地說，將快閃記憶體裝置封裝的短邊定向成與刀鋒式記憶體的垂直邊平行。

須注意此時圖6及7的刀鋒式記憶體並未受限於具有八個記憶體裝置載置於其各側。可調整刀鋒式記憶體PCB的尺寸及形狀而以任何佈置組態容納任何數量的記憶體裝置。例如，圖8的刀鋒式記憶體311係圖7所示之窄型刀鋒式記憶體310的縮短版本，在長度及寬度尺寸上調整尺寸及形狀以在各側容納四個記憶體裝置312。

連接器片306及314可塑形成相同形狀，並具有用於運載提供至載置記憶體裝置封裝的訊號及從彼等接收之訊號的相同插針或引線組態。圖9係列舉用於顯示於圖6、7、及8中的寬型刀鋒式記憶體或窄型刀鋒式記憶體之其中一者的連接器片之插針設置的表315。顯示於圖9中的所有輸入訊號及輸出訊號係單串聯通道的一部分。在此範 例中，出現在表左側的插針係用於接收訊號之通道輸入的一部分，而出現在表右側的插針係用於提供或輸出訊號之通道輸出的一部分。在此特定範例中，將所有通道輸入插針形成在連接器片的一側上，而將所有通道輸出插針形成在連接器片的另一側上。或者，通道輸入及輸出插針可在連接器片的其中一側上混合，或僅形成在連接器片的一側上。

可看出一旦將記憶體封裝載置至圖6或圖7之其中一者的刀鋒式記憶體，即彼此或與連接器片相近地分隔。此組態的優點係可將相鄰記憶體封裝之間或連接器片與記憶體封裝之間的導電訊號線最小化，以將封裝之間的訊號線電容最小化。例如，第一記憶體封裝具有連接至刀鋒式記憶體之Sin插針的Sin埠輸入終端，最後記憶體封裝具有連接至刀鋒式記憶體之Sout插針的Sout埠輸出終端，並將居間記憶體封裝串聯配置在第一及最後記憶體封裝之間。藉由例示將通過記憶體封裝的資訊方向流顯示於圖10中。

應注意先前顯示的刀鋒式記憶體實施例不包括載置至其的記憶體控制器。因此，刀鋒式記憶體實施例沒有記憶體控制器。

圖6、7、及8的刀鋒式記憶體可係單通道或多通道刀鋒式記憶體。圖10係單通道刀鋒式記憶體的功能方塊圖，具有載置至PCB並在刀鋒式記憶體之Sin埠終端及Sout埠終端之間彼此串聯連接的多個記憶體封裝。

在圖10中，刀鋒式記憶體PCB 320包括第一記憶體封裝322、最後記憶體封裝324、及中間記憶體封裝326。第一記憶體封裝322具有連接至刀鋒式記憶體之Sin輸入終端的Sin埠輸入終端，在圖10中標記為「Sin」。最後記憶體封裝324具有連接至刀鋒式記憶體之Sout輸出終端的Sout埠輸出終端，在圖10中標記為「Sout」。將各居間記憶體封裝326連接至二相鄰居間記憶體封裝326，或至第一記憶體封裝322及最後記憶體封裝324。在各記憶體封裝之間的箭號說明從PCB 320之Sin埠輸入終端至Sout輸出終端的指令及資料流方向。在PCB 320上的所有記憶體封裝係單通道的一部分。

圖11係根據本實施例之多通道刀鋒式記憶體的方塊圖。更具體地說，圖11的實施例係二通道刀鋒式記憶體。如圖11所示，將總共16個記憶體封裝裝置分割為彼此串聯連接的二不同記憶體裝置群組。在本範例中，第一群組包括八個串聯連接記憶體封裝330且第二群組包括另外八個串聯連接記憶體封裝332。第一串聯連接記憶體封裝群組330係一通道的一部分，並串聯連接於Sin1輸入終端及Sout1輸出終端之間。第二串聯連接記憶體封裝群組332係一通道的一部分，並串聯連接於Sin2輸入終端及Sout2輸出終端之間。雖然本範例顯示將記憶體封裝分組以形成二不同通道，不同組態可具有各者對應於個別通道之多於二的記憶體封裝群組。針對此種實施例，刀鋒式記憶體的實體連接器會具有必要數量的插針以容納用於多 通道的資料及控制訊號。

顯示於圖10及圖11中的刀鋒式記憶體實施例係記憶體封裝在PCB上之可能配置的範例，該PCB在一或多個通道的輸入終端及輸出終端之間形成特定訊號路徑路由。記憶體封裝在PCB上可能有任何配置。如先前提及的，PCB的二側可具有載置於其上的記憶體封裝，因此訊號路徑路由可從在PCB之一側上的記憶體封裝傳至在PCB之另一側上的記憶體封裝。顯示在先前實施例中的所有刀鋒式記憶體可經由彼等的連接器片插入用於對應通道(等)的形狀互補插座中。於稍後描述此種插座的更多細節。

以下係根據本實施例顯示不同SSD記憶體系統組態的方塊圖。

圖12係根據本實施例之每通道具有單一窄型刀鋒式記憶體的SSD記憶體系統的方塊圖。特別係圖12的SSD記憶體系統400具有組態成具有多達n個通道，且各通道連接至單通道刀鋒式記憶體404的記憶體控制器402，與例示之顯示於圖7中的刀鋒式記憶體310相似。在目前顯示的實施例中，各通道以雙向線描畫，代表用於通道之Sout及Sin二線的存在。或者，具有任何形狀的刀鋒式記憶體可用於適應特定面積或形狀因素限制，如將於稍後描述的。將緩衝記憶體406，諸如，SDRAM記憶體，連接至用暫時儲存至任何通道之刀鋒式記憶體404的資料或來自彼等之資料的記憶體控制器402。記憶體控制器402可包括任何種類的主介面，但未受限於，諸如，用於將資料傳 訊至主裝置或自其傳訊資料的PCIe、SATA、USB、或Thunderbolt介面。

圖13係根據本實施例之每通道具有多個窄型刀鋒式記憶體的SSD記憶體系統的方塊圖。特別係圖13的SSD記憶體系統410具有組態成具有許多通道的記憶體控制器412，將其中二者顯示在本範例中，其中記憶體控制器412可與使用在圖12之實施例中的記憶體控制器402相同。在替代實施例中，將各通道連接至一對單通道刀鋒式記憶體414及416，其中各刀鋒式記憶體與例示之顯示於圖8中的刀鋒式記憶體310相似。將緩衝記憶體418，諸如，SDRAM記憶體，連接至用暫時儲存至任何通道之刀鋒式記憶體414及416的資料或來自彼等之資料的記憶體控制器412。記憶體控制器412可包括任何種類的主介面，但未受限於，諸如，用於將資料傳訊至主裝置或自其傳訊資料的PCIe、SATA、USB、或Thunderbolt介面。

在目前顯示的實施例中，各通道以三條線描畫。第一線係Sin線，第二線係Sout線，且第三線係Sbridge線。更具體地說，將Sin線連接至刀鋒式記憶體414的Sin輸入終端而將Sout線連接至刀鋒式記憶體416的Sout輸出終端。因此Sin線運載Sin輸入終端的所有訊號而Sout線運載Sout輸出終端的所有訊號。Sbridge線將刀鋒式記憶體414之Sout輸出終端連接至刀鋒式記憶體416的Sin輸入終端，因此將通道及資料路徑路由從刀鋒式記憶體414延續至416。因此，將該對刀鋒式記憶體414及416彼此 串聯連接。在功能上，二串聯連接單通道刀鋒式記憶體414及416形成等同於具有串聯連接在一起之二刀鋒式記憶體的合計記憶體裝置數之單刀鋒式記憶體。雖然應注意任何數量的刀鋒式記憶體可簡單地藉由將一刀鋒式記憶體的Sout輸出終端橋接至另一刀鋒式記憶體的Sin輸入終端而針對各通道彼此串聯連接。

圖14係根據本實施例之具有多通道窄型刀鋒式記憶體的SSD記憶體系統的方塊圖。特別係圖14的SSD記憶體系統420具有組態成具有多達n個通道的記憶體控制器422，並可與使用在圖12及圖13之實施例中記憶體控制器相同。在此替代實施例中，將2通道連接至各雙通道刀鋒式記憶體424。各雙通道刀鋒式記憶體可具有例示之顯示於圖11中的組態。將緩衝記憶體426，諸如，SDRAM記憶體，連接至用暫時儲存至任何通道之刀鋒式記憶體424的資料或來自彼等之資料的記憶體控制器422。記憶體控制器422可包括任何種類的主介面，但未受限於，諸如，用於將資料傳訊至主裝置或自其傳訊資料的PCIe、SATA、USB、或Thunderbolt介面。在目前顯示的實施例中，將第一至第四通道注解為「Ch_1」、「Ch_2」、「Ch_3」、及「Ch_4」。將最後通道注解為「Ch_n」並將倒數第二通道注解為「Ch_n-1」。以雙向線描畫此等通道各者，代表用於通道之Sout及Sin二線的存在。

應注意各刀鋒式記憶體可具有配置成形成多於2通道的記憶體裝置，各者連接至記憶體控制器422的通道。

圖12、13、及14的SSD記憶體系統實施例描繪SSD記憶體系統的不同可能範例組態。在此等實施例各者中，將SSD控制器組態成包括至少一資料通道，其中各資料通道具有用於運載輸入訊號至個別通道之串聯連接記憶體裝置的Sin線，及用於運載來自相同個別通道的串聯連接記憶體裝置之輸出訊號的Sout線。雖然針對SSD控制器組態的通道數可能係固定的，刀鋒式記憶體可能有不同的實體組態。此容許彈性的SSD記憶體系統設計以符合技術/效能需求。例如，可將一刀鋒式記憶體連接至各通道，以藉由將資料位元分配在所有刀鋒式記憶體而將效能最大化，使得大量的資料可在單一記憶體寫入或讀取週期中平行地寫入或讀取。或者，實際的形狀因素需求可能限制可連接的刀鋒式記憶體數量。另一方面，欠缺此種實際需求可能容許針對大型大量儲存應用將任何數量的刀鋒式記憶體串聯連接至各通道。本實施例的SSD記憶體系統可輕易地組態成適應效能及/或實際需求而沒有任何顯著的系統設計消耗。下文係先前描述的SSD記憶體系統實施例之可能實際組態實施例的描述。

如先前討論的，刀鋒式記憶體可係雙側的，意謂著PCB具有使用形成於其中之用於將記憶體裝置串聯互連在一起的預設訊號線載置至PCB之其中一側的記憶體裝置。可能有許多可能互連組態。將雙側刀鋒式記憶體上之記憶體裝置的範例串聯互連組態顯示在圖15、16、及17的實施例中。

圖15係雙側刀鋒式記憶體的透視圖，與顯示於圖8中的刀鋒式記憶體相似。刀鋒式記憶體500包括載置至其PCB 502的一側之標記為「A」至「H」的八個記憶體裝置。將標記為「I」至「P」的另外八個記憶體裝置載置至PCB 502的另一側。在目前顯示的範例中，將記憶體裝置配置成行列。為了清楚，將八個記憶體裝置「I」至「P」顯示為與PCB分隔，但應視為與PCB 502的訊號線連接。如圖15所示，將在連接器片504接收的Sin路由至第一記憶體裝置「A」。在記憶體裝置之間延伸的箭號指示串聯訊號路徑的方向。在本實施例中，訊號首先串聯地傳播通過記憶體裝置「A」、「B」、「C」、「D」、「E」、「F」、「G」、及「H」，然後串聯地傳播通過在PCB 502之另一側上的記憶體裝置「I」、「J」、「K」、「L」、「M」、「N」、「O」、及「P」。串聯通道訊號從記憶體裝置「H」至記憶體裝置「I」的轉移係藉由將彼等經由PCB 502彼此電性連接而實現。最終，Sout訊號係經由連接器片504藉由最後記憶體裝置「P」提供。

當通過在PCB 502之一側上的記憶體裝置「A」至「H」的訊號路徑方向及模式在其傳至在PCB 502之相對側上的記憶體裝置「I」之後反轉時，將該等記憶體裝置的互連組態稱為回溯互連組態。換言之，在PCB 502的一側上，訊號傳播在頂列的最左側裝置(記憶體裝置「A」)開始並在底列的最左側裝置(記憶體裝置 「H」)結束。在PCB 502的相對一側上，訊號傳播在底列的最左側裝置(記憶體裝置「I」)開始並在頂列的最左側裝置(記憶體裝置「P」)結束。

圖16係雙側刀鋒式記憶體的透視圖，與顯示於圖15中的刀鋒式記憶體相似。刀鋒式記憶體510包括載置至其PCB 512的一側之標記為「A」至「H」的八個記憶體裝置。將標記為「I」至「P」的另外八個記憶體裝置載置至PCB 512的另一側。為了清楚，將八個記憶體裝置「I」至「P」顯示為與PCB分隔，但應視為與PCB 512的訊號線連接。須注意記憶體裝置的位置與圖15的記憶體裝置相同。如圖16所示，將在連接器片514接收的Sin路由至第一記憶體裝置「A」。在記憶體裝置之間延伸的箭號指示串聯訊號路徑的方向。在本實施例中，訊號首先串聯地傳播通過記憶體裝置「A」、「B」、「C」、「D」、「E」、「F」、「G」、及「H」，然後串聯地傳播通過在PCB 512之另一側上的記憶體裝置「P」、「O」、「N」、「M」、「L」、「K」、「J」、及「I」。串聯通道訊號從記憶體裝置「H」至記憶體裝置「P」的轉移係藉由將彼等經由PCB 512彼此電性連接而實現。最終，Sout訊號係經由連接器片514藉由最後記憶體裝置「I」提供。

當將所有記憶體裝置串聯連接成使得訊號傳播路徑或模式在PCB 512的二側上重複時，將此稱為螺旋形互連組態。換言之，在PCB 512的一側上，訊號傳播在頂列的最 左側裝置(記憶體裝置「A」)開始並在底列的最左側裝置(記憶體裝置「H」)結束。在PCB 512的相對一側上，訊號傳播在頂列的最左側裝置(記憶體裝置「P」)開始並在底列的最左側裝置(記憶體裝置「I」)結束。

圖17係雙側刀鋒式記憶體的透視圖，與顯示於圖15中的刀鋒式記憶體相似。刀鋒式記憶體520包括載置至其PCB 522的一側之標記為「A」至「H」的八個記憶體裝置。將標記為「I」至「P」的另外八個記憶體裝置載置至PCB 522的另一側。為了清楚，將八個記憶體裝置「I」至「P」顯示為與PCB分隔，但應視為與PCB 522的訊號線連接。須注意記憶體裝置的位置與圖15的記憶體裝置相同。如圖17所示，將在連接器片524接收的Sin路由至第一記憶體裝置「A」。在記憶體裝置之間延伸的箭號指示串聯訊號路徑的方向。在本實施例中，訊號路徑在載置至PCB 522之其中一側的記憶體裝置之間傳遞。特別係該訊號路徑如下：「A」、「P」、「O」、「B」、「C」、「N」、「M」、「D」、「E」、「L」、「K」、「F」、「G」、「J」、「I」、及「H」。最終，Sout訊號係經由連接器片524藉由最後記憶體裝置「H」提供。

當將所有記憶體裝置串聯連接成使得訊號傳播路徑或模式在PCB 512之二側上的記憶體裝置之間重複通過時，將此稱為拼接互連組態。換言之，訊號路徑傳播通過在刀鋒式記憶體二側之頂列中的所有記憶體裝置，然後通過在刀鋒式記憶體二側之底列中的所有記憶體裝置。

藉由改變刀鋒式記憶體的PCB上之記憶體裝置的定向及/或記憶體裝置的位置，記憶體裝置在刀鋒式記憶體上的替代互連模式係可能的。設若使用PCB上的最小長度訊號線將彼此通訊之記憶體裝置彼此連接，任何互連組態均係可能的。可將上述互連模式施用至圖8之窄型刀鋒式記憶體的縮短版本。再者，可將任何合適的互連模式施用至具有僅載置至其一側之記憶體裝置的刀鋒式記憶體。先前描述的互連組態係閉迴路組態的範例，其中載置至刀鋒式記憶體之PCB的記憶體裝置使用連接器片形成閉迴路，且更具體地說，使用連接器片的Sin及Sout埠。

根據替代實施例，刀鋒式記憶體可具有開迴路組態。圖18係雙側刀鋒式記憶體的透視圖，與圖17所示之相似並具有相同的記憶體裝置互連組態。

刀鋒式記憶體530包括載置至其PCB 532一側之標記為「A」至「H」的八個記憶體裝置，也稱為一組串聯連接記憶體裝置。將標記為「I」至「P」的另外八個記憶體裝置載置至PCB 532的另一側，也稱為一組串聯連接記憶體裝置。刀鋒式記憶體530具有額外的開迴路輸出埠OLout及開迴路輸入埠OLin，其中將OLout連接至記憶體裝置「D」的輸出並將OLin連接至記憶體裝置「D」的輸入。將此等埠形成為以接近PCB邊緣之導電終端終結的訊號線。因此，在連接器片534接收的Sin傳播通過記憶體裝置「A」、「P」、「O」、「B」、「C」、「N」、「M」、「D」、並最終通過OLout。來自OLin的接收訊 號傳播通過記憶體裝置「E」、「L」、「K」、「F」、「G」、「J」、「I」、「H」、並最終通過連接器片534的Sout。因此，OLout運載與Sin相同種類的訊號而OLin運載與Sout相同種類的訊號。在本實施例中，藉由Sin、Sout、OLin、及OLout埠運載的訊號包括時鐘訊號、指令閃控、資料閃控、及資料訊號。

如將更細詳地描述的，先前描述的刀鋒式記憶體實施例可用於可擴充記憶體模組的架構。更具體地說，先前描述的刀鋒式記憶體可組態成用於具有任何儲存容量之可擴充記憶體模組的架構或組裝的模組化組件。若各模組化刀鋒式記憶體具有區域儲存容量，則可擴充記憶體模組將具有與構成刀鋒式記憶體的區域儲存容量之總和等同的整體儲存容量。

圖19係描繪根據本實施例之可擴充記憶體模組系統之觀念的方塊圖。可擴充記憶體模組系統包括用於接收Sin及用於提供Sout的主刀鋒式記憶體600。以開迴路組態組態主刀鋒式記憶體600，與顯示於圖18中的刀鋒式記憶體相似。主刀鋒式記憶體600因此經由主刀鋒式記憶體600的互連記憶體裝置將已接收Sin經由埠OLout提供至其他刀鋒式記憶體602。主刀鋒式記憶體600的OLin埠接收另一刀鋒式記憶體602的輸出訊號，其傳播通過主刀鋒式記憶體600的互連記憶體裝置並最終輸出為Sout。將其他刀鋒式記憶體602視為係具有串聯連接記憶體裝置的擴充刀鋒式記憶體，並組態成與主刀鋒式記憶體600的開 迴路連接配合。

可將擴充刀鋒式記憶體602組態成閉迴路組態或開迴路組態之其中一者，以致能至其他擴充刀鋒式記憶體的互連。因此，因為各擴充刀鋒式記憶體602可具有開迴路組態，可將各擴充刀鋒式記憶體602連接至另一擴充刀鋒式記憶體602等等。因此可在鏈路中將多個刀鋒式記憶體鏈接在一起，其中最後刀鋒式記憶體具有閉迴路組態，以確保所有記憶體裝置串聯連接於Sin及Sout之間。

現在描述主刀鋒式記憶體600及擴充刀鋒式記憶體602的實施例。

圖20係根據本實施例之具有橋接鏈接的主刀鋒式記憶體的圖。主刀鋒式記憶體700包括具有載置在其其中一側上之串聯連接記憶體裝置的PCB。該等記憶體裝置以開迴路組態互連，與例示之顯示於圖18中的組態相似。PCB的連接器片702包括對應於Sin輸入埠及Sout輸出埠訊號的電終端。用於在擴充刀鋒式記憶體及主刀鋒式記憶體700之間耦合訊號的橋接鏈路704位於PCB的相對側。根據本實施例，PCB具有用於將主刀鋒式記憶體700之記憶體裝置的輸出訊號耦合至PCB之OLout埠及用於將在PCB之OLin埠接收的輸入訊號耦合至主刀鋒式記憶體700之不同記憶體裝置的訊號線。OLout及OLin埠二者可係藉由接近PCB邊緣的電終端終結，並配置成有利於橋接鏈路704之連接的訊號線。橋接鏈路704包括可撓連接器，諸如，帶型連接器或具有永久連接至PCB之積體佈線 的可撓電路帶。在目前顯示的範例中，將橋接鏈路704顯示為帶型連接器。可將此種帶型連接器的未使用端連接至擴充刀鋒式記憶體。或者，橋接鏈路704可包括永久連接至PCB的插座，該PCB用於可拆卸地接收互補連接器(未圖示)。此種互補連接器可包括電性連接至擴充刀鋒式記憶體的帶型連接器。對熟悉本技術的人士將係明顯的，可撓連接器並未受限於帶型。

圖20的主刀鋒式記憶體700係若將擴充刀鋒式記憶體連接至其所使用的一模組化組件。若沒有加入擴充刀鋒式記憶體的需求，則應將主刀鋒式記憶體700改變成閉迴路組態，以確保載置於其上的所有記憶體裝置串聯互連於Sin及Sout之間。因此，可使用與顯示於圖15至17中之刀鋒式記憶體相似的刀鋒式記憶體。或者，目前顯示的主刀鋒式記憶體700可輕易地從開迴路組態轉變成閉迴路組態，如將參考圖21之實施例描述的。

圖21係根據本實施例之具有橋接鏈接的主刀鋒式記憶體的圖。主刀鋒式記憶體700與顯示於圖20中的主刀鋒式記憶體完全相同，除了橋接鏈路706。橋接鏈路706係具有用於將OLout埠連接至OLin埠之積體佈線的迴路連接器。在目前顯示的範例中，將迴路連接器706顯示為帶型連接器。換言之，將連接至OLout之第一記憶體裝置的輸出直接連接至OLin，其連接至第二記憶體裝置的輸入，彼等二者均載置至主刀鋒式記憶體700。此帶型連接可永久連接至主刀鋒式記憶體700的PCB。或者，若主刀 鋒式記憶體700使用永久連接至主刀鋒式記憶體700之PCB的插座，則橋接鏈路可包括可插入用於將OLin連接至OLout之插座的互補橋接連接器。

圖20及21之主刀鋒式記憶體700的優點係具有記憶體裝置之PCB的設計及架構不需改變。針對永久連接，製造商簡單地附接所需的帶型連接器，以將主刀鋒式記憶體700設定成開迴路組態或閉迴路組態。針對可拆卸連接，製造商或使用者簡單地將所需連接器插入主刀鋒式記憶體700的插座。在任一情形中，所描述的連接器在製造上係低廉的，並避免以閉迴路組態製造主刀鋒式記憶體的一版本，並以開迴路組態製造另一版本的需要。

此等相同原理可施用至擴充刀鋒式記憶體，如現在將討論的。

圖22係根據本實施例之擴充刀鋒式記憶體的圖。擴充刀鋒式記憶體710包括具有載置在其其中一側上之串聯連接記憶體裝置的PCB。該等記憶體裝置以開迴路組態互連，與例示之顯示於圖18中的組態相似。在圖22的本實施例中，擴充刀鋒式記憶體710包括第一橋接鏈路712及第二橋接鏈路714。如同在先前的實施例中，橋接鏈路712及714可係帶型連接器，諸如，顯示於圖20中的帶型連接器704，或者彼等可係永久連接至用於接受連接器，諸如，帶型連接器，之PCB的插座。在本範例中，將橋接鏈路712及714顯示為帶型連接器。在替代實施例中，帶型連接器可作為第一橋接鏈路712永久地連接至PCB，而 插座可作為第二橋接鏈路714的一部分連接至PCB，或反之亦然。

將第一橋接鏈路712連接至稱為OLin1及OLout1的埠，其中該等埠係連接至擴充刀鋒式記憶體710的個別記憶體裝置之PCB的經終結訊號線。因此，橋接鏈路712將OLin1及OLout1埠分別連接至主刀鋒式記憶體或另一擴充刀鋒式記憶體的OLout及OLin埠。在OLin1埠接收的訊號串聯傳播通過連接至PCB的一組記憶體裝置，並提供至OLout2埠。在OLin2埠接收的訊號串聯傳播通過連接至PCB的另一組記憶體裝置，並提供至OLout1埠。再次，橋接鏈路712及714可包括永久連接至擴充刀鋒式記憶體710之PCB的插座。

應注意可將擴充刀鋒式記憶體710的OLin及OLout埠實體地配置成使得可將其中一對OLin及OLout埠連接至主刀鋒式記憶體的對應埠。換言之，當可將OLout1及OLin1分別連接至主刀鋒式記憶體700的OLin及OLout時，也可將OLout2及OLin2分別連接至主刀鋒式記憶體700的OLin及OLout。擴充刀鋒式記憶體710的該可逆性另外增加擴充刀鋒式記憶體710的模組化彈性。

根據本實施例，可將多個擴充刀鋒式記憶體710彼此鏈接以擴充可擴充記憶體模組的整體儲存容量。例如，若將擴充刀鋒式記憶體710的埠OLin1及OLout1分別連接至主刀鋒式記憶體700的埠OLout及OLin，則可將埠OLout2及OLin2分別連接至第三擴充刀鋒式記憶體的埠 OLin3及OLout3。在沒有待將其他擴充刀鋒式記憶體連接至擴充刀鋒式記憶體710的情形中，則可取而代之地使用圖23的替代擴充刀鋒式記憶體720。將圖23的擴充刀鋒式記憶體720組態成具有閉迴路組態，使得OLin1及OLout1之間的通道經由載置至PCB的串聯連接記憶體裝置連接。例如，刀鋒式記憶體上的串聯連接記憶體裝置的此種閉迴路組態可具有與圖15、16、及17的實施例中顯示之相同種類的組態。可使用任何先前描述的橋接鏈路，並將擴充刀鋒式記憶體720顯示成包括帶型連接器712。

圖23的擴充刀鋒式記憶體720需要新的PCB設計，以包括將OLin1互連至OLout1的訊號線。根據本實施例，此重設計可藉由將圖22的擴充刀鋒式記憶體710從開迴路組態轉換為閉迴路組態而避免。如圖24之實施例中所示，藉由以閉迴路連接器722置換橋接鏈路714，已將擴充刀鋒式記憶體710轉換成具有閉迴路組態。閉迴路連接器722可與顯示在圖21之實施例中的閉迴路連接器706相同。

現在已討論可擴充記憶體模組的各種組件，現在參考圖25至34的實施例描述可擴充記憶體模組的範例。

圖25係根據本實施例之具有二刀鋒式記憶體的多刀鋒式可擴充記憶體模組的圖。可擴充記憶體模組800包括主刀鋒式記憶體802及擴充刀鋒式記憶體804。將採用帶型連接器型式的橋接鏈路806連接至主刀鋒式記憶體802及擴充刀鋒式記憶體804二者，以確保將所有記憶體裝置 串聯連接於連接器片808的Sin及Sout埠之間。顯示於圖25中的箭號指示通過記憶體裝置的通常訊號路徑方向。主刀鋒式記憶體802可與顯示於圖20中的主刀鋒式記憶體700相同，而擴充刀鋒式記憶體804可與顯示於圖23中的擴充刀鋒式記憶體720相同。或者，擴充刀鋒式記憶體804可用圖24的擴充刀鋒式記憶體710置換。使用連接至刀鋒式記憶體802及804之短側的帶型連接器806的優點係其彈性致能二刀鋒式記憶體朝向彼此折疊，使得一刀鋒式記憶體覆蓋另一者，而仍維持刀鋒式記憶體802及804之間的連接。此清楚地在顯示採用折疊組態的刀鋒式記憶體802及804之前視圖的圖26中看出，該折疊組態產生刀鋒式記憶體802及804的堆疊配置。將帶型連接器806設置在刀鋒式記憶體之後，且因此未在圖26的前視圖中看見。

圖27係根據本實施例之具有二刀鋒式記憶體的替代多刀鋒式可擴充記憶體模組的圖。在先前描述的實施例中，將橋接鏈路連接至各刀鋒式記憶體的短尺寸側。如圖27的替代實施例所示，可擴充記憶體模組810包括使用沿著各刀鋒式記憶體之長尺寸側的帶型連接器816彼此連接的主刀鋒式記憶體812及擴充刀鋒式記憶體814。與圖25的實施例相似，現在將二刀鋒式記憶體的記憶體裝置彼此串聯互連於連接器片818的Sin及Sout埠之間。圖28係採用折疊組態之可擴充記憶體模組810的前視圖，其顯示彎曲帶型連接器816。帶型連接器806及816可有任何合 適寬度，以容納所運載的訊號線數量。帶型連接器806及816的長度至少長至足以容納一對刀鋒式記憶體，以達成圖26及28所示的折疊組態。更具體地說，在該組態中，該對刀鋒式記憶體係一者堆疊在另一者上方。

圖29係根據本實施例之具有四刀鋒式記憶體的多刀鋒式可擴充記憶體模組的圖。可擴充記憶體模組820包括主刀鋒式記憶體822、第一擴充刀鋒式記憶體824、第二擴充刀鋒式記憶體826、及第三擴充刀鋒式記憶體828。將採用帶型連接器型式的第一橋接鏈路830連接至主刀鋒式記憶體822及第一擴充刀鋒式記憶體824二者。將採用帶型連接器型式的第二橋接鏈路832連接至第一擴充刀鋒式記憶體824及第二擴充刀鋒式記憶體826二者。將採用帶型連接器型式的第三橋接鏈路834連接至第二擴充刀鋒式記憶體826及第三擴充刀鋒式記憶體828二者。該等帶型連接器確保所有記憶體裝置串聯連接於連接器片836的Sin及Sout埠之間。顯示於圖29中的箭號指示通過記憶體裝置的通常訊號路徑方向。主刀鋒式記憶體822可與顯示於圖20中的主刀鋒式記憶體700相同，而擴充刀鋒式記憶體824及826可與圖22的擴充刀鋒式記憶體710相同。擴充刀鋒式記憶體828可與圖23的擴充刀鋒式記憶體720相同。或者，擴充刀鋒式記憶體828可用圖24的擴充刀鋒式記憶體710置換。使用連接至刀鋒式記憶體822、824、826、及828之短尺寸側的帶型連接器的優點係可將所有四個刀鋒式記憶體朝向彼此折疊，使得一刀鋒 式記憶體覆蓋另一者。此在顯示採用折疊組態的刀鋒式記憶體822、824、826、及828之前視圖的圖30中清楚地看出。當帶型連接器832可在圖30的前視圖中看見時，帶型連接器830及834設置在刀鋒式記憶體之後，且因此未在圖30的前視圖中看見。

將刀鋒式記憶體配置成折疊組態的能力導致堆疊刀鋒式記憶體的緊湊3維記憶體模組。圖29的實施例顯示刀鋒式記憶體如何可折疊入堆疊中的一範例，並可稱為「手風琴式」折疊組態。

將具有四個刀鋒式記憶體之多刀鋒式可擴充記憶體模組的替代折疊組態顯示在圖31的實施例中。可擴充記憶體模組840包括主刀鋒式記憶體842、第一擴充刀鋒式記憶體844、第二擴充刀鋒式記憶體846、及第三擴充刀鋒式記憶體848。顯示於圖31中的箭號指示通過記憶體裝置的通常訊號路徑方向。將採用帶型連接器型式的第一橋接鏈路850連接至主刀鋒式記憶體842及第一擴充刀鋒式記憶體844二者。將採用帶型連接器型式的第二橋接鏈路852連接至主擴充刀鋒式記憶體842及第二擴充刀鋒式記憶體846二者。將採用帶型連接器型式的第三橋接鏈路854連接至第二擴充刀鋒式記憶體846及第三擴充刀鋒式記憶體848二者。立即注意到主刀鋒式記憶體842及第二擴充刀鋒式記憶體846各者具有二橋接鏈路。因此主刀鋒式記憶體842及第二擴充刀鋒式記憶體846各者具有二開迴路輸入及輸出埠。當各刀鋒式記憶體的資料路徑模式可 能彼此不同時，設若將橋接鏈路組態成當刀鋒式記憶體彼此連接時使得通道的訊號在刀鋒式記憶體之間傳播，圖31的本實施例說明具有不同資料路徑組態的刀鋒式記憶體如何仍可彼此使用。在圖31的範例實施例中，各橋接鏈路確保所有記憶體裝置串聯連接於連接器片856的Sin及Sout埠之間。

開迴路埠及橋接鏈路的放置致能將四個刀鋒式記憶體折疊入堆疊中，如圖32之圖所示。當可在圖32的前視圖中看見帶型連接器850及854時，帶型連接器852設置在刀鋒式記憶體之後，且因此未在圖32的前視圖中看見。

將具有四個刀鋒式記憶體之多刀鋒式可擴充記憶體模組的替代折疊組態顯示在圖33的實施例中。可擴充記憶體模組860包括主刀鋒式記憶體862、第一擴充刀鋒式記憶體864、第二擴充刀鋒式記憶體866、及第三擴充刀鋒式記憶體868。顯示於圖33中的箭號指示通過記憶體裝置的通常訊號路徑方向。將採用帶型連接器型式的第一橋接鏈路870連接至主刀鋒式記憶體862及第一擴充刀鋒式記憶體864二者。將採用帶型連接器型式的第二橋接鏈路872連接至主擴充刀鋒式記憶體862及第二擴充刀鋒式記憶體866二者。將採用帶型連接器型式的第三橋接鏈路874連接至主擴充刀鋒式記憶體862及第三擴充刀鋒式記憶體868二者。

立即注意到主刀鋒式記憶體862具有三個橋接鏈路。因此主刀鋒式記憶體862具有三個開迴路輸入及輸出埠。 擴充刀鋒式記憶體864及868的資料路徑模式相同，但與主刀鋒式記憶體862及擴充刀鋒式記憶體866不同。設若將橋接鏈路組態成當刀鋒式記憶體彼此連接時使得通道的訊號在刀鋒式記憶體之間傳播，圖33的本實施例說明具有不同資料路徑的刀鋒式記憶體如何仍可彼此使用。在圖33的範例實施例中，各橋接鏈路確保所有記憶體裝置串聯連接於連接器片856的Sin及Sout埠之間。

開迴路埠及橋接鏈路的放置致能將四個刀鋒式記憶體折疊入堆疊中，如圖32之圖所示。當可在圖32的前視圖中看見帶型連接器870及874時，帶型連接器872設置在刀鋒式記憶體之後，且因此未在圖34的前視圖中看見。

在先前描述之可擴充記憶體模組的實施例中，可使用支架其他種類的保持器以將刀鋒式記憶體保持在彼等的折疊組態中，其中刀鋒式記憶體堆疊在彼此上方。針對圖26及28的實施例，塑形成將二堆疊刀鋒式記憶體保持在折疊組態中的支架可用任何合適材料製造，並滑上堆疊刀鋒式記憶體。選擇性地，可藉由膠或其他特定機械鎖定機構將支架固定至二刀鋒式記憶體。針對圖30、32、及34的實施例，支架會與用於圖26及28之實施例的支架相似，除了將其塑形成以折疊組態將所有四個堆疊刀鋒式記憶體保持在一起。該支架可如同帶一般圍繞所有刀鋒式記憶體，或其可在一端有開口並具有「U」形。

在先前描述之可擴充記憶體模組的實施例中，可將刀鋒式薄散熱片附接至一刀鋒式記憶體之記憶體裝置封裝的 暴露頂側，用於將來自記憶體裝置封裝的熱轉移至周圍環境。在折疊組態中，二刀鋒式記憶體之記憶體裝置封裝的頂側會與刀鋒式薄散熱片接觸。該刀鋒式散熱片可包括鰭及從折疊之刀鋒式記憶體配件延伸的其他熱轉移結構，以更強化至環境的熱轉移。

在先前描述之可擴充記憶體模組的實施例中，各刀鋒式記憶體可具有載置至PCB之一側或二側的記憶體裝置，其中該等記憶體裝置以開迴路或閉迴路組態串聯連接。訊號路徑方向可對可擴充記憶體模組的各刀鋒式記憶體相同，或彼等各者可具有不同的訊號路徑方向。先前描述的可擴充記憶體模組實施例可使用具有一或多個通道的主及可擴充刀鋒式記憶體。先前描述的可擴充記憶體模組實施例各者可使用在圖12、13、及14的SSD系統中。

部分實施例的優點係可將共同PCB設計用於不同種類的刀鋒式記憶體，因此降低可分派給終端使用者的製造成本。再者，可簡單地藉由將任何數量的擴充刀鋒式記憶體連接至主刀鋒式記憶體而製造儲存容量不同的可擴充記憶體模組。在主及擴充刀鋒式記憶體使用插座的實施例中，終端使用者或零售商可簡單地藉由將帶型連接器附接至各對刀鋒式記憶體的插座而組裝彼等擁有的可擴充記憶體模組。因此儲存容量的擴充不再需要拋棄舊的記憶體模組，而係簡單地加入額外的擴充刀鋒式記憶體。使用插座的另一優點係以正確運作的刀鋒式記憶體置換出有缺陷之刀鋒式記憶體的能力。否則，即使在一刀鋒式記憶體上僅有一 記憶體裝置不能正確地工作，包括正確運作刀鋒式記憶體的整體記憶體模組會呈現缺陷。

可將顯示在先前實施例中的所有刀鋒式記憶體插入對應通道的插座中。在先前顯示之圖12、13、及14的SSD系統實施例中，可能有固定數量的插座，可用於接受對應數量的刀鋒式記憶體。因為記憶體裝置的串聯本質，可將任何數量的記憶體裝置插入通道的串聯迴路訊號路徑中。換言之，記憶體模組的總記憶體容量係可完全擴展的。為利用串聯記憶體裝置的此特性，諸如，揭示於美國專利案號第7652922號中的裝置，任何SSD系統中的固定插座數可隨顯示於圖35及36中的刀鋒式記憶體延伸器的加入而擴充。

圖35係根據本實施例之刀鋒式記憶體延伸器的圖。在圖35中，刀鋒式記憶體延伸器900可具有顯示於先前實施例中的窄型刀鋒式記憶體相同的形狀因素，或具有可與系統外殼實體地符合之任何合適的形狀因素。目前顯示的範例包括附接至刀鋒式記憶體延伸器900之PCB的4個額外插座902，但可包括更多或更少插座。針對圖12及13的SSD系統實施例，以具有4個插座的刀鋒式記憶體延伸器900置換插入主機板插座中的可擴充記憶體模組而加入總共3個額外插座。因此已移除之可擴充記憶體模組可佔據刀鋒式記憶體延伸器900之4個插座的一者，並可再將3個可擴充記憶體模組各者插入3個額外插座的一者中。此實施例中，將刀鋒式記憶體延伸器900的4個插座 彼此串聯連接。將目前顯示的刀鋒式記憶體延伸器900顯示成具有連接器片，並可在任何使用主刀鋒式記憶體處使用。在替代實施例中，可將刀鋒式記憶體延伸器組態成擴充刀鋒式記憶體，並可在使用任何先前描述之擴充刀鋒式記憶體處使用。

針對圖13之SSD系統實施例，刀鋒式記憶體延伸器900的4個插座可相關於彼此不同地組態。例如在一組態中，刀鋒式記憶體延伸器900的4個插座可彼此串聯連接，使得二通道的記憶體容量可隨連接至刀鋒式記憶體延伸器900之額外插座的雙通道記憶體模組而同時增加。在替代組態中，刀鋒式記憶體延伸器900的不同插座可專用於一特定通道。例如，可將2額外插座彼此串聯連接並專門用於擴充一通道的記憶體容量，而將另外2額外插座彼此串聯連接並專門用於擴充另一通道的記憶體容量。此可藉由僅將一通道的訊號接線至PCB上的第一對額外插座，並僅將另一通道的訊號接線至第二對額外插座而完成。因此，可使用單通道記憶體模組以藉由不同的記憶體量協助彈性地擴充各通道的記憶體容量。

圖36係具有4個插座912及機載時鐘驅動器914之刀鋒式記憶體延伸器910的圖。可使用4個插座912的任何組態。在此實施例中，時鐘驅動器914取決於組態將已接收的時鐘訊號重複傳至一或多個插座912。例如，若插座912與不同通道關聯，則時鐘驅動器914驅動用於該等個別通道的時鐘訊號。時鐘驅動器914可重複藉由刀鋒式 記憶體延伸器910接收並藉由刀鋒式記憶體延伸器910提供的時鐘訊號。

圖35及36之刀鋒式記憶體延伸器的優點係刀鋒式記憶體延伸器之額外插座的一者可接受另一刀鋒式記憶體延伸器，以提供更多記憶體擴充可能性。在將額外插座彼此串聯連接且一額外插座未用於接受記憶體模組及擴充通道之總記憶體容量的情形中，使用迴路旁路裝置以維持刀鋒式記憶體延伸器之訊號線與通道之訊號線的電連接性。

在目前顯示之圖35及圖36的實施例中，額外插座在與刀鋒式記憶體平面垂直的方向上延伸。因此，插入的刀鋒式記憶體也會在與刀鋒式記憶體延伸器平面垂直的方向上延伸。在替代實施例中，可使用L-形連接器，使得刀鋒式記憶體平面放置成與刀鋒式記憶體延伸器平行。此等L-形連接器可用將刀鋒式記憶體之數量最大化的組態配置及定向，該等刀鋒式記憶體可插入刀鋒式記憶體延伸器中而在刀鋒式記憶體之間沒有任何實際干擾。因此若L-形連接器具有相同高度，則所有刀鋒式記憶體會共面而放置成與刀鋒式記憶體延伸器平行。或者，可使用不同高度的L-形連接器，以致能刀鋒式記憶體的堆疊。

圖37係被動迴路旁路裝置的圖，採用刀鋒式記憶體的形式，可將其用於插入通道的未使用插座中。被動旁路刀鋒式記憶體920可用於填充空插槽或刀鋒式記憶體延伸器900的插座。也可用於填充主SSD系統主機板的空插座。被動旁路刀鋒式記憶體920包括用於將連接器片922 的Sin及Sout埠之間的迴路關閉的訊號線。被動旁路刀鋒式記憶體920在長度上可比正規的刀鋒式記憶體更短。

圖38係包括驅動器電路932之主動旁路刀鋒式記憶體930的圖，在本範例中顯示為FPGA，其作為訊號重複器使用，以克服對特定應用可能係不可取的連接器負載效應。主動旁路刀鋒式記憶體930可用於將接收自一刀鋒式記憶體的訊號重複傳至另一刀鋒式記憶體。或者，主動旁路刀鋒式記憶體930可使用用於將訊號驅動至刀鋒式記憶體或用於驅動來自刀鋒式記憶體之訊號的一刀鋒式記憶體。

圖39係主動旁路刀鋒式記憶體940的圖，與主動旁路刀鋒式記憶體930相似，但具有用於測試/除錯其所連接之通道的電及/或訊號特徵的機載測試邏輯電路942，諸如，邏輯分析儀探針。可將主動旁路刀鋒式記憶體940連接至刀鋒式記憶體延伸器900的插座或SSD系統主機板的插座。或者，在刀鋒式記憶體將用於可拆卸插入或附接其他刀鋒式記憶體之插座清空的實施例中，主動旁路刀鋒式記憶體940可附接至可擴充記憶體模組的最後刀鋒式記憶體，以測試該系統或直插其他刀鋒式記憶體。直插連接意謂著將主動旁路刀鋒式記憶體940串聯連接於二刀鋒式記憶體或刀鋒式記憶體及控制器之間，或反之亦然。在其中一組態中，邏輯分析儀探針942可並聯連接至訊號線。或者，可將邏輯分析儀探針942連接至FPGA，將其組態成提供與邏輯分析儀探針942共享輸入訊號。

將圖37、38、及39的刀鋒式記憶體實施例顯示為主刀鋒式記憶體。在替代實施例中，可將此等刀鋒式記憶體各者實作為擴充刀鋒式記憶體。

刀鋒式記憶體延伸器的使用係用於擴充SSD系統之總記憶體容量的彈性技術。另一技術可與刀鋒式記憶體延伸器結合使用，用於更增加SSD系統的總記憶體容量。根據本實施例，可用容許將刀鋒式記憶體緊湊地折疊入緊密堆疊中的方式將個別刀鋒式記憶體電性及機械地連接在一起，然後將其稱為可擴充記憶體模組。

在先前描述的實施例中，將橋接鏈路顯示為帶型連接器，或帶型連接器與將該帶型連接器可拆卸插入於其中之對應插座的組合。在替代實施例中，橋接鏈路可係限制經連接刀鋒式記憶體進行相對於彼此之徑向移動的硬式連接器。例如，硬式連接器可係「U」形的，以致能擴充刀鋒式記憶體堆疊在主刀鋒式記憶體上方。擴充刀鋒式記憶體也可具有相似的「U」形硬式連接器，以致能將另一擴充刀鋒式記憶體堆疊於其上。

在上述實施例中，為了簡化起見，如圖所示地將裝置元件及電路彼此連接。在本發明的實際應用中，元件、電路等可能彼此直接連接。又，元件、電路等可能經由裝置及設備之操作所需的其他元件、電路等彼此間接連接。因此，在實際組態中，電路元件及電路直接或間接地彼此耦合或連接。

在以上描述中，為了解釋之目的，已陳述許多細節以 提供對實施例的徹底瞭解。然而，對熟悉本發明之人士將係顯而易見的，此等具體細節不係必要的。在其他實例中，已為人所熟知的電氣結構及電路將以方塊形式顯示，以不混淆理解。

僅將上述實施例視為範例。變更、修改、及變化可由熟悉本發明之人士應用至特定實施例，而不脫離藉由隨附於此之申請專利範圍所單獨界定的範圍。

10‧‧‧快閃記憶體系統

12‧‧‧主系統

14、102、402、412、422‧‧‧記憶體控制器

16‧‧‧非揮發性記憶體裝置

18‧‧‧通道

100‧‧‧串聯記憶體系統

104、106、108、110、112、114、116、200、312、 A、B、C、D、E、F、G、H、I、J、K、L、M、N、O、P‧‧‧記憶體裝置

202、204‧‧‧記憶體陣列庫

206‧‧‧控制及I/O電路

208‧‧‧串聯介面及控制邏輯區塊

250‧‧‧晶體

252‧‧‧時鐘產生器及控制區塊

254‧‧‧中央處理單元

256‧‧‧ATA PHY

258‧‧‧共同匯流排

260‧‧‧RAM及ROM

262‧‧‧快閃記憶體控制區塊

264‧‧‧實體快閃記憶體串聯介面

266‧‧‧錯誤校正(ECC)區塊

268‧‧‧檔案及記憶體管理區塊

280‧‧‧串聯記憶體裝置封裝

300‧‧‧寬型刀鋒式記憶體

302‧‧‧輪廓框

304‧‧‧線

306‧‧‧凸型連接器片

310‧‧‧窄型刀鋒式記憶體

311、500、510、520、530、602‧‧‧刀鋒式記憶體

314、504、514、524、534、702、808、818、836、856、922‧‧‧連接器片

315‧‧‧表

320‧‧‧刀鋒式記憶體PCB

322‧‧‧第一記憶體封裝

324‧‧‧最後記憶體封裝

326‧‧‧中間記憶體封裝

330‧‧‧第一串聯連接記憶體封裝群組

332‧‧‧第二串聯連接記憶體封裝群組

400、410、420‧‧‧SSD記憶體系統

404、414、416‧‧‧單通道刀鋒式記憶體

406、418、426‧‧‧緩衝記憶體

424‧‧‧雙通道刀鋒式記憶體

502、512、522、532‧‧‧PCB

600、700、802、812、822、842、862‧‧‧主刀鋒式記憶體

704、706、806‧‧‧橋接鏈路

710、720、804、814、864、866、868‧‧‧擴充刀鋒式記憶體

712、830、870‧‧‧第一橋接鏈路

714、832、872‧‧‧第二橋接鏈路

722‧‧‧閉迴路連接器

800、810、820、840、860‧‧‧可擴充記憶體模組

816、850、852、854‧‧‧帶型連接器

824、844‧‧‧第一擴充刀鋒式記憶體

826、846‧‧‧第二擴充刀鋒式記憶體

828、848‧‧‧第三擴充刀鋒式記憶體

834、874‧‧‧第三橋接鏈路

900、910‧‧‧刀鋒式記憶體延伸器

902、912‧‧‧插座

914‧‧‧機載時鐘驅動器

920‧‧‧被動旁路刀鋒式記憶體

930、940‧‧‧主動旁路刀鋒式記憶體

932‧‧‧驅動器電路

942‧‧‧機載測試邏輯電路

CE#、CK、CK#、CSI、D〔n］、DSI、RST#‧‧‧輸入

CE#1、CE#2、CE#3、CE#4‧‧‧晶片選擇訊號

Ch_1、Ch_2、Ch_3、Ch_4、Ch_n、Ch_n-1‧‧‧通道

CKO、CKO#、CSO、DSO、Q〔n〕‧‧‧輸出

CLK‧‧‧時鐘

OLin‧‧‧開迴路輸入埠

OLout‧‧‧開迴路輸出埠

OLin1、OLout 1、OLin2、OLout 2‧‧‧埠

Sbridge‧‧‧Sbridge線

Sin‧‧‧串聯通道輸入埠

Sout‧‧‧串聯通道輸出埠

Sin1、Sin2‧‧‧輸入終端

Sout1、Sout2‧‧‧輸出終端

現在將僅藉由例示方式並參考該等附圖描述本揭示發明的實施例。

圖1係先前記憶體系統技術的方塊圖；圖2係根據本發明的實施例之串聯記憶體系統的一般方塊圖；圖3係根據本發明的實施例之具有串聯輸入/輸出介面的通用記憶體裝置的方塊圖；圖4係固態硬碟(SSD)控制器的方塊圖；圖5係顯示快閃記憶體裝置封裝之球柵陣列佈置的示意圖；圖6係顯示根據本發明的實施例之寬型刀鋒式記憶體的範例印刷電路板的圖；圖7係顯示根據本發明的實施例之窄型刀鋒式記憶體的範例印刷電路板的圖；圖8係顯示根據本發明的實施例之另一窄型刀鋒式記 憶體的範例印刷電路板的圖；圖9係根據本發明的實施例之針對圖6、7、及8的刀鋒式記憶體之連接器的範例插針指派；圖10係根據本發明的實施例之單通道刀鋒式記憶體的方塊圖；圖11係根據本發明的實施例之多通道刀鋒式記憶體的方塊圖；圖12係根據本發明的實施例之每通道具有單刀鋒式記憶體的SSD記憶體系統的方塊圖；圖13係根據本發明的實施例之每通道具有多刀鋒式記憶體的SSD記憶體系統的方塊圖；圖14係根據本發明的實施例之具有多通道刀鋒式記憶體之SSD記憶體系統的方塊圖；圖15係顯示根據本發明的實施例之刀鋒式記憶體的串聯記憶體裝置之互連的圖示；圖16係顯示根據本發明的實施例之刀鋒式記憶體的串聯記憶體裝置之另一互連的圖示；圖17係顯示根據本發明的實施例之刀鋒式記憶體的串聯記憶體裝置之另一互連的圖示；圖18係顯示根據本發明的實施例之刀鋒式記憶體的串聯連接記憶體裝置之開迴路互連的圖示；圖19係根據本發明的實施例之多刀鋒式記憶體模組的方塊圖；圖20係根據本發明的實施例之具有橋接鏈路的主刀 鋒式記憶體的圖；圖21係根據本發明的實施例之具有閉迴路橋接鏈路的主刀鋒式記憶體的圖；圖22係根據本發明的實施例之刀鋒式擴充記憶體的圖；圖23係根據本發明的實施例之閉迴路擴充刀鋒的圖；圖24係根據本發明的實施例之轉換為閉迴路擴充刀鋒的開迴路擴充刀鋒的圖；圖25係根據本發明的實施例之具有二刀鋒式記憶體的可擴充記憶體模組的平面圖；圖26係採用折疊組態之圖25的可擴充記憶體模組的前視圖；圖27係根據本發明的實施例之具有二刀鋒式記憶體的另一可擴充記憶體模組的平面圖；圖28係在折疊組態中之圖27的多刀鋒記憶體模組的前視圖；圖29係根據本發明的實施例之具有四刀鋒式記憶體的可擴充記憶體模組的平面圖；圖30係在折疊組態中之圖29的多刀鋒記憶體模組的前視圖；圖31係根據本發明的實施例之具有四刀鋒式記憶體的另一可擴充記憶體模組的平面圖；圖32係採用折疊組態之圖31的可擴充記憶體模組的 前視圖；圖33係根據本發明的實施例之具有四刀鋒式記憶體的另一可擴充記憶體模組的平面圖；圖34係採用折疊組態之圖33的可擴充記憶體模組的前視圖；圖35係根據本發明的實施例之刀鋒式記憶體延伸器的圖；圖36係根據本發明的實施例之具有機載時鐘驅動器的刀鋒式記憶體延伸器的圖；圖37係根據本發明的實施例之被動式旁路刀鋒式記憶體的圖；圖38係根據本發明的實施例之主動式旁路刀鋒式記憶體的圖；且圖39係根據本發明的實施例之具有機載測試邏輯的主動式旁路刀鋒式記憶體的圖。

400‧‧‧SSD記憶體系統

402‧‧‧記憶體控制器

404‧‧‧單通道刀鋒式記憶體

406‧‧‧緩衝記憶體

Claims (15)

1. 一種記憶體模組，包含：記憶體保持構件，具有該記憶體保持構件的第一邊緣上的第一連接器；該記憶體保持構件的第二邊緣上的第二連接器，該第二邊緣係與該第一邊緣不同；該第一連接器的通道輸入埠，藉由第一組串聯連接記憶體裝置耦合至該第二連接器的輸出埠，該第一連接器的通道輸出埠，藉由第二組串聯連接記憶體裝置耦合至該第二連接器的輸入埠；該第二連接器組態：為閉迴路，其中該輸入埠和該輸出埠彼此連接，以將該第一組串聯連接記憶體裝置串聯連接至該第二組串聯連接記憶體裝置；或為開迴路，其中該輸入埠和該輸出埠彼此不連接。
2. 如申請專利範圍第1項的記憶體模組，其中該第一組串聯連接記憶體裝置和該第二組串聯連接記憶體裝置係載置至該記憶體保持構件的第一側和第二側。
3. 如申請專利範圍第2項的記憶體模組，其中當該第二連接器組態為閉迴路時，載置至該記憶體保持構件的該第一側的所有該等記憶體裝置係彼此串聯連接，且載置至該記憶體保持構件的該第二側的所有該等記憶體裝置係彼此串聯連接，該第一側包括第一記憶體裝置，其從該通道輸入埠接收輸入訊號， 最後記憶體裝置，其提供該輸入訊號通過該記憶體保持構件的該第二側，以及該第二側包括第一記憶體裝置，其從該第一側的該最後記憶體裝置接收該輸入訊號，以及最後記憶體裝置，其將該輸入訊號提供給該通道輸出埠。
4. 如申請專利範圍第2項的記憶體模組，其中當該第二連接器組態為閉迴路時，訊號線係組態成以拼接型樣經由載置至該記憶體保持構件的該第一側和該第二側的記憶體裝置傳播來自該通道輸入埠的輸入訊號並且至該通道輸出埠。
5. 如申請專利範圍第3或4項的記憶體模組，其中該記憶體保持構件包括用於將在該通道輸入埠接收的輸入訊號重複至該通道輸出埠的驅動器電路。
6. 如申請專利範圍第2項的記憶體模組，其中當該第二連接器組態為開迴路時，第一訊號線係組態成以拼接型樣經由載置至該記憶體保持構件的該第一側和該第二側的記憶體裝置，傳播來自該第一連接器的該通道輸入埠的輸入訊號並且至該第二連接器的該輸出埠，以及第二訊號線係組態成以拼接型樣經由載置至該記憶體保持構件的該第一側和該第二側的記憶體裝置，傳播來自該第二連接器的該輸入埠的輸出訊號並且至該第一連接器的該通道輸出埠。
7. 如申請專利範圍第1項的記憶體模組，其中該記憶體保持構件包括測試邏輯電路，該測試邏輯電路組態成測試在該通道輸入埠接收的該輸入訊號。
8. 如申請專利範圍第1項的記憶體模組，包括：擴展記憶體保持構件，其連接至該記憶體保持構件的該第二連接器，該擴展記憶體保持構件包括組態為閉迴路的額外串聯連接記憶體裝置，以將該第一組串聯連接記憶體裝置、該第二組串聯連接記憶體裝置和該額外串聯連接記憶體裝置串聯連接在該通道輸入埠和通道輸出埠之間。
9. 如申請專利範圍第8項的記憶體模組，其中該擴展記憶體保持構件包括連接至該記憶體保持構件的該第二連接器的第三連接器。
10. 如申請專利範圍第9項的記憶體模組，其中該第三連接器係在該擴展記憶體保持構件的第一邊緣上，並且第四連接器係在該擴展記憶體保持構件的第二邊緣上，該第二邊緣係與該第一邊緣不同，該第四連接器將該等額外串聯連接記憶體裝置中的兩個彼此串聯連接。
11. 如申請專利範圍第1項的記憶體模組，包括該擴展記憶體保持構件包括第三連接器，在連接至該記憶體保持構件的該第二連接器的該擴展記憶體保持構件的第一邊緣上；第四連接器，在該擴展記憶體保持構件的第二邊緣上，該第二邊緣係不同於該第一邊緣； 該第三連接器的通道輸入埠，其藉由第三組串聯連接記憶體裝置耦合至該第二連接器的輸出埠，該第三連接器的通道輸出埠，其藉由第四組串聯連接記憶體裝置耦合至該第二連接器的輸入埠；該第四連接器組態為開迴路，其中該輸入埠和該輸出埠彼此不連接，使得該第一組串聯連接記憶體裝置和該第三組串聯連接記憶體裝置串聯連接在該第一連接器的該通道輸入埠和該第四連接器的該輸出埠之間，以及該第二組串聯連接記憶體裝置和該第四組串聯連接記憶體裝置串聯連接在該第一連接器的該通道輸出埠和該第四連接器的該輸入埠之間。
12. 如申請專利範圍第9、10和11項中任一項的記憶體模組，其中該第二連接器包括可撓連接器，該可撓連接器具有第一端，組態成電性連接至該記憶體保持構件之該輸出埠及該輸入埠的終端；及第二端，組態成電性連接至該擴展記憶體保持構件之該第三連接器的終端。
13. 如申請專利範圍第12項的記憶體模組，其中該記憶體保持構件以堆疊組態可折疊在該擴展記憶體保持構件上方。
14. 如申請專利範圍第12項的記憶體模組，更包括第一插座，電性連接至該記憶體保持構件之該輸出埠及該輸入埠的終端， 第二插座，電性連接至該擴展記憶體保持構件之該第三連接器的終端，及該可撓連接器具有可拆卸插入該第一插座的第一端及可拆卸插入該第二插座的第二端。
15. 如申請專利範圍第1項的記憶體模組，包括連接至該記憶體保持構件的該第二連接器且具有組態成接收另一第一記憶體保持構件之至少一插座的記憶體擴展器。