KR20110046912A

KR20110046912A - 병-직렬 변환회로 및 방법

Info

Publication number: KR20110046912A
Application number: KR1020090103623A
Authority: KR
Inventors: 문진영
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-10-29
Filing date: 2009-10-29
Publication date: 2011-05-06
Also published as: US20110102211A1; US8049649B2; KR101092998B1

Abstract

다수의 병렬 데이터를 직렬로 변환하는 병-직렬 변환회로가 개시된다. 병-직렬 변환회로는, 개시신호를 순차적으로 쉬프트해 다수의 전송 활성화신호를 생성하는 쉬프트부; 클럭과 상기 다수의 전송 활성화신호를 이용하여 상기 다수의 병렬 데이터의 유효 구간을 정의하는 유효구간 생성부; 및 유효 구간이 정의된 상기 다수의 병렬 데이터를 입력으로 하고, 입력된 데이터 중 유효 구간에 속하는 데이터에 응답하여 출력단을 구동하는 출력부를 포함한다.

병-직렬 변환, 메모리장치, 데이터

Description

병-직렬 변환회로 및 방법{CIRCUIT AND METHOD FOR PARALLEL TO SERIAL CONVERTING}

본 발명은 병렬 데이터를 직렬로 변환하는 병-직렬 변환회로 및 방법에 관한 것이다.

반도체 메모리장치의 고속화에 대한 요구는 점점 커지고 있지만, 반도체 메모리장치 내의 코어 영역(메모리 셀 어레이 영역)의 억세스 타임에는 물리적인 한계가 있다. 따라서 반도체 메모리장치는 내부적으로는 데이터를 병렬로 처리하고, 데이터의 입/출력시에는 데이터를 직렬화하여 고속으로 입/출력하는 방식을 사용함으로써, 코어 영역의 물리적인 한계를 극복하고 있다. 따라서 반도체 메모리장치에서는 내부적으로 병렬 처리된 데이터를 직렬로 변환하여 칩 외부로 출력하기 위한 병-직렬 변환회로가 사용된다. 반도체 메모리장치 이외의 다양한 직접회로에서도 각각의 필요성에 따라 칩(시스템) 내부적으로 데이터의 병-직렬 변환이 이루어지고 있다.

도 1은 4개의 병렬 데이터가 직렬로 변환되는 과정을 도시한 도면이다.

병-직렬 변환은 다수개의 병렬 라인(P0, P1, P2, P3)에 있는 데이터를 순차적으로 하나의 라인(S)에 전달함으로써 이루어진다. 도 1과 같이 4개의 병렬 라인(P0, P1, P2, P3)에 데이터(D0, D1, D2, D3)가 실려 있는 경우에, 4개의 라인(P0, P1, P2, P3)의 데이터를 하나씩 직렬 라인(S)으로 전달해 주어야 하는 것이다. 따라서 병렬 라인(P0, P1, P2, P3)에 정렬된 데이터(D0, D1, D2, D3)가 직렬 라인(S)에 전달되는 시점을 결정해주는 신호(CK0, CK1, CK2, CK3)를 생성해 병-직렬 변환에 사용한다.

그 동작을 보면, CK0이 활성화된 시점에 라인(P0)의 데이터(D0)가 라인(S)으로 전달되고, CK1이 활성화된 시점에 라인(P1)의 데이터(D1)가 라인(S)으로 전달되고, CK2이 활성화된 시점에 라인(P2)의 데이터(D2)가 라인으로 전달되고, CK3이 활성화된 시점에 라인(P3)의 데이터(D3)가 라인(S)으로 전달된다.

앞서 살펴본 바와 같이, 병-직렬 변환은 다수개의 병렬 라인에 실려있는 데이터를 직렬 라인에 순차적으로 전달함으로써 이루어진다. 따라서 다수의 병렬 라인으로부터 직렬 라인으로 데이터가 전달되는 시점을 결정해주는 신호(이하, 데이터 선택신호라 함)가 필수적으로 사용된다. 2^N:1, 즉 2:1, 4:1, 8:1 등의 병-직렬 변환을 하는 경우에, 데이터가 전달되는 시점을 결정해주는 신호는 클럭을 분주함으로써 간단히 생성될 수 있다. 예를 들어, 도 1의 CK0, CK1, CK2, CK3는 클럭(CLK)를 4분주 함으로써 간단히 생성될 수 있다.

DDR4 반도체 메모리장치는 버스트 길이(BL: Burst Length)로 10을 사용한다. 이는 곧 데이터가 직렬로 10개 연속하여 출력되어야 함을 의미하며, 이는 반도체 메모리장치 내부적으로 10:1의 병-직렬 변환이 이루어져야 함을 의미한다. 그런데, 클럭의 분주는 기본적으로 2^N으로 밖에 이루어지지 않는다. 따라서 10:1의 병-직렬 변환에 사용할 10분주 클럭을 생성할 수 없으며, 이에 따라 데이터 선택 신호를 생성하기 위해서는 많은 복잡성이 야기된다. 예를 들어, 10:1의 병-직렬 변환동작에 8분주된 클럭 데이터 선택신호로 사용하면, 앞의 8개 데이터를 선택하는데는 아무런 문제가 없지만 마지막 2개의 데이터를 선택하기 위해서는 복잡한 제어회로가 추가로 구비되어야 한다. 게다가 반도체 메모리장치에 여러가지 기능(function)이 추가될 경우에, 이러한 병-직렬 변환회로의 복잡성은 기하급수적으로 늘어나게 된다는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 2^N:1이 아닌 병-직렬 변환을 간단히 수행하기 위한 병-직렬 변환방법 및 병-직렬 변환회로를 제공하고자 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 데이터 선택신호 생성방법은, 다수의 병렬 데이터를 출력단에 직렬로 정렬하기 위해 각각의 병렬 데이터가 출력단에 전달되는 시점을 결정해주는 데이터 선택신호를 생성하는 방법에 있어서, 입력신호를 클럭에 동기하여 순차적으로 쉬프트해 제1 내지 제N 전송 활성화 신호를 생성하는 단계; 및 상기 클럭의 '하이' 및 '로우'구간과 상기 전송 활성화 신호의 활성화 구간이 겹치는 구간 동안에 활성화되는 제1 내지 제N 데이터 선택 신호를 생성하는 단계를 포함할 수 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 병-직렬 변환회로는, 다수의 병렬 데이터를 직렬로 변환하는 병-직렬 변환회로에 있어서, 개시신호를 순차적으로 쉬프트해 다수의 전송 활성화신호를 생성하는 쉬프트부; 클럭과 상기 다수의 전송 활성화 신호를 이용하여 상기 다수의 병렬 데이터의 유효 구간을 정의하는 유효구간 정의부; 및 유효구간이 정의된 상기 다수의 병렬 데이터를 입력으로 하고, 입력된 데이터 중 유효구간에 속하는 데이터에 응답하여 출력단을 구동하는 출력부를 포함할 수 있다.

또한, 본 발명에 따른 병-직렬 변환회로는, 다수의 병렬 데이터를 직렬로 변환하는 병-직렬 변환회로에 있어서, 정클럭과 부클럭을 이용해 입력신호를 순차적으로 쉬프트해 정클럭에 동기된 다수의 라이징 전송 활성화 신호와 부클럭에 동기된 다수의 폴링 전송 활성화 신호를 생성하는 쉬프트부; 정클럭과 상기 폴링 전송 활성화 신호를 이용하여 상기 다수의 병렬 데이터 중 라이징 데이터의 유효 구간을 정의하는 라이징 유효구간 생성부; 부클럭과 상기 라이징 전송 활성화 신호를 이용하여 상기 다수의 병렬 데이터 중 폴링 데이터의 유효 구간을 정의하는 폴링 유효구간 생성부; 상기 라이징 유효구간 생성부에 의해 유효구간이 정의된 다수의 병렬 데이터를 입력으로 하고, 입력된 데이터 중 유효 구간에 속하는 데이터에 응답하여 라이징 출력단을 구동하는 라이징 출력부; 및 상기 폴링 유효구간 생성부에 의해 유효구간이 정의된 다수의 병렬 데이터를 입력으로 하고, 입력된 데이터 중 유효구간에 속하는 데이터에 응답하여 폴링 출력단을 구동하는 폴링 출력부를 포함할 수 있다.

본 발명은 개시신호를 쉬프트하여 다수의 신호를 생성하고, 쉬프트된 신호들과 클럭을 조합하여, 병-직렬 변환시에 사용되는 데이터 선택신호를 생성한다. 따라서, 클럭의 분주 없이도 원하는 개수의 데이터 선택신호를 생성 가능하게 하며, 다양한 비율의 병-직렬 변환을 간단히 구현하게 한다.

특히, 종래에는 2^N:1의 병-직렬 변환이 아닌 경우에는 병-직렬 변환을 위해 복잡한 제어가 필요했으나, 본 발명은 이를 간단히 제어 가능하게 한다는 효과가 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2는 다수의 병렬 데이터를 직렬로 정렬하기 위해, 각각의 병렬 데이터가 출력단에 전달되는 시점을 결정해주는 데이터 선택신호를 생성하는 방법을 설명하기 위한 타이밍도이다.

도 2를 참조하면, 데이터(D0~D9)는 각각의 라인(P0~P9)에 병렬로 존재한다. 라인(P0~P9)에 실려있는 데이터(D0~D9)를 라인(S)으로 전달하기 위해서는, 라인(P0~P9)으로부터 라인(S)으로 데이터(D0~D9)가 전달되는 시점을 결정해주는 데이터 선택신호(DS0~DS9)가 반드시 필요한데, 데이터 선택신호(DS0~DS9)는 다음의 방법으로 생성된다.

먼저, 개시신호(START)가 클럭(CLK, CLKB)에 동기해 순차적으로 쉬프트되며 쉬프트된 신호는 전송 활성화 신호(A0~A9)가 된다. 전송 활성화 신호(A0~A9)는 각각의 신호마다 서로 1/2클럭 만큼의 위상차를 갖는다. 개시신호(START)는 병-직렬 변환동작의 개시 직전에 활성화되는 신호로, 본 발명에 속하는 기술분야에서 통상의 지식을 가진 자라면, 이러한 신호를 용이하게 생성할 수 있다. 예를 들어, 반도체 메모리장치에서는 CL-1시점(데이터가 칩 외부로 출력되는 시점보다 1클럭 빠른 시점)에 활성화되는 신호를 이용하여 개시신호(START)를 쉽게 생성할 수 있다.

그리고 전송 활성화 신호(A0~A9)와 클럭(CLK)이 조합되어 데이터 선택신호가 생성된다. 짝수번째 전송 활성화 신호(A0,A2,A4,A6,A8)의 활성화 구간('하이' 구간)과 클럭(CLK)의 '하이'구간(CLKB '로우')이 겹치는 구간을 이용하여 짝수번째 데이터 선택신호(DS0,DS2,DS4,DS6,DS8)가 생성된다. 그리고 홀수번째 전송 활성화 신호(A1,A3,A5,A7,A9)의 활성화 구간과 클럭(CLK)의 '로우'구간(CLKB '하이')이 겹치는 구간을 이용하여 홀수번째 데이터 선택신호(DS1,DS3,DS5,DS7,DS9)가 생성된다. 생성된 데이터 선택신호(DS0~DS9)는 서로 활성화 구간이 겹치지 않으며, 각각의 데이터 선택신호(DS0~DS9)는 데이터(D0~D9) 각각에 대응된다.

데이터 선택신호(DS0~DS9)가 활성화된 시점에 라인(P0~P9)의 데이터(D0~D9)는 라인(S)으로 전달된다. 데이터 선택신호(DS0)가 활성화된 시점에는 라인(P0)의 데이터(D0)가 라인(S)으로 전달되며, 데이터 선택신호(DS1)가 활성화된 시점에는 라인(P1)의 데이터(D1)가 라인(S)으로 전달된다. 나머지 데이터들(D2~D9)도 이와 마찬가지로 라인(P2~P9)으로부터 라인(S)으로 전달된다. 이러한 과정을 통하여 라인(P0~P9)에 실린 데이터(D0~D9)는 모두 라인(S)으로 실린다. 즉, 병-직렬 변환이 이루어진다.

도 2에 따르면, 개시신호(START)가 클럭(CLK, CLKB)에 동기되어 쉬프트되고, 쉬프트된 신호(A0~A9)와 클럭(CLK, CLKB)이 조합되어 데이터 선택신호(DS0~DS9)가 생성된다. 복잡한 제어없이 단지 쉬프트 동작과 신호의 논리조합으로만 10:1의 병-직렬 변환을 위한 데이터 선택신호(DS0~DS9)가 생성되는 것이다. 이로 인하여, 2^N:1의 병-직렬 변환뿐만이 아니라, 10:1, 18:1 등의 병-직렬 변환에 더 이상 복잡한 제어가 필요하지 않게 된다.

도 3은 본 발명의 일실시예에 따른 병-직렬 변환회로의 구성도이다.

도 3에 도시된 바와 같이, 병-직렬 변환회로는, 개시신호(START)를 순차적으로 쉬프트해 다수의 전송 활성화 신호(A0~A9)를 생성하는 쉬프트부(310); 클럭(CLK, CLKB)과 다수의 전송 활성화 신호(A0~A9)를 이용하여 다수의 병렬 데이터(P0~P9)의 유효 구간을 정의하는 유효구간 생성부(330); 및 유효구간이 정의된 다수의 병렬 데이터(V0~V9)를 입력으로 하고, 입력된 데이터(V0~V9) 중 유효구간에 속하는 데이터에 응답하여 출력단(S)을 구동하는 출력부(350)를 포함한다.

쉬프트부(310)는 클럭(CLK, CLKB)에 동기하여 개시신호(START)를 순차적으로 쉬프트한다. 그리고 순차적으로 쉬프트된 신호는 전송 활성화 신호(A0~A9)가 된다. 이러한 쉬프트부(310)는 도면과 같이 클럭(CLK, CLKB)에 동기하여 동작하는 D플립플롭(311~320)을 이용하여 간단하게 구성할 수 있다. 개시신호와 개시신호가 쉬프트되어 생성되는 전송 활성화 신호에 대해서는 도 2를 참조하면 보다 확실히 이해될 수 있다.

유효구간 생성부(330)는 클럭(CLK, CLKB)과 전송 활성화 신호(A0~A9)를 이용 하여 데이터(P1~P9)의 유효구간을 정의한다. 여기서 유효구간을 정의한다는 것은 데이터(V0~V9)가 자신의 유효구간이 아닌 구간 동안에는 데이터값에 상관없이 소정 논리 레벨로 고정되도록 한다는 것을 의미한다(도 3의 실시예에서는 '로우'로 고정). 유효구간은 도 2에서 설명한 데이터 선택신호(DS0~DS9)가 활성화되는 구간을 의미한다. 즉, 데이터(V0)의 유효구간은 데이터 선택신호(DS0)가 활성화되는 구간이며, 데이터(V3)의 유효구간은 데이터 선택신호(DS3)가 활성화되는 구간이다. 유효구간 생성부(330)는 병렬 데이터(P0~P9) 중 하나와 전송 활성화 신호(A0~A9) 중 하나와 클럭(CLK, CLKB)을 입력받는 낸드게이트(331~340) 및 낸드게이트의 출력단에 연결된 인버터(IV0~IV9)를 포함하여 구성될 수 있다. 동작을 보면, 낸드게이트(331~340)로 입력되는 전송 활성화 신호(A0~A9)와 클럭(CLK, CLKB)이 모두 '하이'인 구간에만 낸드게이트(331~340)로 입력된 데이터(P0~P9)가 인버터로 출력되고, 전송 활성화 신호(A0~A9)와 클럭(CLK, CLKB) 중 하나라도 '로우'인 구간에는 데이터(P0~P9)와 상관없이 인버터(IV0~IV9)로는 '로우'가 출력된다.

도 2에서 설명한 데이터 선택신호(DS0~DS9)는 전송 활성화 신호(A0~A9)와 클럭(CLK, CLKB)을 조합하여 생성되는 것이므로, 유효구간 생성부(330)에서는 데이터 선택신호(DS0~DS9)의 생성과 데이터 선택신호(DS0~DS9)를 이용하여 데이터(P0~P9)가 라인(S)으로 전송될 구간(즉, 유효구간)을 정의하는 동작이 동시에 이루어진다고 볼 수 있다. 예를 들어, 데이터 선택신호(DS0)는 전송 활성화 신호(A0)와 클럭(CLK)이 '하이'인 구간에 활성화되는데, 낸드게이트(351)에는 전송 활성화 신호(A0), 클럭(CLK) 및 데이터(P0)가 동시에 입력되므로, 전송 활성화 신호(A0)와 클럭(CLK)을 이용하여 데이터 선택신호(DS0)가 생성되고 데이터 선택신호(DS0)를 이용하여 데이터의 유효구간이 정의된다고 볼 수 있다.

출력부(350)는 유효 구간이 정의된 데이터(V0~V9)를 입력으로 하고, 입력된 데이터(V0~V9) 중 유효 구간에 속하는 데이터에 응답하여 출력단(S)을 구동한다. 출력부(350)는 출력단(S)을 풀업 구동하기 위한 풀업 구동부(360)와 출력단(S)을 풀다운 구동하기 위한 풀다운 구동부(370)를 포함하여 구성된다. 풀업 구동부(360)는 저항으로 구성될 수 있으며, 풀다운 구동부(370)는 유효구간이 정의된 데이터(V0~V9)를 각각 하나씩 입력받는 병렬 트랜지스터(371~380)를 포함하여 구성될 수 있다.

출력부(350)의 동작을 보면, 출력부(350)로 입력된 데이터(V0~V9)는 유효구간이 아닌 구간에서는 항상 '로우'값으로 고정되어 트랜지스터(371~380)를 턴온시키지 못한다. 따라서 유효구간이 아닌 구간에서 데이터(V0~V9)는 출력단(S)의 논리 레벨에 아무런 영향을 주지 못한다. 데이터(V0~V9)가 유효구간에 속한 경우에는 데이터가 '하이' 또는 '로우'값을 가지고, 이에 의하여 트랜지스터(371~380)가 온/오프된다. 트랜지스터(371~380)가 온되면 출력단(S)의 논리 레벨은 '로우'레벨이 되고, 트랜지스터(371~380)가 오프되면 출력단(S)의 논리 레벨은 '하이'레벨이 된다. 즉, 데이터(V0~V9) 중 유효구간에 속한 데이터가 '하이'이면 출력단(S)의 논리 레벨이 '로우'레벨이 되고, 데이터(V0~V9) 중 유효구간에 속한 데이터가 '로우'이면 출력단(S)의 논리 레벨이 '하이'레벨이 된다. 결과적으로, 출력단(S)에는 병렬 데이터(V0~V9)가 반전되어 직렬로 정렬된 데이터가 실리게 된다. 병-직렬 변환과정에 서 데이터의 반전이 발생하는데, 출력부(350)의 후단에 인버터(도면에 미도시)를 배치함으로써 데이터의 반전을 되돌릴 수 있다.

도 3의 P0~P9는 도 2의 P0~P9라인에 그대로 대응되며, 도 3의 S는 데이터의 반전이 이루어졌다는 점을 제외하고는 도 2의 S에 그대로 대응되므로, 도 2를 참조하면 도 2의 동작이 더욱 명확하게 이해될 수 있다.

도 4는 본 발명의 다른 실시예에 따른 병-직렬 변환회로의 구성도이다.

도 3에서는 하나의 라인(S)에 10개의 병렬 데이터(P0~P9)를 직렬 변환하는 실시예를 도시하였지만, 도 4에서는 10개의 병렬 데이터(P0~P9) 중 라이징 데이터(P0,P2,P4,P6,P8, 정클럭(CLK)의 '하이'에 정렬된 데이터)는 라인(RDO)으로 직렬 정렬되고 폴링 데이터(P1,P3,P5,P7,P9, 부클럭(CLKB)의 '하이'에 정렬된 데이터)는 라인(FDO)으로 직렬 정렬되는 실시예에 대해 도시하기로 한다.

도 4에 도시된 바와 같이, 병-직렬 변환회로는, 정클럭(CLK)과 부클럭(CLKB)을 이용해 개시신호(START)를 순차적으로 쉬프트해 정클럭(CLK)에 동기된 다수의 라이징 전송 활성화 신호(A1,A3,A5,A7,A9)와 부클럭(CLKB)에 동기된 다수의 폴링 전송 활성화 신호(A0,A2,A4,A6,A8)를 생성하는 쉬프트부(410); 정클럭(CLK)과 폴링 전송 활성화 신호(A0,A2,A4,A6,A8)를 이용하여 다수의 병렬 데이터(P0~P9) 중 라이징 데이터(P0,P2,P4,P6,P8)의 유효 구간을 정의하는 라이징 유효구간 생성부(430); 부클럭(CLKB)과 라이징 전송 활성화 신호(A1,A3,A5,A7,A9)를 이용하여 다수의 병렬 데이터(P0~P9) 중 폴링 데이터(P1,P3,P5,P7,P9)의 유효구간을 정의하는 폴링 유효 구간 생성부(440); 라이징 유효구간 생성부(430)에 의해 유효구간이 정의된 다수의 병렬 데이터(V0,V2,V4,V6,V8)를 입력으로 하고, 입력된 데이터(V0,V2,V4,V6,V8) 중 유효구간에 속하는 데이터에 응답하여 라이징 출력단(RDO)을 구동하는 라이징 출력부(450); 및 폴링 유효구간 생성부(440)에 의해 유효구간이 정의된 다수의 병렬 데이터(V1,V3,V5,V7,V9)를 입력으로 하고, 입력된 데이터(V1,V3,V5,V7,V9) 중 유효구간에 속하는 데이터에 응답하여 폴링 출력단(FDO)을 구동하는 폴링 출력부(460)를 포함한다.

쉬프트부(410)는 정클럭(CLK)과 부클럭(CLKB)에 동기하여 개시신호(START)를 순차적으로 쉬프트한다. 그리고 순차적으로 쉬프트된 신호(A0~A9) 중 정클럭(CLK)에 동기된 신호는 라이징 전송 활성화 신호(V1,V3,V5,V7,V9)가 되고, 부클럭(CLKB)에 동기된 신호는 폴링 전송 활성화 신호(V0,V2,V4,V6,V8)가 된다. 이러한 쉬프트부(410)는 도면과 같이 정클럭(CLK) 또는 부클럭(CLKB)에 동기하여 동작하는 D플립플롭(411~420)을 이용하여 간단하게 구성할 수 있다.

라이징 유효구간 생성부(430)는 정클럭(CLK)과 폴링 전송 활성화 신호(A0,A2,A4,A6,A8)를 이용하여 라이징 데이터(P0,P2,P4,P6,P8)의 유효구간을 정의한다. 여기서 유효구간을 정의한다는 것은 데이터(V0,V2,V4,V6,V8)가 자신의 유효구간이 아닌 구간 동안에는 데이터값에 상관없이 소정 논리 레벨로 고정되도록 한다는 것을 의미한다.

폴링 유효구간 생성부(440)는 부클럭(CLKB)과 라이징 전송 활성화 신호(A1,A3,A5,A7,A9)를 이용하여 폴링 데이터(P1,P3,P5,P7,P9)의 유효구간을 정의한 다. 여기서 유효구간을 정의한다는 것은 데이터(V1,V3,V5,V7,V9)가 자신의 유효구간이 아닌 구간 동안에는 데이터값에 상관없이 소정 논리 레벨로 고정되도록 한다는 것을 의미한다. 도 4의 라이징 유효구간 생성부(430)와 폴링 유효구간 생성부(440)는 라이징 데이터(P0,P2,P4,P6,P8)의 유효구간을 정의하는 부분과 폴링 데이터(P1,P3,P5,P7,P9)의 유효구간을 정의하는 부분을 서로 다른 부분으로 나누었다는 점을 제외하고는 도 3의 유효구간 생성부(330)와 동일하므로, 이에 대한 더 이상의 상세한 설명은 생략하기로 한다.

라이징 출력부(450)는 유효구간이 정의된 라이징 데이터(V0,V2,V4,V6,V8)를 입력으로 하고, 입력된 데이터(V0,V2,V4,V6,V8) 중 유효구간에 속하는 데이터에 응답하여 라이징 출력단(RDO)을 구동한다. 라이징 출력부(450)는 라이징 출력단(RDO)을 풀업 구동하기 위한 풀업 구동부(451)와 라이징 출력단(RDO)을 풀다운 구동하기 위한 풀다운 구동부(452)를 포함하여 구성된다. 풀업 구동부(451) 내의 트랜지스터(PM01)는 부클럭(CLKB)을 입력받아 동작한다. 따라서 풀업 구동부(451)는 정클(CLK)럭이 '하이'인 구간에서만 동작한다. 풀다운 구동부(452) 내의 트랜지스터(NM01)는 정클럭(CLK)을 입력받아 동작한다. 따라서 풀다운 구동부(452)는 정클럭(CLK)이 '하이'인 구간에서만 동작한다. 즉, 라이징 출력부(450)는 정클럭(CLK)이 '하이'인 구간에서만 동작한다. 풀다운 구동부(452)는 유효구간이 정의된 라이징 데이터(V0,V2,V4,V6,V8)를 하나씩 입력받는 병렬 트랜지스터(NM02~NM06)를 포함하여 구성된다. 병렬 트랜지스터(NM02~NM06)는 도 3에서 설명한 병렬 트랜지스터(371~380)와 동일한 원리로 동작하므로, 여기서는 이에 대한 더 이상의 설명을 생략하기로 한다.

폴링 출력부(460)는 유효구간이 정의된 폴링 데이터(V1,V3,V5,V7,V9)를 입력으로 하고, 입력된 데이터(V1,V3,V5,V7,V9) 중 유효구간에 속하는 데이터에 응답하여 폴링 출력단(FDO)을 구동한다. 폴링 출력부(460)는 폴링 출력단(FDO)을 풀업 구동하기 위한 풀업 구동부(461)와 폴링 풀력단(FDO)을 풀다운 구동하기 위한 풀다운 구동부(462)를 포함하여 구성된다. 풀업 구동부(461) 내의 트랜지스터(PM02)는 정클럭(CLK)을 입력받아 동작한다. 따라서 풀업 구동부(461)는 정클럭(CLK)이 '로우'인 구간에서만 동작한다. 풀다운 구동부(462) 내의 트랜지스터(NM07)는 부클럭(CLKB)을 입력받아 동작한다. 따라서 풀다운 구동부(462)는 정클럭(CLK)이 '로우'인 구간에서만 동작한다. 즉, 폴링 출력부(460)는 정클럭(CLK)이 '로우'인 구간에서만 동작한다. 풀다운 구동부(462)는 유효구간이 정의된 폴링 데이터(V1,V3,V5,V7,V9)를 하나씩 입력받는 병렬 트랜지스터(NM08~NM12)를 포함하여 구성된다. 병렬 트랜지스터(NM08~NM12)는 도 3에서 설명한 병렬 트랜지스터(371)와 동일한 원리로 동작하므로, 여기서는 이에 대한 더 이상의 상세한 설명을 생략하기로 한다.

참고로, 반도체 메모리장치에서는 도 4와 같이, 라이징 데이터(P0,P2,P4,P6,P8)는 라이징 데이터끼리 폴링 데이터(P1,P3,P5,P7,P9)는 폴링 데이터끼리 데이터를 직렬로 정렬하는 방식의 병-직렬 변환을 사용하는 경우가 많다.

도 5는 도 4의 전체 동작을 도시한 타이밍도이다.

도 5를 참조하면, 개시신호(START)가 쉬프트되어 라이징 전송 활성화 신호(A1,A3,A5,A7,A9)와 폴링 전송 활성화 신호(A0,A2,A4,A6,A8)가 생성된다. 그리고 정클럭(CLK)과 폴링 전송 활성화 신호(A0,A2,A4,A6,A8)가 모두 '하이'인 구간이 라이징 데이터(P0,P2,P4,P6,P8)의 유효구간으로 정의되어 유효구간이 정의된 라이징 데이터(V0,V2,V4,V6,V8)가 생성된다. 또한, 부클럭(CLKB)과 라이징 전송 활성화 신호(A1,A3,A5,A7,A9)가 모두 '하이'인 구간이 폴링 데이터(P1,P3,P5,P7,P9)의 유효구간으로 정의되어 유효구간이 정의된 폴링 데이터(V1,V3,V5,V8,V9)가 생성된다.

유효구간이 정의된 라이징 데이터(V0,V2,V4,V6,V8)는 각각 자신의 유효구간에서 라이징 출력단(RDO)으로 전달된다. 따라서 라이징 출력단(RDO)에는 라이징 데이터(/D0,/D2,/D4,/D6,/D8)가 직렬로 정렬된다. 유효구간이 정의된 폴링 데이터(V1,V3,V5,V7,V9)는 각각 자신의 유효구간에서 폴링 출력단(FDO)으로 전달된다. 따라서 폴링 출력단(FDO)에는 폴링 데이터(/D1,/D3,/D5,/D7,/D9)가 직렬로 정렬된다. 도면의 데이터(D0~D9)에 붙은 기호 '/'는 해당 데이터가 반전된 데이터임을 나타낸다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

특히, 상기한 실시예에서는 10:1로 병-직렬 변환이 이루어지는 것을 도시하 였으나, 본 발명의 원리를 이용하여 12:1, 18:1등 다양한 비율의 병-직렬 변환을 할 수 있음은 당연하다.

도 1은 4개의 병렬 데이터가 직렬로 변환되는 과정을 도시한 도면.

도 2는 다수의 병렬 데이터를 직렬로 정렬하기 위해, 각각의 병렬 데이터가 출력단에 전달되는 시점을 결정해주는 데이터 선택신호를 생성하는 방법을 설명하기 위한 타이밍도.

도 3은 본 발명의 일실시예에 따른 병-직렬 변환회로의 구성도.

도 4는 본 발명의 다른 실시예에 따른 병-직렬 변환회로의 구성도.

도 5는 도 4의 전체 동작을 도시한 타이밍도.

Claims

다수의 병렬 데이터를 직렬로 변환하는 병-직렬 변환회로에 있어서,

개시신호를 순차적으로 쉬프트해 다수의 전송 활성화신호를 생성하는 쉬프트부;

클럭과 상기 다수의 전송 활성화신호를 이용하여 상기 다수의 병렬 데이터의 유효 구간을 정의하는 유효구간 생성부; 및

유효 구간이 정의된 상기 다수의 병렬 데이터를 입력으로 하고, 입력된 데이터 중 유효 구간에 속하는 데이터에 응답하여 출력단을 구동하는 출력부

를 포함하는 병-직렬 변환회로.
제 1항에 있어서,

상기 쉬프트부는,

상기 개시신호를 상기 클럭에 기반하여 쉬프트하는 것을 특징으로 하는 병-직렬 변환회로.
제 1항에 있어서,

상기 다수의 전송 활성화 신호는,

각각 1/2클럭씩 쉬프트된 것을 특징으로 하는 병-직렬 변환회로.
제 1항에 있어서,

상기 유효구간 생성부는,

상기 다수의 병렬 데이터가 서로 유효구간이 겹치지 않도록 정의하는 것을 특징으로 하는 병-직렬 변환회로.
제 4항에 있어서,

상기 유효구간 생성부는,

상기 다수의 병렬 데이터가 자신의 유효구간이 아닌 구간 동안에는 데이터 값에 상관없이 소정 논리 레벨로 고정되도록 하는 것을 특징으로 하는 병-직렬 변환회로.
제 4항에 있어서,

상기 유효구간 생성부는,

상기 클럭의 '하이'구간과 상기 다수의 쉬프트 신호의 활성화 구간이 겹치는 구간, 상기 클럭의 '로우'구간과 상기 다수의 쉬프트 신호의 활성화 구간이 겹치는 구간을 상기 다수의 병렬 데이터 각각의 유효한 구간으로 정의하는 것을 특징으로 하는 병-직렬 변환회로.
제 5항에 있어서,

상기 유효구간 생성부는,

상기 다수의 병렬 데이터 중 하나와 상기 다수의 전송 활성화 신호 중 하나와 상기 메인클럭을 각각 입력받는 다수의 낸드게이트를 포함하는 것을 특징으로 하는 병-직렬 변환회로.
제 1항에 있어서,

상기 출력부는,

상기 출력단을 풀업 구동하기 위한 풀업 구동부와 상기 출력단을 풀다운 구동하기 위한 풀다운 구동부를 포함하고,

상기 풀다운 구동부는 상기 유효구간 생성부에 의해 유효구간이 정의된 다수의 데이터를 각각 하나씩 게이트에 입력받는 다수의 병렬 트랜지스터를 포함하는 것을 특징으로 하는 병-직렬 변환회로.
제 1항에 있어서,

상기 개시신호는,

상기 병-직렬 변환회로의 병-직렬 변환동작 개시 직전에 활성화되는 신호인 것을 특징으로 하는 병-직렬 변환회로.
다수의 병렬 데이터를 직렬로 변환하는 병-직렬 변환회로에 있어서,

정클럭과 부클럭을 이용해 개시신호를 순차적으로 쉬프트해 정클럭에 동기된 다수의 라이징 전송 활성화 신호와 부클럭에 동기된 다수의 폴링 전송 활성화 신호를 생성하는 쉬프트부;

정클럭과 상기 폴링 전송 활성화 신호를 이용하여 상기 다수의 병렬 데이터 중 라이징 데이터의 유효 구간을 정의하는 라이징 유효구간 생성부;

부클럭과 상기 라이징 전송 활성화 신호를 이용하여 상기 다수의 병렬 데이터 중 폴링 데이터의 유효 구간을 정의하는 폴링 유효구간 생성부;

상기 라이징 유효구간 생성부에 의해 유효구간이 정의된 다수의 병렬 데이터를 입력으로 하고, 입력된 데이터 중 유효 구간에 속하는 데이터에 응답하여 라이징 출력단을 구동하는 라이징 출력부; 및

상기 폴링 유효구간 생성부에 의해 유효구간이 정의된 다수의 병렬 데이터를 입력으로 하고, 입력된 데이터 중 유효 구간에 속하는 데이터에 응답하여 폴링 출력단을 구동하는 폴링 출력부

를 포함하는 병-직렬 변환회로.
제 10항에 있어서,

상기 라이징 유효구간 생성부와 상기 폴링 유효구간 생성부는,

상기 다수의 병렬 데이터가 서로 유효구간이 겹치지 않도록 유효구간을 정의하는 것을 특징으로 하는 병-직렬 변환회로.
제 11항에 있어서,

상기 라이징 유효구간 생성부와 상기 폴링 유효구간 생성부는,

상기 다수의 병렬 데이터가 자신의 유효구간이 아닌 구간 동안에는 데이터 값에 상관없이 소정 논리 레벨로 고정되도록 하는 것을 특징으로 하는 병-직렬 변환회로.
제 11항에 있어서,

상기 라이징 유효구간 생성부는,

상기 정클럭의 '하이'구간과 상기 폴링 전송 활성화 신호의 활성화 구간이 겹치는 구간을 자신이 입력받은 데이터 각각의 유효구간으로 정의하는 것을 특징으 로 하는 병-직렬 변환회로.
제 11항에 있어서,

상기 폴링 유효구간 생성부는,

상기 부클럭의 '하이'구간과 상기 라이징 전송 활성화 신호의 활성화 구간이 겹치는 구간을 자신이 입력받은 데이터 각각의 유효구간으로 정의하는 것을 특징으로 하는 병-직렬 변환회로.
제 10항에 있어서,

상기 라이징 출력부는,

상기 라이징 출력단을 풀업 구동하기 위한 풀업 구동부와 상기 라이징 출력단을 풀다운 구동하기 위한 풀다운 구동부를 포함하고,

상기 풀다운 구동부는 상기 라이징 유효구간 생성부에 의해 유효구간이 정의된 데이터를 각각 하나씩 게이트에 입력받는 다수의 병렬 트랜지스터를 포함하는 것을 특징으로 하는 병-직렬 변환회로.
제 10항에 있어서,

상기 개시신호는,

상기 병-직렬 변환회로의 병-직렬 변환동작 개시 직전에 활성화되는 신호인 것을 특징으로 하는 병-직렬 변환회로.
다수의 병렬 데이터를 출력단에 직렬로 정렬하기 위해, 각각의 병렬 데이터가 출력단에 전달되는 시점을 결정해주는 데이터 선택신호를 생성하는 방법에 있어서,

개시신호를 클럭에 동기하여 순차적으로 쉬프트해 제1 내지 제N 전송 활성화 신호를 생성하는 단계; 및

상기 클럭의 '하이' 및 '로우' 구간과 상기 전송 활성화 신호의 활성화 구간이 겹치는 구간 동안에 활성화되는 제1 내지 제N 데이터 선택신호를 생성하는 단계

를 포함하는 데이터 선택신호 생성방법.
제 17항에 있어서,

상기 제1 내지 제N 전송 활성화 신호는,

각각 1/2클럭씩 쉬프트된 신호인 것을 특징으로 하는 데이터 선택신호 생성방법.
제 18항에 있어서,

상기 전송 활성화 신호는

1클럭 동안 활성화되는 것을 특징으로 하는 데이터 선택회로 생성방법.
제 18항에 있어서,

상기 데이터 선택신호를 생성하는 단계는,

클럭의 '하이'구간과 상기 제1 내지 제N전송 활성화 신호 중 홀수번째 신호의 활성화 구간이 겹치는 구간 동안 활성화되는 제1 내지 제N 데이터 선택신호 중 홀수번째 데이터 선택신호를 생성하고,

클럭의 '로우'구간과 상기 제1 내지 제N전송 활성화 신호 중 짝수번째 신호의 활성화 구간이 겹치는 구간 동안 활성화되는 제1 내지 제N 데이터 선택신호 중 짝수번째 데이터 선택신호를 생성하는 것을 특징으로 하는 데이터 선택신호 생성방법.
제 17항에 있어서,

상기 개시신호는,

상기 다수의 병렬 데이터가 직렬로 정렬되어야 하는 시점 이전에 활성화되는 펄스 신호인 것을 특징으로 하는 데이터 선택신호 생성방법.