CN106782396B - 阵列基板栅极驱动电路 - Google Patents

Abstract

本发明提供一种阵列基板栅极驱动电路，包括构成M个驱动单元的2M级驱动电路，其中，相邻的两级驱动电路构成一驱动单元，任一驱动单元包括第一驱动电路和第二驱动电路。第一驱动电路包括第一扫描方向控制模块、第一锁存器和第一输出控制模块。第二驱动电路包括第二扫描方向控制模块、第二锁存器和第二输出控制模块。第一锁存器包括或非逻辑电路和可控反相器。二锁存器包括可控或非逻辑电路和反相器。本发明提供的阵列基板栅极驱动电路的每一驱动单元的两级驱动电路可生成多个栅极驱动信号，能够有效减小GOA电路所需的晶体管的数量，以适用于窄边框面板的设计。

Description

阵列基板栅极驱动电路

技术领域

本发明涉及液晶显示器驱动电路的技术领域，更具体地讲，涉及一种阵列基板栅极驱动电路。

背景技术

阵列基板栅极驱动(Gate Driver On Array，GOA)技术，是一种利用薄膜晶体管(Thin Film Transistor，TFT)液晶显示器阵列制程将栅极扫描驱动电路制作在阵列基板上，以实现逐行扫描的驱动方式的技术。液晶显示器中的每一行薄膜晶体管的栅极电压可以通过GOA电路提供。

目前，低温多晶硅技术(LTPS)中普遍采用CMOS GOA电路。然而传统的CMOS GOA电路设计，锁存电路使用的晶体管数量较多，不利于窄边框面板的设计。

发明内容

本发明的目的在于提供一种基于“或非锁存”逻辑的阵列基板栅极驱动电路，能够有效减小GOA电路所需的晶体管的数量，以适用于窄边框面板的设计。

为实现上述发明目的，提供本发明内容从而以简化形式介绍以下在具体实施方式中进一步描述的构思的选择。本发明内容不意图识别要求保护的主题的关键特征或必要特征，也不意图用作帮助确定要求保护的主题的范围。

根据一个总体的方面，提供一种阵列基板栅极驱动电路。所述阵列基板栅极驱动电路可包括构成M个驱动单元的2M级驱动电路，其中，相邻的两级驱动电路构成一驱动单元，任一驱动单元包括第一驱动电路和第二驱动电路，M是大于等于1的整数。第一驱动电路根据扫描方向控制信号来选择第一驱动电路的上一级驱动电路的级传信号或第二驱动电路的级传信号，并且基于所选择的级传信号和控制信号来生成第一驱动电路的级传信号，并且根据生成的第一驱动电路的级传信号和多个时钟信号来生成多个第一栅极驱动信号。第二驱动电路根据所述扫描方向控制信号来选择第一驱动电路的级传信号或第二驱动电路的下一级驱动电路的级传信号，并且基于所选择的级传信号和所述控制信号来生成第二驱动电路的级传信号，并且根据生成的第二驱动电路的级传信号和所述多个时钟信号来生成多个第二栅极驱动信号。

当所述扫描方向控制信号为正向扫描控制信号时，第一驱动电路选择上一级驱动电路的级传信号，第二驱动电路选择第一驱动电路的级传信号。在此，第一级驱动电路的上一级驱动电路的级传信号为由面板提供的电路起始信号。

当所述扫描方向控制信号为反向扫描控制信号时，第一驱动电路选择第二驱动电路的级传信号，第二驱动电路选择下一级驱动电路的级传信号。在此，第2M级驱动电路的下一级驱动电路的级传信号为由面板提供的电路起始信号。

优选地，第一驱动电路包括第一扫描方向控制模块、第一锁存器和第一输出控制模块。第一扫描方向控制模块根据所述扫描方向控制信号来选择第一驱动电路的上一级驱动电路的级传信号或第二驱动电路的级传信号；第一锁存器基于所选择的级传信号和所述控制信号来生成第一驱动电路的级传信号；第一输出控制模块根据第一驱动电路的级传信号和所述多个时钟信号来生成所述多个第一栅极驱动信号。

优选地，第一锁存器包括或非逻辑电路和可控反相器。或非逻辑电路接收第一扫描方向控制模块选择的级传信号以及来自可控反相器的第一驱动电路的级传信号，并且输出第一信号。可控反相器接收第一信号和所述控制信号，并且输出第一驱动电路的级传信号。

优选地，或非逻辑电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管。第一晶体管的栅极与第四晶体管的栅极连接，并接收第一扫描方向控制模块选择的级传信号，第一晶体管的漏极与第二晶体管的漏极连接，并且共同连接到第三晶体管的漏极，第一晶体管的源极与第二晶体管的源极连接，并且共同连接到恒压低电位，第二晶体管的栅极接收来自可控反相器的第一驱动电路的级传信号，第三晶体管的源极与第四晶体管的漏极连接，第四晶体管的源极连接到恒压高电位，其中，第一晶体管的漏极为或非逻辑电路的输出端，用于输出第一信号。

优选地，第一晶体管和第二晶体管为N型薄膜晶体管，第三晶体管和第四晶体管为P型薄膜晶体管。

优选地，可控反相器包括第五晶体管和第六晶体管。第五晶体管的栅极与第六晶体管的栅极连接，并且与或非逻辑电路的输出端连接，第五晶体管的源极接收所述控制信号，第五晶体管的漏极与第六晶体管的漏极连接，第六晶体管的源极连接到恒压低电位，其中，第六晶体管的漏极为可控反相器的输出端，用于输出第一驱动电路的级传信号。

优选地，第五晶体管为P型薄膜晶体管，第六晶体管为N型薄膜晶体管。

优选地，第二驱动电路包括第二扫描方向控制模块、第二锁存器和第二输出控制模块。第二扫描方向控制模块根据所述扫描方向控制信号来选择第一驱动电路的级传信号或第二驱动电路的下一级驱动电路的级传信号，第二锁存器基于第二扫描方向控制模块选择的级传信号和所述控制信号来生成第二驱动电路的级传信号，第二输出控制模块根据第二驱动电路的级传信号和所述多个时钟信号来生成所述多个第二栅极驱动信号。

优选地，第二锁存器包括可控或非逻辑电路和反相器。可控或非逻辑电路接收第二扫描方向控制模块选择的级传信号、所述控制信号以及来自反相器的第二驱动电路的级传信号，并且输出第二信号。反相器接收第二信号，并且输出第二驱动电路的级传信号。

优选地，可控或非逻辑电路包括：第七晶体管、第八晶体管、第九晶体管以及第十晶体管，第七晶体管的栅极与第十晶体管的栅极连接，并且共同接收第二扫描方向控制模块选择的级传信号，第七晶体管的漏极与第八晶体管的漏极连接，并且共同连接到第九晶体管的漏极，第七晶体管的源极与第八晶体管的源极连接，并且共同接收所述控制信号，第八晶体管的栅极接收来自反相器的第二驱动电路的级传信号，第九晶体管的源极与第十晶体管的漏极连接，第十晶体管的源极连接到恒压高电位，其中，第七晶体管的漏极为可控或非逻辑电路的输出端，用于输出第二信号。

优选地，第七晶体管和第八晶体管为N型薄膜晶体管，第九晶体管和第十晶体管为P型薄膜晶体管。

优选地，反相器包括第十一晶体管和第十二晶体管。第十一晶体管的栅极与第十二晶体管的栅极连接，并且与可控或非逻辑电路的输出端连接，第十一晶体管的源极连接到恒压高电位，第十一晶体管的漏极与第十二晶体管的漏极连接，第十二晶体管的源极连接到恒压低电位，其中，第十二晶体管的漏极为反相器的输出端，用于输出第二驱动电路的级传信号。

优选地，第十一晶体管为P型薄膜晶体管，第十二晶体管为N型薄膜晶体管。

优选地，第一输出控制模块包括多个第一传输门，所述多个第一传输门中的每个第一传输门根据第一驱动电路的级传信号和所述多个时钟信号中的一个来生成所述多个第一栅极驱动信号中的一个。

优选地，第二输出控制模块包括多个第二传输门，所述多个第二传输门中的每个第二传输门根据第二驱动电路的级传信号和所述多个时钟信号中的一个来生成所述多个第二栅极驱动信号中的一个。

优选地，所述多个时钟信号包括第一时钟信号和第二时钟信号。第一驱动电路根据生成的第一驱动电路的级传信号和所述第一时钟信号来生成一个第一栅极驱动信号，根据生成的第一驱动电路的级传信号和第二时钟信号来生成另一个第一栅极驱动信号；第二驱动电路根据生成的第二驱动电路的级传信号和所述第一时钟信号来生成一个第二栅极驱动信号，根据生成的第二驱动电路的级传信号和所述第二时钟信号来生成另一第二栅极驱动信号。

有益效果：

本发明提供的阵列基板栅极驱动电路的每一驱动单元的两级驱动电路可生成多个栅极驱动信号，能够有效减小GOA电路所需的晶体管的数量，以适用于窄边框面板的设计。

附图说明

图1A是示出根据示例实施例的GOA电路的结构示图；

图1B是示出根据示例实施例的任一驱动单元100的结构示图；

图2是示出根据示例实施例的任一驱动单元100中的第一驱动电路和第二驱动电路的结构示图；

图3是示出根据示例实施例的GOA电路的正向扫描时的工作时序图；

图4是示出根据示例实施例的GOA电路的反向扫描时的工作时序图。

贯穿附图和具体实施方式，相同的参考标号表示相同的元件。附图可以是不按比例的，并且为了清楚、示出和方便，可夸大附图中的元件的相对大小、比例和描述。

具体实施方式

本发明可具有各种变形和各种实施例，其中，下面参照附图对示例实施例进行详细描述。然而，应理解，本发明不限于这些实施例，而是包括本发明的精神和范围内的所有变形、等同物和替换。

在本发明中，包括诸如“第一”和“第二”等序数的表述可修饰各种元件。然而，这些元件不被以上表述所限制。在不脱离本发明的示例实施例的范围的情况下，第一元件可被称为第二元件，并且相似地，第二元件可被称为第一元件。

图1A是示出根据示例实施例的左右两个阵列基板栅极驱动(GOA)的结构示图。

参照图1A，在实际电路中，用于生成栅极驱动信号的GOA包括左右两个阵列基板，分别独立地进行工作。左边的GOA电路和右边的GOA电路结构相同。

以左边的GOA电路为例，根据示例实施例的GOA电路包括2M级驱动电路，相邻的两级驱动电路构成一驱动单元，例如，第一级驱动电路和第二级驱动电路构成第一驱动单元，第三级驱动电路和第四级驱动电路构成第二驱动单元，依次类推，因此，GOA电路共包括M个驱动单元，M是大于等于1的整数，一般可根据设计需要来选择M的大小。2M级驱动电路中的奇数级的驱动电路(例如，第一级驱动电路、第三级驱动电路…第2M-1级驱动电路等)的电路结构相同，偶数级的驱动电路(例如，第二级驱动电路、第四级驱动电路…第2M级驱动电路等)的电路结构相同。因此，M个驱动单元的电路结构相同。

如图1A中所示，每一级驱动电路均与控制信号(CT)、第一时钟信号(CK1)、第二时钟信号(CK2)、扫描方向控制信号(U2D、D2U)、复位信号(Reset)、恒压高电位信号(VGH)和恒压低电位信号(VGL)连接。第一级驱动电路和第2M级驱动电路均与电路起始信号(STVL)连接。

第一时钟信号(CK1)和第二时钟信号(CK2)中的每个时钟信号可用于生成栅极驱动信号。在本发明的示例实施例中，仅以第一时钟信号(CK1)和第二时钟信号(CK2)两个时钟信号作为示例，但是本发明不限于此，可根据面板上的像素的驱动需要来提供多于两个的时钟信号，使得每级驱动电路生成多于两个的栅极驱动信号。

在图1B中，以任一驱动单元100中的电路结构为例来详细描述根据示例实施例的GOA电路。根据上述描述，任一驱动单元100包括两级驱动电路，在此，假设任一驱动单元100可包括第N级驱动电路和第N+1级驱动电路。换言之，任一驱动单元100可包括第一驱动电路和第二驱动电路，根据上面的假设，第一驱动电路即为第N级驱动电路，第二驱动电路即为第N+1级驱动电路。

任一驱动单元100的上一驱动单元中的第二驱动电路(即，第N-1级驱动电路)为第N级驱动电路的上一级驱动电路。任一驱动单元100中的第二驱动电路(即，第N+1级驱动电路)为第N级驱动电路的下一级驱动电路。任一驱动单元100的下一驱动单元中的第一驱动电路(即，第N+2级驱动电路)为第N+1级驱动电路的下一级驱动电路。

根据示例实施例的GOA电路可进行正向扫描和反向扫描。

当U2D为恒压高电平、D2U为恒压低电平时，扫描方向控制信号为正向扫描控制信号，即，GOA电路可进行正向扫描。第N级驱动电路根据正向扫描控制信号选择输出其上一级驱动电路(第N-1级驱动电路)的级传信号，并且根据第N-1级驱动电路的级传信号和控制信号CT来生成第N级驱动电路的级传信号，然后第N级驱动电路根据生成的第N级驱动电路的级传信号和第一时钟信号CK1来生成第一栅极驱动信号，根据生成的第N级驱动电路的级传信号和第二时钟信号CK2来生成第三栅极驱动信号。

在正向扫描时，上述生成的第N级驱动电路的级传信号可启动其下一级驱动电路，即，第N+1级驱动电路的工作。也就是说，当第N级驱动电路的级传信号生成时，第N+1级驱动电路根据正向扫描控制信号来选择输出第N级驱动电路的级传信号，并且根据第N级驱动电路的级传信号和控制信号CT来生成第N+1级驱动电路的级传信号，然后，第N+1级驱动电路根据生成的第N+1级驱动电路的级传信号和第一时钟信号CK1来生成第二栅极驱动信号，根据生成的第N+1级驱动电路的级传信号和第二时钟信号CK2来生成第四栅极驱动信号。

当D2U为恒压高电平、U2D为恒压低电平时，扫描方向控制信号为反向扫描控制信号，即，GOA电路可进行反向扫描。此时，第N+1级驱动电路根据反向扫描控制信号选择输出第N+2级驱动电路的级传信号，并且基于第N+2级驱动电路的级传信号和控制信号CT来生成第N+1级驱动电路的级传信号，然后第N+1级驱动电路根据生成的第N+1级驱动电路的级传信号和第一时钟信号CK1来生成第五栅极驱动信号，根据生成的第N+1级驱动电路的级传信号和第二时钟信号CK2来生成第七栅极驱动信号。

在反向扫描时上述生成的第N+1级驱动电路的级传信号可启动其上一级驱动电路，即第N级驱动电路的工作。也就是说，当第N+1级驱动电路的级传信号生成时，第N级驱动电路根据反向扫描控制信号选择输出第N+1级驱动电路的级传信号，并且基于第N+1级驱动电路的级传信号和控制信号CT来生成第N级驱动电路的级传信号，然后根据生成的第N级驱动电路的级传信号和第一时钟信号CK1来生成第一栅极驱动信号，根据生成的第N级驱动电路的级传信号和第二时钟信号CK2来生成第三栅极驱动信号。

以左边的GOA电路为例的示例实施例中，无论是正向扫描还是反向扫描，根据示例实施例的任一驱动单元100的两级驱动电路可生成4个栅极驱动信号(即，第一栅极驱动信号、第三栅极驱动信号、第五栅极驱动信号和第七栅极驱动信号)，以用于分别驱动控制面板上的相应的行的像素。

在右边的GOA电路的示例实施例中，无论是正向扫描还是反向扫描，右边的GOA电路中的任一驱动单元可生成4个栅极驱动信号(即，如图1A所示的第二栅极驱动信号、第四栅极驱动信号、第六栅极驱动信号和第八栅极驱动信号)，以用于分别驱动控制面板上的相应的行的像素。

下面将参照图2来详细描述根据示例实施例的任一驱动单元100中的第一驱动电路200和第二驱动电路300(即，第N级驱动电路和第N+1级驱动电路)的结构示图。

参照图2，任一驱动单元100中的第一驱动电路200，即，第N级驱动电路200可包括：第一扫描方向控制模块201、第一锁存器202和第一输出控制模块203。在该示例实施例中，第一锁存器202可包括或非逻辑电路202_1和可控反相器202_2。

第N级驱动电路200的第一扫描方向控制模块201由两个传输门TG构成，第一扫描方向控制模块201的输入连接到第N-1级驱动电路的级传信号ST(N-1)、扫描方向控制信号(U2D、D2U)和第N+1级驱动电路的级传信号ST(N+1)。第一扫描方向控制模块201根据扫描方向控制信号来选择输出第N-1级驱动电路的级传信号ST(N-1)或第N+1级驱动电路的级传信号ST(N+1)。具体来说，第一扫描方向控制模块201根据正向扫描控制信号来选择输出第N-1级驱动电路的级传信号ST(N-1)，根据反向扫描控制信号来选择输出第N+1级驱动电路的级传信号ST(N+1)。

第N级驱动电路200的第一锁存器202接收第一扫描方向控制模块201选择输出的级传信号以及来自面板上的集成电路(IC)的控制信号CT来生成第N级驱动电路的级传信号STN。

生成的第N级驱动电路的级传信号可输入到第一输出控制模块203。如图2所示，第一输出控制模块203由一个反相器和两个第一传输门TG构成。当时钟信号多于两个时，可通过增加第一传输门的个数(例如，传输门TG的总数与时钟信号的个数相同)来生成多个第一栅极驱动信号。具体地说，多个第一传输门中的每个第一传输门根据第一驱动电路的级传信号和多个时钟信号中的一个时钟信号来生成多个第一栅极驱动信号中的一个。

第一输出控制模块203接收来自面板的第一时钟信号CK1和第二时钟信号CK2，并且基于第N级驱动电路的级传信号(被输入到反相器以及两个传输门TG)以及第一时钟信号CK1和第二时钟信号CK2(分别被输入到两个传输门TG)，来分别生成第一栅极驱动信号和第三栅极驱动信号。具体地说，第二输出控制模块303根据第N级驱动电路的级传信号以及第一时钟信号CK1生成第五栅极驱动信号，根据第N级驱动电路的级传信号以及第二时钟信号CK2生成第七栅极驱动信号。

生成的第N级驱动电路的级传信号还可在正向扫描中，用于启动下一级驱动电路(即，第N+1级驱动电路)，在反向扫描中，用于启动上一级驱动电路(第N-1级驱动电路)。稍后将参照图3和图4来详细描述其正向扫描工作时序和反向扫描工作时序。

现在返回参照图2来详细地描述第一锁存器202中的或非逻辑电路202_1和可控反相器202_2的结构图。

参照图2，或非逻辑电路202_1可包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4。

第一晶体管T1的栅极与第四晶体管T2的栅极连接，并接收第一扫描方向控制模块201选择输出的级传信号。第一晶体管T1的漏极与第二晶体管T2的漏极连接，并且共同连接到第三晶体管T3的漏极。第一晶体管T1的源极与第二晶体管T2的源极连接，并且共同连接到恒压低电位VGL。第二晶体管T2的栅极接收来自可控反相器202_2的第一驱动电路的级传信号。第三晶体管T3的源极与第四晶体管T4的漏极连接。第四晶体管T4的源极连接到恒压高电位VGH。在该示例实施例中，第一晶体管T1的漏极可为或非逻辑电路的输出端，用于输出第一信号。

在示例实施例中，第一晶体管T1和第二晶体管T2为N型薄膜晶体管，第三晶体管T3和第四晶体管T4为P型薄膜晶体管。

参照图2，可控反相器202_2可包括第五晶体管T5和第六晶体管T6。

第五晶体管T5的栅极与第六晶体管T6的栅极连接，并且与或非逻辑电路202_1的输出端连接。第五晶体管T5的源极接收控制信号CT。第五晶体管T5的漏极与第六晶体管T6的漏极连接。第六晶体管T6的源极连接到恒压低电位VGL。第六晶体管T6的漏极为可控反相器202_2的输出端，用于输出第一驱动电路的级传信号。

在示例实施例中，第五晶体管T5可为P型薄膜晶体管，第六晶体管T6可为N型薄膜晶体管。

根据示例实施例，在第一锁存器202中，控制信号CT被输入到可控反相器202_2。具体来说，任一驱动单元100的第一驱动电路中的或非逻辑电路202_1接收第一扫描方向控制模块201选择的级传信号以及来自可控反相器202_2的第一驱动电路的级传信号，并且输出第一信号。可控反相器202_2接收第一信号和控制信号CT，并且输出第一驱动电路的级传信号。

参照图2，任一驱动单元100中的第二驱动电路300，即，第N+1级驱动电路，可包括：第二扫描方向控制模块301、第二锁存器302和第二输出控制模块303。在该示例实施例中，第二锁存器302可包括可控或非逻辑电路302_1和反相器302_2。第二扫描方向控制模块301和第一扫描方向控制模块201的电路结构相同。第二输出控制模块303和第一输出控制模块203的电路结构相同。

第N+1级驱动电路的第二扫描方向控制模块301的输入连接到第N级驱动电路的级传信号STN、扫描方向控制信号(U2D、D2U)和第N+2级驱动电路的级传信号ST(N+2)。第二扫描方向控制模块301根据扫描方向控制信号来选择输出第N级驱动电路的级传信号STN或第N+2级驱动电路的级传信号ST(N+2)。换言之，第一扫描方向控制模块201根据正向扫描控制信号来选择输出第N级驱动电路的级传信号STN，根据反向扫描控制信号来选择输出第N+2级驱动电路的级传信号ST(N+2)。

第N+1级驱动电路的第二锁存器302接收第二扫描方向控制模块301选择输出的级传信号以及控制信号CT来生成第N+1级驱动电路的级传信号ST(N+1)。

生成的第N+1级驱动电路的级传信号可输入到第二输出控制模块303。

第二输出控制模块203由一个反相器和两个第二传输门TG构成。当时钟信号多于两个时，可通过增加第二传输门的个数(例如，传输门TG的总数与时钟信号的个数相同)来生成多个第二栅极驱动信号。具体地说，多个第二传输门中的每个第二传输门根据第二驱动电路的级传信号和多个时钟信号中的一个时钟信号来生成多个第二栅极驱动信号中的一个。

第二输出控制模块303接收第一时钟信号CK1和第二时钟信号CK2，并且基于第N+1级驱动电路的级传信号以及第一时钟信号CK1和第二时钟信号CK2，来分别生成第一栅极驱动信号和第三栅极驱动信号。具体地说，第一输出控制模块203根据第N级驱动电路的级传信号以及第一时钟信号CK1生成第一栅极驱动信号，根据第N级驱动电路的级传信号以及第二时钟信号CK2生成第三栅极驱动信号。

生成的第N+1级驱动电路的级传信号还可在正向扫描中，用于启动下一级驱动电路(即，第N+2级驱动电路)，在反向扫描中，用于启动上一级驱动电路(第N级驱动电路)。稍后将参照图3和图4来详细描述其正向扫描工作时序和反向扫描工作时序。

现在返回参照图2来详细地描述第二锁存器302中的可控或非逻辑电路302_1和反相器302_2的结构图。

参照图2，可控或非逻辑电路包括：第七晶体管T7、第八晶体管T8、第九晶体管T9以及第十晶体管T10。

第七晶体管T7的栅极与第十晶体管T10的栅极连接，并且共同接收第二扫描方向控制模块301选择的级传信号。第七晶体管T7的漏极与第八晶体管T8的漏极连接，并且共同连接到第九晶体管T9的漏极。第七晶体管T7的源极与第八晶体管T8的源极连接，并且共同接收控制信号CT。第八晶体管T8的栅极接收来自反相器302_2的第二驱动电路的级传信号。第九晶体管T9的源极与第十晶体管T10的漏极连接。第十晶体管T10的源极连接到恒压高电位VGH。在该示例实施例中，第七晶体管T7的漏极为可控或非逻辑电路302_1的输出端，用于输出第二信号。

在示例实施例中，第七晶体管T7和第八晶体管T8为N型薄膜晶体管，第九晶体管T9和第十晶体管T10为P型薄膜晶体管。

反相器302_2可包括第十一晶体管T11和第十二晶体管T12。

第十一晶体管T11的栅极与第十二晶体管T12的栅极连接，并且与可控或非逻辑电路302_1的输出端连接。第十一晶体管T11的源极连接到恒压高电位VGH。第十一晶体管T11的漏极与第十二晶体管T12的漏极连接。第十二晶体管T12的源极连接到恒压低电位VGL。在示例实施例中，第十二晶体管T12的漏极为反相器302_2的输出端，用于输出第二驱动电路的级传信号。

在示例实施例中，第十一晶体管T11为P型薄膜晶体管，第十二晶体管T12为N型薄膜晶体管。

根据示例实施例，在第二锁存器302中，控制信号CT被输入到可控或非逻辑电路302_1。具体来说，任一驱动单元100的第二驱动电路中的可控或非逻辑电路302_1接收第二扫描方向控制模块301选择的级传信号、控制信号CT以及来自反相器302_2的第二驱动电路的级传信号，并且输出第二信号。反相器302_2接收第二信号，并且输出第二驱动电路的级传信号。

此外，图2中所示的第一驱动电路和第二驱动电路还可分别包括复位电路，用于接收来自IC的复位信号Reset，以在正向扫描或反向扫描开始时，电路起始信号STV来临之前对GOA电路进行复位处理，所有级传信号被复位为低电平。

图3是示出根据示例实施例的GOA电路正向扫描时的工作时序图。

以图1B中所示的包括第N级驱动电路和第N+1级驱动电路的任一驱动单元100为例来详细描述GOA电路正向扫描时的工作时序。

参照图3，当U2D为恒压高电平、D2U为恒压低电平时，扫描方向控制信号为正向扫描控制信号。在正向扫描时，上一级驱动电路的级传信号(即，为高电平信号时)用于启动下一级驱动电路。

在正向扫描时，第N级驱动电路选择上一级驱动电路(即，第N-1级驱动电路)的级传信号ST(N-1)作为启动信号。

在第一时间段S1，当高电平信号的ST(N-1)来临时，或非逻辑电路输出的第一信号仍为高电平(未示出)。这是由于输入到第一驱动电路(第N级驱动电路)的可控反相器中的控制信号CT为低电平信号，可控反相器输出端的STN为低电平信号，或非逻辑电路的各个晶体管处于相对稳定的状态，即，或非逻辑电路不进行或非逻辑运算直接输出高电平信号。此时，可控反相器接收高电平的第一信号，并且将其反向，从而输出的第N级的级传信号STN为低电平信号。

在第二时间段S2，控制信号CT从低电平变为高电平，第N-1级驱动电路的级传信号ST(N-1)从高电平变化到低电平，可控反相器输出的STN从低电平变为高电平。此时，第一锁存器的或非逻辑电路和可控反相器可可实现级传信号STN的锁存。具体来说，低电平的级传信号ST(N-1)和高电平的级传信号STN输入到或非逻辑电路，或非逻辑进行或非运算后输出的第一信号为低电平。低电平的第一信号输入到可控反相器，使得可控反相器输出高电平，从而第一锁存器实现级传信号STN的锁存。

在第N级驱动电路的级传信号为STN为高电平时，即，第二时间段S2期间，第一输出控制模块根据第一时钟信号CK1来生成第一栅极驱动信号GateN:1，根据第二时钟信号CK2来生成第三栅极驱动信号Gate N:2。

在第N级驱动电路的级传信号为STN为高电平(第二时间段S2)时，第N+1级驱动电路开始工作。在STN的高电平信号来临时，第二驱动电路(第N+1级驱动电路)的可控或非逻辑电路输出的第二信号为高电平(未示出)，则第二驱动电路(第N+1级驱动电路)的反相器输出的第N+1级驱动电路的级传信号ST(N+1)为低电平。

在第三时间段S3，输入到可控或非逻辑电路中的CT由高电平变为低电平，第N级驱动电路的级传信号STN从高电平变化到低电平，可控或非逻辑电路输出的第二信号为低电平(未示出)。此时，反相器接收低电平的第一信号，并且将其反向，从而输出的第N+1级的级传信号ST(N+1)为高电平信号。此时，第二锁存器的可控或非逻辑电路和反相器可实现级传信号ST(N+1)的锁存。

在第N+1级驱动电路的级传信号为ST(N+1)为高电平时，即，第三时间段S3期间，第二输出控制模块根据第一时钟信号CK1来生成第五栅极驱动信号GateN+1:1，根据第二时钟信号CK2来生成第七栅极驱动信号Gate N+1:2。

在第N+1级驱动电路的级传信号为ST(N+1)为高电平(第三时间段S3)时，第N+2级驱动电路开始工作，其工作时序与上述第N级驱动电路的工作时序相同。

图4是示出根据示例实施例的GOA电路反向扫描时的工作时序图。

仍以图1B中所示的包括第N级驱动电路和第N+1级驱动电路的任一驱动单元100为例来详细描述GOA电路正向扫描时的工作时序。

参照图4，当U2D为恒压低电平、D2U为恒压高电平时，扫描方向控制信号为反向扫描控制信号。在反向扫描时，下一级驱动电路的级传信号(即，为高电平信号时)用于启动上一级驱动电路。

在第一时间段S1，当高电平的级传信号ST(N+2)来临时，输入到可控反相器中的控制信号CT为高电平信号，此时可控或非逻辑电路输出高电平的第二信号(未示出)，反相器输出的第N+1级驱动电路的级传信号ST(N+1)为低电平。

在第二时间段S2，控制信号CT从高电平变为低电平，级传信号ST(N+2)从高电平变为低电平，此时可控或非逻辑电路输出低电平的第二信号(未示出)，反相器输出的第N+1级驱动电路的级传信号ST(N+1)为高电平。此时，第二锁存器的可控或非逻辑电路和反相器可实现级传信号ST(N+1)的锁存。

在第N+1级驱动电路的级传信号为ST(N+1)为高电平时，即，第二时间段S2期间，第二输出控制模块根据第二时钟信号CK2来生成第七栅极驱动信号GateN+1:2，根据第一时钟信号CK1来生成第五栅极驱动信号GateN+1:1。

在第N+1级驱动电路的级传信号ST(N+1)为高电平(第二时间段S2)时，第N级驱动电路开始工作。在ST(N+1)的高电平信号来临时，控制信号CT为低电平信号，或非逻辑电路输出的第一信号为高电平(未示出)，可控反相器输出的第N级的级传信号STN为低电平信号。

在第三时间段S3，控制信号CT从低电平变为高电平，第N+1级驱动电路的级传信号ST(N+1)从高电平变化到低电平，或非逻辑电路输出的第二信号为低电平(未示出)。此时，可控反相器输出的STN变为高电平。此时，第一锁存器的或非逻辑电路和可控反相器可实现级传信号STN的锁存。

在第N级驱动电路的级传信号为STN为高电平时，即，第三时间段S3期间，第一输出控制模块根据第二时钟信号CK2来生成第三栅极驱动信号GateN:2，根据第一时钟信号CK1来生成第一栅极驱动信号GateN:1。

在第N级驱动电路的级传信号为STN为高电平(第三时间段S3)时，第N-1级驱动电路开始工作，其工作时序与上述第N+2级驱动电路的工作时序相同。

虽然已在本发明的详细描述中对本发明的特定实施例进行了描述，但是在不脱离本发明的范围的情况下，可以以各种形式对本发明进行修改。因此，不应仅基于描述的示例实施例来确定本发明的范围，而是基于权利要求及其等同物来确定本发明的范围。

Claims (8)

1.一种阵列基板栅极驱动电路，包括构成M个驱动单元的2M级驱动电路，其中，相邻的两级驱动电路构成一驱动单元，任一驱动单元包括第一驱动电路和第二驱动电路，M是大于等于1的整数，

其中，第一驱动电路根据扫描方向控制信号来选择第一驱动电路的上一级驱动电路的级传信号或第二驱动电路的级传信号，并且基于所选择的级传信号和控制信号来生成第一驱动电路的级传信号，并根据生成的第一驱动电路的级传信号和多个时钟信号来生成多个第一栅极驱动信号；

第二驱动电路根据所述扫描方向控制信号来选择第一驱动电路的级传信号或第二驱动电路的下一级驱动电路的级传信号，并且基于所选择的级传信号和所述控制信号来生成第二驱动电路的级传信号，并根据生成的第二驱动电路的级传信号和所述多个时钟信号来生成多个第二栅极驱动信号；

第一驱动电路包括第一扫描方向控制模块、第一锁存器和第一输出控制模块，

其中，第一扫描方向控制模块根据所述扫描方向控制信号来选择第一驱动电路的上一级驱动电路的级传信号或第二驱动电路的级传信号；

第一锁存器基于所选择的级传信号和所述控制信号来生成第一驱动电路的级传信号；

第一输出控制模块根据第一驱动电路的级传信号和所述多个时钟信号来生成所述多个第一栅极驱动信号；

其中，第一锁存器包括或非逻辑电路和可控反相器，

其中，或非逻辑电路接收第一扫描方向控制模块选择的级传信号以及来自可控反相器的第一驱动电路的级传信号，并且输出第一信号，

可控反相器接收第一信号和所述控制信号，并且输出第一驱动电路的级传信号。

2.如权利要求1所述的阵列基板栅极驱动电路，其中，当所述扫描方向控制信号为正向扫描控制信号时，第一驱动电路选择上一级驱动电路的级传信号，第二驱动电路选择第一驱动电路的级传信号，

其中，第一级驱动电路的上一级驱动电路的级传信号为由面板提供的电路起始信号。

3.如权利要求1所述的阵列基板栅极驱动电路，其中，当所述扫描方向控制信号为反向扫描控制信号时，第一驱动电路选择第二驱动电路的级传信号，第二驱动电路选择下一级驱动电路的级传信号，

其中，第2M级驱动电路的下一级驱动电路的级传信号为由面板提供的电路起始信号。

4.如权利要求1的所述的阵列基板栅极驱动电路，其中，第二驱动电路包括第二扫描方向控制模块、第二锁存器和第二输出控制模块，

其中，第二扫描方向控制模块根据所述扫描方向控制信号来选择第一驱动电路的级传信号或第二驱动电路的下一级驱动电路的级传信号，

第二锁存器基于第二扫描方向控制模块选择的级传信号和所述控制信号来生成第二驱动电路的级传信号，

第二输出控制模块根据第二驱动电路的级传信号和所述多个时钟信号来生成所述多个第二栅极驱动信号。

5.如权利要求4的所述的阵列基板栅极驱动电路，其中，第二锁存器包括可控或非逻辑电路和反相器，

其中，可控或非逻辑电路接收第二扫描方向控制模块选择的级传信号、所述控制信号以及来自反相器的第二驱动电路的级传信号，并且输出第二信号，

反相器接收第二信号，并且输出第二驱动电路的级传信号。

6.如权利要求5所述的阵列基板栅极驱动电路，其中，第一输出控制模块包括多个第一传输门，

所述多个第一传输门中的每个第一传输门根据第一驱动电路的级传信号和所述多个时钟信号中的一个时钟信号来生成所述多个第一栅极驱动信号中的一个。

7.如权利要求6所述的阵列基板栅极驱动电路，其中，第二输出控制模块包括多个第二传输门，

所述多个第二传输门中的每个第二传输门根据第二驱动电路的级传信号和所述多个时钟信号中的一个时钟信号来生成所述多个第二栅极驱动信号中的一个。

8.如权利要求5所述的阵列基板栅极驱动电路，其中，所述多个时钟信号包括第一时钟信号和第二时钟信号，

第一驱动电路根据生成的第一驱动电路的级传信号和所述第一时钟信号来生成一个第一栅极驱动信号，根据生成的第一驱动电路的级传信号和第二时钟信号来生成另一个第一栅极驱动信号；

第二驱动电路根据生成的第二驱动电路的级传信号和所述第一时钟信号来生成一个第二栅极驱动信号，根据生成的第二驱动电路的级传信号和所述第二时钟信号来生成另一第二栅极驱动信号。

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