CN101799705B

CN101799705B - 一种高速dds信号发生器

Info

Publication number: CN101799705B
Application number: CN2010101303982A
Authority: CN
Inventors: 田书林; 刘科; 肖寅东; 王厚军; 黄建国; 徐啸林
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2010-03-23
Filing date: 2010-03-23
Publication date: 2012-03-21
Anticipated expiration: 2030-03-23
Also published as: CN101799705A

Abstract

本发明公开了一种高速DDS信号发生器，其时钟模块完成采样时钟的产生，提供具有相同频率且相位差依次递增360°/n的n路采样时钟信号。当输出用户需要的合成信号时，n路相位累加器产生n路累加值相同、但各路有一定延时的地址信号，对n个RAM存储器进行寻址，产生的波形数据传给DAC数模转换模块，完成波形数据的数字-模拟转换，并将转换所得n路模拟信号输入到信号叠加模块，完成多路模拟信号的叠加，模拟通道对叠加模拟信号进行滤波、加偏、放大、幅度调整处理，这样多路DDS并行合成，实现输出信号频率的n倍频，输出波形信号的频率得到了提高。本发明的高速DDS信号发生器基于一种简便的提高采样率的方法，电路结构简单。

Description

一种高速DDS信号发生器

技术领域

本发明涉及高速波形合成技术领域，具体来讲，涉及一种基于DDS的高速信号发生器。

背景技术

信号发生器作为一种信号源，因其能够产生不同频率、不同幅度的规则或者不规则的波形，在电子系统的测量、校验、试验及维护中得到了广泛的应用。随着现在电子芯片集成化的发展，仪器设备的结构越来越复杂，工作频率越来越高，对信号发生器的输出频率提出了更高的要求。

直接数字合成(Direct Digital Synthesis，以下简称DDS)是目前频率合成中的一种主要技术，具有低成本、低功耗、高分辨率、快速转换时间、可以产生任意波形以及切换时输出波形相位连续等特点，在信号发生器设计中被广泛采用。

DDS信号发生器组成原理如图1所示，包括：相位累加器1、波形查找表2、DAC 3三部分。

假设相位累加器1位数为N位，t时刻其累加值为K_t，频率控制字为M，则在下一采样时钟信号f的上升沿，其值增加M，即经过一个时钟周期T，T＝1/f，地址信号增加M：K_t+1＝K_t+M，若K_t+1＞2^N则溢出，余数将保留并参加下一次累加。由于一般情况下为提高波形精度，N值会取的较大，所以只取累加结果的高A位(A＜N)，作为输入到波形查找表2的地址，对波形查找表2进行寻址，将波形的相位信息转换为幅度信息，数模转换器(DAC)3完成数字波形到模拟波形之间的转换，输出用户想要的波形信号。

从图1我们可以看出，输出波形信号的频率由采样率决定，而采样率由相位累加器1、波形查找表2和数模转换器3三者的工作频率共同决定，其中数模转换器3的转换速度的提高成为了目前影响DDS波形合成信号输出频率的主要限制。

发明内容

本发明的目的在于克服现有技术中DDS波形合成信号输出频率受限的不足，提供一种高速DDS信号发生器。

为实现上述发明目的，本发明的高速DDS信号发生器，其特征在于，包括：

时钟模块，用于完成采样时钟信号的产生，提供具有相同频率且相位差依次递增360°/n的n路采样时钟信号；

波形数据存储模块，由n个RAM存储器组成，n个RAM存储器均相同地存储有输出波形信号的波形数据，并与时钟模块提供的n路采样时钟信号依次连接；

波形存储控制及地址产生模块，由地址累加模块和读写控制模块构成；地址累加模块包括n个相位累加器，分别与时钟模块输出的n路采样时钟信号依次连接，每个采样时钟，对输入的相同频率控制字进行一次累加，产生n路累加值相同、但各路有一定延时的n路地址信号分别作为波形数据存储模块中n个RAM存储器的采样地址；读写控制模块的波形数据线、写地址信号线以及读写控制线分别与n个RAM存储器连接；

中央处理模块，其频率控制字数据线、波形数据线、写地址信号线、读写使能线连接到波形存储控制及地址产生模块，用于向波形存储控制及地址产生模块中的n个相位累加器提供相同频率控制字；当向波形数据存储模块写入输出波形信号的波形数据时，由中央处理模块提供写地址信号和输出波形信号的波形数据，并通过写使能信号控制读写控制模块进行写操作，由读写控制模块直接对波形数据存储模块进行寻址，将波形数据写入；当合成用户需要的波形信号时，由地址累加模块提供n路累加值相同、但各路有一定延时的n路地址信号，中央处理模块通过读使能信号控制读写控制模块对波形数据存储模块进行读操作，读出n路输出波形信号的波形数据；

DAC数模转换模块，由n个数模转换器构成，n个数模转换器分别与波形存储控制及地址产生模块输出的n路输出波形信号的波形数据依次相连接，同时，还和时钟模块提供的n路采样时钟信号依次连接，用于对n路输出波形信号的波形数据进行数模转换，输出n路模拟信号；

信号叠加模块，与DAC数模转换模块连接，用于将DAC数模转换模块输出的n路模拟信号进行叠加，输出叠加模拟信号；

模拟通道，与信号叠加模块连接，用于对信号叠加模块输出的叠加模拟信号进行滤波、加偏、放大、幅度调整处理，输出用户需要的合成信号。

本发明的发明目的是这样实现的：

时钟模块完成采样时钟的产生，提供具有相同频率且相位差依次递增360°/n的n路采样时钟信号，如：1路采样时钟信号相位为0、2路采样时钟信号相位为360°/n、…、n路采样时钟信号相位为(n-1)360°/n。时钟模块的输出连接到波形数据存储模块、波形存储控制及地址产生模块和DAC数模转换模块的时钟输入端，为n路输出波形信号的波形数据的读取以及数模转换提供精确的采样时钟信号。

当输出用户需要的合成信号，波形数据存储模块产生n路输出波形信号的波形数据时，由地址累加模块的n路相位累加器在相同频率且相位差依次递增360°/n的n路采样时钟信号的控制下产生n路累加值相同、但各路有一定延时的n路地址信号，这些地址信号在对应的相同频率且相位差依次递增360°/n的n路采样时钟信号作用下对n个RAM存储器进行寻址，读出n路输出波形信号的波形数据，即分别产生波形数据第1点、第2点、…、第n点，产生的波形数据经过读写控制模块传给DAC数模转换模块。

读取的n路输出波形信号的波形数据：1路波形数据、2路波形数据、…、n路波形数据送到DAC数模转换模块。DAC数模转换模块输入端接收n路输出波形信号的波形数据后，在相应的采样时钟信号：1路采样时钟信号、2路采样时钟信号、…、n路采样时钟信号控制下，负责完成波形数据的数字-模拟转换，并将转换所得n路模拟信号：1路模拟信号、2路模拟信号、…、n路模拟信号输入到信号叠加模块，完成多路模拟信号的叠加，模拟通道对叠加模拟信号进行滤波、加偏、放大、幅度调整处理，这样多路DDS并行合成，实现输出信号频率的n倍频，输出波形信号的频率得到了提高。

本发明的高速DDS信号发生器基于一种简便的提高采样率的方法，电路结构简单。

附图说明

图1是现有技术DDS信号发生器的原理图；

图2是本发明高速DDS信号发生器的一种具体实施方式原理图；

图3是DAC芯片零阶保持采样和归零保持采样两种工作模式下时钟和数据；

图4是普通模式和RZ模式下DAC输出信号的幅频特性曲线；

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

图1是现有技术DDS信号发生器的原理图。在背景技术中，已经对现有技术的DDS信号发生器的构成和工作原理进行了详细说明，在此不再赘述。

图2是本发明高速DDS信号发生器的一种具体实施方式原理图。

在本实施例中，如图2所示，本发明的高速DDS信号发生器包括时钟模块1、波形数据存储模块2、波形存储控制及地址产生模块3、中央处理模块4、DAC数模转换模块5、信号叠加模块6以及模拟通道7。

时钟模块1负责为高速DDS信号发生器的n路通道提供时钟信号，这些时钟信号之间具有相同频率且相位差依次递增360°/n。在本实施例中，时钟模块1选择由晶振和n片DDS芯片实现，晶振负责为n片DDS芯片提供基准时钟信号，利用DDS芯片的倍频功能产生采样时钟信号，n路采样时钟信号之间的相位差可通过对DDS芯片的相位控制字编程来实现，将n片DDS芯片的控制信号连接在一起，以保证其提供的n路采样时钟信号具有相同频率且相位差依次递增360°/n。

波形数据存储模块2由n个RAM存储器组成，n个RAM存储器均相同地存储有输出波形信号的波形数据，并与时钟模块1提供的n路采样时钟信号依次连接，即1路采样时钟信号、2路采样时钟信号、…、n路采样时钟信号分别于RAM1、RAM2、…、RAMn连接。在本实施例中，波形数据存储模块2中的RAM存储器选用高速ZBT-SRAM芯片实现。ZBT-SRAM具有“no-wait”特性，读写操作之间几乎没有等待周期，在地址累加模块301和读写控制模块302的控制下，能够达到高速率同步读写数据的要求，保证本发明的高速DDS信号发生器优良的工作性能。

波形存储控制及地址产生模块3，由地址累加模块301和读写控制模块302构成。在地址累加模块301中包括n个相位累加器，分别与时钟模块输出的n路采样时钟信号依次连接，即相位累加器1、相位累加器2、、…、相位累加器n分别于RAM1、RAM2、…、RAMn连接。

每个采样时钟，对输入的相同频率控制字进行一次累加，产生n路累加值相同、但各路有一定延时的n路地址信号作为波形数据存储模块2中n个RAM存储器的采样地址。读写控制模块302的波形数据线、写地址信号线以及读写控制线分别与n个RAM存储器连接。

中央处理模块4的频率控制字数据线、波形数据线、写地址信号线、读写使能线连接到波形存储控制及地址产生模块3。中央处理模块4负责对整个高速DDS信号发生器的工作进行控制，提供频率控制字、波形数据、读写使能信号及写地址信号。当向波形数据存储模块3写入输出波形信号的波形数据时，由中央处理模块4提供写地址信号和输出波形信号的波形数据，并通过写使能信号控制读写控制模块302进行写操作，由读写控制模块302直接对波形数据存储模块3进行寻址，将波形数据写入；当合成用户需要的波形信号时，中央处理模块4由寄存器303向波形存储控制及地址产生模块3中的n个相位累加器提供相同频率控制字，这样地址累加模块301提供n路累加值相同、但各路有一定延时的n路地址信号，中央处理模块4通过读使能信号控制读写控制模块302对波形数据存储模块2进行读操作，读出n路输出波形信号的波形数据，分别产生波形数据第1点、第2点、…、第n点，产生的波形数据经过读写控制模块302传给DAC数模转换模块5。

在本实施例中，中央处理模块4模块功能选用由ARM芯片及其外围电路实现。在读取波形数据时，ARM芯片负责提供频率控制字，频率控制字经波形存储控制及地址产生模块3的寄存器303输入到地址累加模块301，和现有地址信号相加，即可得到下一次采样时所需的地址信号。

为了保证本发明的高速DDS信号发生器输出信号的幅频特性，在本实施中，在波形存储控制及地址产生模块3中设置有数字预校正模块304对读写控制模块302输出的波形数据进行预校正。

在本实施例中，波形存储控制及地址产生模块3由一片FPGA构成。

DAC数模转换模块5中n个数模转换器，即于DAC1、DAC2、…、DACn分别与波形存储控制及地址产生模块3输出的n路输出波形信号的波形数据依次相连接，同时，还和时钟模块1提供的n路采样时钟信号依次连接，用于对n路输出波形信号的波形数据进行数模转换，输出n路模拟信号。

数字-模拟转换中常采用的保持函数有两种：

零阶保持函数(Zero-Hold)，在采样时钟上升沿到来时，对输入数据进行数模转换，输入数据将被保持一个采样周期的时间，直到下一个采样时钟上升沿的到来才发生变化，又一次的采样过程开始。

归零保持函数(Return to Zero)，在采样时钟上升沿到来时，对输入数据进行数模转换，输入数据将被保持半个采样周期的时间，在下半个采样周期保持为零，这样就构成了一个采样时钟周期的数模转换。

两种保持函数的频域特性是有很大差异的，基于这种差异，DAC芯片也具有两种不同的工作模式，即普通模式和RZ模式。普通模式下DAC芯片将输入的数据进行数模转换并将其保持一个周期的时间，RZ模式下芯片工作由半个周期的数模转换和半个周期的无操作构成，如图3所示。由此，RZ模式下的采样保持时间由一个周期缩短到了半个周期，时域保持时间的缩短带来了频域的频谱扩展，比起普通模式下，函数包络上过零点之间的频谱扩大了两倍，如图4所示，这样得到的波形是很平坦的。

在本实施例中，DAC数模转换模块5中n个数模转换器均采用RZ模式，转换得到的n路模拟信号波形平坦，同时，为后续模拟通道的设计带来了很大的方便。

信号叠加模块6将DAC数模转换模块5输出的n路模拟信号进行叠加，输出叠加模拟信号。模拟通道7对信号叠加模块6输出的叠加模拟信号进行滤波、加偏、放大、幅度调整处理，输出用户需要的合成信号。

本信号发生器基于一种简便的提高采样率的方法，电路结构简单，应用价值高。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims

1.一种DDS信号发生器，其特征在于，包括：

时钟模块，用于完成采样时钟信号的产生，提供具有相同频率且第i+1路与第i路采样时钟信号之间的相位差相比于第i路与i-1路采样时钟信号之间的相位差增加360°/n，其中i＝1...n的n路采样时钟信号；

波形存储控制及地址产生模块，由地址累加模块和读写控制模块构成；地址累加模块包括n个相位累加器，分别与时钟模块输出的n路采样时钟信号依次连接，每个采样时钟，对输入的相同频率控制字进行一次累加，产生n路累加值相同、但各路有一定延时的地址信号分别作为波形数据存储模块中n个RAM存储器的采样地址；读写控制模块的波形数据线、写地址信号线以及读写控制线分别与n个RAM存储器连接；

中央处理模块，其频率控制字数据线、波形数据线、写地址信号线、读写使能线连接到波形存储控制及地址产生模块，用于向波形存储控制及地址产生模块中的n个相位累加器提供相同频率控制字；当向波形数据存储模块写入输出波形信号的波形数据时，由中央处理模块提供写地址信号和输出波形信号的波形数据，并通过写使能信号控制读写控制模块进行写操作，由读写控制模块直接对波形数据存储模块进行寻址，将波形数据写入；当合成用户需要的波形信号时，由地址累加模块提供n路累加值相同、但各路有一定延时的地址信号，中央处理模块通过读使能信号控制读写控制模块对波形数据存储模块进行读操作，读出n路输出波形信号的波形数据；

2.根据权利要求1所述的DDS信号发生器，其特征在于，所述的波形数据存储模块中的RAM存储器选用ZBT-SRAM芯片实现。

3.根据权利要求1所述的DDS信号发生器，其特征在于，所述的DAC数模转换模块中n个数模转换器均采用RZ模式的数模转换器。

4.根据权利要求1所述的DDS信号发生器，其特征在于，所述的波形存储控制及地址产生模块由一片FPGA构成，在波形存储控制及地址产生模块中设置有数字预校正模块对读写控制模块输出的波形数据进行预校正。