CN1831541A - 一种多路同步正弦信号发生器 - Google Patents
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Abstract
一种多路同步正弦信号发生器，该信号发生器由直接数字合成时钟源、波形存储器、接口控制电路、控制器和多个数字模拟转换通道组成，直接数字合成时钟源在控制器的控制下产生频率可调的时钟信号；数字模拟转换器以该频率可调的时钟信号作为采样频率，在接口控制电路的控制下，将波形存储器中的数据依次、循环转换成模拟信号，经过滤波、放大后，输出频率可调的正弦波；控制器通过接口控制电路，控制各数字模拟转换器所转换波形存储器中的数据的起始位置，就可以同步产生多路频率相同、相位差一定的正弦信号；通过整数抽取波形存储器中的数据，经过数字模拟转换器，就可以得到整频率倍数的正弦信号。
Description
技术领域
本发明涉及一种多路同步相位可调、频率可调的正弦信号发生器，属于电信号产生和处理技术领域。
背景技术
本发明主要应用于谐振式传感器频率特性的测试领域，目的是为这类传感器提供激励信号，以及基于锁相放大原理的微弱信号检测电路中所需要的参考信号。
为了精确的测量谐振式传感器的频率特性，要求所用的信号发生器能够在一定的频率范围(10Hz到500kHz)内，同步提供多路频率分辨率较高(＜1mHz)，且各路间相位差可调、频率可整倍数调节的正弦信号。
在一定频率范围内、产生频率分辨率较高的正弦信号的场合，通常采用直接数字合成技术(Direct Digital Synthesis)，简称DDS。ADI公司的《ATechnical Tutorial on Digital Signal Synthesis》详细地论述了DDS技术的原理。ADI及其它公司已经开发出了多种DDS芯片，但是这些DDS芯片通常只能产生单频率信号，有的可以产生两路正交的正弦信号，而没有一种可以同步产生多路频率分辨率较高，且各路间相位差可调、频率可倍整数调节的正弦信号。
图5给出了一种利用多个DDS芯片实现同步产生多路分辨率较高，且各路间相位差可调、频率可整倍数调节的正弦信号的信号发生器的结构示意图。图5所示的信号发生器由于采用了多个DDS芯片，成本和功耗较高，而且所产生正弦信号的频率分辨率无法进一步提高。
目前，通用的信号发生器也无法同步产生多路频率分辨率较高，且各路间相位差可调、频率可整倍数调节的正弦信号。
发明内容
本发明的技术解决问题是：克服现有技术的不足，提供一种多路同步正弦信号发生器，该正弦信号可产生多路同步频率可调、相位可调及频率可整数倍调节的正弦信号。
本发明的技术解决方案：一种多路同步正弦信号发生器，该信号发生器由直接数字合成时钟源、波形存储器、接口控制电路、控制器和多个数字模拟转换通道组成，控制器分别与直接数字合成时钟源和接口控制电路的输入端相接，控制直接数字合成时钟源产生频率可调的时钟信号，该时钟信号经过接口控制电路与多个数字模拟转换通道相接，多个数字模拟转换通道与接口控制电路的输出端相接，波形存储器输出的波形经过接口控制电路接至多个数字模拟转换通道；直接数字合成时钟源在控制器的控制下产生频率可调的时钟信号，数字模拟转换通道以该频率可调的时钟信号作为采样频率，在接口控制电路的控制下，将波形存储器中的数据依次、循环转换成模拟信号，经过滤波、放大后，即可输出频率可调的正弦波；控制器通过接口控制电路，控制各数字模拟转换器所转换数据的起始位置，就可以同步产生多路频率相同、相位差一定的正弦信号；通过整数抽取波形存储器中的数据，经过数字模拟转换器，就可以得到整频率倍数的正弦信号。
本发明的原理：本发明采用了变采样率的方法来实现不同频率的周期信号的产生。波形存储器中保存有一个周期的正弦数表，数据个数为N，数据从1到N排列。控制器通过控制直接数字合成时钟源产生频率可调的时钟信号f0，用f0作为各数字模拟转换器的采样时钟，数字模拟转换器依次、循环地将波形存储器中的数据转换成模拟信号，经过滤波、放大后，即可输出频率可调的正弦波信号f1，信号的频率由波形存储器中数据的个数N和f0决定，f1＝f0/N，由此可见，本发明实现的正弦信号发生器所产生正弦信号的频率分辨率相对于在直接数字合成时钟源中所采用的DDS芯片提高了N倍；控制器通过接口控制电路，控制各数字模拟转换器所转换数据的起始位置，就可以同步产生多路频率相同、相位差一定的正弦信号，若控制器控制一路数字模拟转换器从第M1(1≤M1≤N)个数据，另一路数字模拟转换器从第M2(1≤M2≤N)个数据开始依次、循环地转换，就可以得到两路相位差为2π(M1-M2)/N的正弦信号；若取N为4的整数倍，一路数字模拟转换通道取M＝1，另一路数字模拟转换通道取M＝N/4+1，则可以得到两路正交的正弦信号；使N为整数L的整数倍且1≤L≤N/2，依次、循环以整数N/L抽取波形存储器中的数据，经过数字模拟转换器，就可以得到频率为Nf0/的正弦信号，取L＝2，就可以得到f0/N的倍频信号。根据需要，在控制器的软件中适当地为各路数字模拟转换通道配置相应的功能，通过接口控制电路控制，就可以得到多路同步相位差可以2π(M1-M2)/N(1≤M≤N)调节、频率以Nf0/L(1≤L≤N/2)的规律调节的正弦信号。
本发明与现有技术相比的优点：由于本发明采用了变采样率的方法来实现不同频率的周期信号的产生，可以在现有高频率分辨率的DDS芯片的基础上，进一步提高所产生正弦信号的频率分辨率，可以同步产生频率可调、相位可调及频率可整数倍调节的正弦信号。
附图说明
图1为本发明的结构示意图；
图2为本发明的直接数字合成时钟源的结构示意图；
图3为本发明的接口控制电路的实现框图；
图4为本发明的控制器控制流程图；
图5为现有技术中一种利用多个DDS芯片实现同步产生多路分辨率较高，且各路间相位差可调、频率可整倍数调节正弦信号的信号发生器结构示意图。
具体实施方式
如图1所示，本发明包括直接数字合成时钟源1、波形存储器2、接口控制电路3、控制器4和多个数字模拟转换通道5，控制器4分别与直接数字合成时钟源1和接口控制电路3的输入端相接，控制直接数字合成时钟源1产生频率可调的时钟信号，该时钟信号经过接口控制电路3与多个数字模拟转换通道5相接，多个数字模拟转换通道5与接口控制电路3的输出端相接，波形存储器2输出的波形经过接口控制电路3接至多个数字模拟转换通道5；在控制器4的控制下，通过接口控制电路3控制多个数字模拟转换通道5中的数字模拟转换器，依次、循环转换波形存储器2中存储的数据或数据的起始位置或整数抽取波形存储器2中的数据，同步产生多路频率可调的正弦信号或多路频率相同、相位差一定的正弦信号或多路频率可整数倍调节的正弦信号。
如图2所示，本发明所述的直接数字合成时钟源1由DDS芯片11、晶体振荡器12、控制器接口13、低通滤波器14和低通滤波器15组成，DDS芯片11可以采用ADI公司的系列DDS芯片，如AD9852等，本实施例采用AD9852，AD9852是合成频率可调时钟源的核心，晶体振荡器12为AD9852提供参考时钟，控制器4通过控制器接口13调节AD9852产生的时钟频率，低通滤波器14和低通滤波器15用来滤掉AD9852输出信号的高次谐波，并将输出信号连接到AD9852中集成的比较器的输入端，比较器的输出端产生本发明所需要的频率可调的时钟信号。为了保证时钟信号的质量，要求低通滤波器14和低通滤波器15的参数一致。
波形存储器2由RAM实现，在波形存储器2中按地址次序存储正弦信号的采样数据。
如图3所示，接口控制电路3采用FPGA来实现，它包括时钟分配电路6、波形数据缓存器7和波形存储器读写控制电路8，时钟分配电路6为多个数字模拟转换通道5中的数字模拟转换器提供时钟信号，控制器4通过波形存储器读写控制电路8读写波形存储器2中的数据，在控制器4的控制下，将波形存储器(2)中的数据经过波形数据缓存器(7)输出到多个数字模拟转换通道(5)。
在FPGA中提供波形存储器2、控制器(4)及各路数字模拟转换通道(5)的接口电路，使控制器(4)可以读写波形存储器(2)中的数据，并按照实现功能的要求将波形存储器(2)中的数据依一定的次序循环地送到各路数字模拟转换通道(5)，由对多路信号同步功能的要求，在用FPGA为各路数字模拟转换器提供转换时钟时，保证各路转换时钟的延时一致。
根据所选用的波形存储器2、控制器4和各路数字模拟转换通道(5)中所用数字模拟转换器的不同，通过重新对FPGA编程，就可以灵活地与不同型号的器件接口。
如图4所示，控制器4可以选用数字信号处理器DSP、或单片机或其ARM，对于不同的控制器，在接口控制电路3所采用的FPGA中为其配置相应的接口。
如图4所示，这本发明的控制器4实现控制的流程图，控制器4根据输入的指令，首先，初始化控制软件和接口控制电路3；然后，向波形存储器2中写入正弦信号的采样数据；设置直接数字合成时钟源1输出时钟的频率，设置各路数字模拟转换通道5中放大器的增益；最后，控制器4通过接口控制电路3，在直接数字合成时钟源1输出时钟的控制下，将波形存储器2存储的数据，依次、循环写入各路数字模拟转换通道5中数字模拟转换器中，从而输出需要的波形。
数字模拟转换通道5的路数根据需要产生的信号的路数多少确定；数字模拟转换通道5中的数字模拟转换器的位数根据所要产生的信号对精度的要求确定；数字模拟转换通道5中的数字模拟转换器的采样率根据所要产生的信号的频率确定，由香侬定理可知，数字模拟转换器的采样率必须大于所要产生的信号的最高频率的2倍，由所需的数字模拟转换器的位数和采样率来选择数字模拟转换器，本实施例采用ADI公司的AD7671，AD7671具有16位精度和最高为1M的采样率。
数字模拟转换通道5在接口控制电路3所采用的FPGA中为其配置相应的接口，数字模拟转换通道5中的滤波放大器，按照所要产生的信号的频率和幅度，设计和实现。
Claims (6)
1、一种多路同步正弦信号发生器，其特征在于：它由直接数字合成时钟源(1)、波形存储器(2)、接口控制电路(3)、控制器(4)和多个数字模拟转换通道(5)组成，控制器(4)分别与直接数字合成时钟源(1)和接口控制电路(3)的输入端相接，控制直接数字合成时钟源(1)产生频率可调的时钟信号，该时钟信号经过接口控制电路(3)与多个数字模拟转换通道(5)相接，多个数字模拟转换通道(5)与接口控制电路(3)的输出端相接，波形存储器(2)输出的波形数据经过接口控制电路(3)接至多个数字模拟转换通道(5)；在控制器(4)的控制下，通过接口控制电路(3)控制多个数字模拟转换通道(5)中的数字模拟转换器，从起始位置依次、循环转换波形存储器(2)中存储的数据或整数抽取波形存储器(2)中的数据，在直接数字合成时钟源(1)提供的时钟的作用下同步产生多路频率可调的正弦信号或多路频率相同、相位差一定的正弦信号或多路频率可整倍数调节的正弦信号。
2、根据权利要求1所述的多路同步正弦信号发生器，其特征在于：所述的多个数字模拟转换通道(5)至少为1路。
3、根据权利要求1或2所述的多路同步正弦信号发生器，其特征在于：所述的控制器接口电路(3)由FPGA实现，包括时钟分配电路(6)、波形数据缓冲器(7)和波形存储器读写控制电路(8)，时钟分配电路(6)为多个数字模拟转换通道(5)中的数字模拟转换器提供时钟信号，控制器(4)通过波形存储器读写控制电路(8)读写波形存储器(2)中的数据，经过波形数据缓冲器(7)输出到多个数字模拟转换通道(5)。
4、根据权利要求1或2所述的多路同步正弦信号发生器，其特征在于：所述的波形存储器(2)由RAM实现。
5、根据权利要求1或2所述的多路同步正弦信号发生器，其特征在于：所述的直接数字合成时钟源(1)由DDS芯片(11)、晶体振荡器(12)、控制器接口(13)、低通滤波器(14)和低通滤波器(15)组成，DDS芯片(11)是合成频率可调时钟源的核心，晶体振荡器(12)为DDS芯片(11)提供参考时钟，控制器(4)通过控制器接口(13)调节DDS芯片(11)产生的时钟频率，低通滤波器(14)和低通滤波器(15)用来滤掉DDS芯片(11)输出信号的高次谐波，并将输出信号连接到DDS芯片(11)中集成的比较器的输入端，比较器的输出端产生本发明所需要的频率可调的时钟信号。
6、根据权利要求5所述的多路同步正弦信号发生器，其特征在于：所述的低通滤波器(14)和低通滤波器(15)的参数一致。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |