CN103178841B - 一种可以产生同步信号的信号发生器及其方法 - Google Patents

Abstract

本发明提供了一种可以产生同步信号的信号发生器及其方法，包括：FPGA模块、DAC模块以及模拟电路；所述FPGA模块包括：N位相位累加器、波形存储器、相码比较器、延时模块、通信接口模块；所述相码比较器模块，接收相码和相码阈值，用于比较该相码和相码阈值，以产生输出高低电平脉冲信号；所述延时模块，用于对所述高低电平脉冲信号进行延时处理，得到基本波同步信号。通过相码比较器模块对接收相码与相码阈值的比较，从而平衡调整相码的脉冲宽度，克服了前述所产生的同步信号的脉冲宽度存在较大抖动的问题。

Description

一种可以产生同步信号的信号发生器及其方法

技术领域

本发明涉及测试测量技术领域，特别是一种可以产生同步信号的信号发生器及其方法。

背景技术

信号发生器作为一种信号源，因其能够产生不同频率、不同形状的波形，在电子系统的测量、校验及维护中得到了广泛的应用。信号发生器不仅输出波形，为了便于用户的测试测量，同时还输出同步信号。在电子、通信、计算机等领域，同步信号具有各种各样的定义。在本发明中，同步信号特指同步于信号发生器输出波形的一个脉冲信号。

随着可编程逻辑技术的发展，很多厂商都采用DDS技术和FPGA技术实现信号发生器。直接数字合成(Direct Digital Synthesis，以下简称DDS)是目前频率合成中的一种主要技术，具有低成本、高分辨率、快速转换时间、可以产生任意波形以及切换时输出波形相位连续等特点，在信号发生器设计中被广泛采用。

图1是一个典型的在FPGA内部实现DDS功能的信号发生器的简化结构，其产生波形和同步信号的原理如下：

FPGA201内部实现了N位相位累加器211和波形存储器212；在时钟脉冲Fc的控制下，N位相位累加器211累加频率控制字K得到相码，相码作为读地址来寻址波形存储器212进行相码-幅码变换，从而输出不同的幅度编码，再经过数模变换器DAC202得到相应的阶梯波，最后经过包括低通滤波器在内的模拟电路203处理后，即得到连续变化的输出波形。输出波形的频率等于Fc*K/2^N。

当信号发生器输出基本波时，取相码的最高位(MSB)作为同步信号。显然，同步信号的频率与输出波形的频率是相同的。当信号发生器工作于其它模式时，例如输出调制信号、脉冲串(Burst)、扫频，则输出其它信号作为同步信号。二者通过同步信号选择器213选择一个作为同步信号。

图1产生同步信号的方式比较简单，目前还有很多产品采用如图2所示的方案产生同步信号。

在产生波形方面，图2中的301、302、303以及311、312与图1中对应的201、202、203以及211、212是完全相同的。但图2产生同步信号的原理有很大不同，具体如下：

(1)相码的最高位不再作为同步信号选择器的一个选项，也就是不会再用作基本波的同步信号；

(2)模拟电路303不仅要输出波形，还将经过处理的模拟波形321送给比较器304；

(3)通过电压比较，比较器304将模拟量的输入波形321转换为相同频率的脉冲信号322；

(4)脉冲信号322可用作基本波的同步信号直接输出，但与图1一样，采用一个同步信号选择器313将脉冲信号322与其它模式的同步信号作选择后再输出。

图1所示方案的结构简单，无需比较器，常用于低端的信号发生器。不过图1方案的同步信号的脉冲宽度存在较大的抖动。图3是同步信号脉冲宽度抖动的示意图。简单起见，以4比特位宽的相位累加器为例，假设频率控制字等于3，则在周期为Tc的时钟脉冲下，相位累加器输出的相码为0、3、6、9……。以相码的MSB作为同步信号，也就是相码小于8时同步信号为高电平，大于等于8时为低电平。图3中的3个周期的同步信号的脉冲宽度分别是3Tc、2Tc、3Tc，因此，存在较大的脉冲宽度抖动。当信号发生器输出波形的频率越高，即输出波形每周期的样点越少，则同步信号的这种抖动越大。

图2所示方案的优点是同步信号的抖动很小、适用于高频输出，但存在如下缺陷：

(1)同步信号与输出波形之间有较大时延，且同步信号滞后于输出波形。这个时延主要包括：波形321经过比较器的延时、比较器输出的脉冲信号322到FPGA内部的同步信号选择器的延时、同步信号选择器到最终输出同步信号的延时。其中FPGA内部的布线延时是最主要的，通常超过10纳秒；如果不能合理分配FPGA管脚，则最终的时延可高达几十纳秒。

(2)不适用于非标准函数波形的任意波。例如当输出波形是阻尼振荡波形时，在一个周期内比较器会比较输出多个高电平，这样的脉冲信号是不能作为同步信号使用的。

(3)不适用于低频输出。比较器对摆率有要求，例如比较器ADCMP561要求1V/1uS的摆率，只能支持频率几百KHz的信号。因此，当信号发生器的输出波形频率较低时，不能正确输出同步信号。

综上所述，无论上述何种现有信号发生器均在不同方面存在问题，目前尚没有一种既能解决同步信号脉冲宽度的抖动问题，又能适用于任意形状、任意频率的波形的产生同步信号的信号发生器。

发明内容

本发明的主要目的在于解决现有技术中存在的问题，提供一种既能解决同步信号脉冲宽度的抖动问题，又能适用于任意形状、任意频率的波形的可以产生同步信号的信号发生器及其方法。

本发明的目的是通过下述技术方案予以实现的：

一种可以产生同步信号的信号发生器，其特征在于，包括：FPGA模块、DAC模块以及模拟电路；

所述FPGA模块，用于输出数字波形信号，并产生同步信号；

所述DAC模块，用于将FPGA模块输出的数字波形信号转换为模拟波形信号；

所述模拟电路，用于对DAC模块输出的模拟波形信号进行处理，从而生成输出波形；

其中，所述FPGA模块，包括：N位相位累加器、波形存储器、相码比较器、延时模块、通信接口模块；

所述N位相位累加器，接收时钟脉冲和频率控制字，在时钟脉冲的控制下，累加频率控制字得到相码；

所述波形存储器，用于根据所述相码进行相码-幅码变换，产生并输出数字波形信号；

所述相码比较器模块，接收相码和相码阈值，用于比较该相码和相码阈值，以产生输出高低电平脉冲信号；

所述延时模块，用于对所述高低电平脉冲信号进行延时处理，得到基本波同步信号；以及

所述通信接口模块，用于接收FPGA模块前端的输入信号，并将频率控制字发送给N位相位累加器，将相码阈值发送给相码比较器模块。

所述相码阈值依据下述计算公式：

相码阈值＝K*Round{2^N-1/K}

其中，N是相码的位宽，K是所述频率控制字，Round{}将括号内的数四舍五入到整数。

在所述FPGA模块中还设置有相码阈值计算模块；

该相码阈值计算模块，接收所述频率控制字，用于依据公式：相码阈值＝K*Round{2^N-1/K}计算相码阈值，并将该相码阈值发送给所述相码比较器模块；其中，N是相码的位宽，K是所述频率控制字，Round{}将括号内的数四舍五入到整数。

所述延时模块对高低电平脉冲信号进行延时处理的延时时差为所述输出波形与高低电平脉冲信号之间的时差。

在所述FPGA模块中还设置有同步信号选择器；所述同步信号选择器，接收所述基本波同步信号和其他同步信号，用于根据信号发生器的工作模式选择输出的同步信号。

一种同步信号的产生方法，其特征在于，包括：

在时钟脉冲的控制下，累加频率控制字得到相码；

比较所述相码和相码阈值，以产生输出高低电平脉冲信号；

对所述高低电平脉冲信号进行延时处理，以得到基本波同步信号。

所述相码阈值依据下述计算公式：

相码阈值＝K*Round{2^N-1/K}

其中，N是相码的位宽，K是所述频率控制字，Round{}将括号内的数四舍五入到整数。

在所述相码与相码阀值比较之前，还设置有相码阈值的计算步骤：

根据频率控制字，依据公式：相码阈值＝K*Round{2^N-1/K}计算相码阈值；其中，N是相码的位宽，K是频率控制字，Round{}将括号内的数四舍五入到整数。

所述对高低电平脉冲信号进行延时处理的延时时差为输出波形与高低电平脉冲信号之间的时差。

根据信号发生器的工作模式选择输出的同步信号。

一种改变输出波形频率后同步信号的产生方法，其特征在于，包括：

用户修改了输出波形的频率；

根据输出频率重新计算频率控制字，并配置给FPGA模块；

根据重新计算的频率控制字重新计算相码阈值，并配置给FPGA模块；

在时钟脉冲的控制下，累加重新计算的频率控制字得到相码；

比较所述相码和重新计算的相码阈值，以产生输出高低电平脉冲信号；

对所述高低电平脉冲信号进行延时处理，从而得到基本波同步信号。

本发明有益效果是：

(1)本发明所产生的同步信号的脉冲宽度没有抖动，每个周期的脉冲宽度都是相等的；

(2)本发明对输出波形的频率范围没有限制，因为采用避免了电压比较器不适用于低频输出的问题；

(3)本发明对输出波形的形状没有限制，无论是标准函数波形、还是不规则的任意波形，所产生的同步信号都是占空比接近于50％的脉冲信号；

(4)本发明无需电压比较器芯片，结构简单、实现容易，且耗用的FPGA资源很少。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1为现有产生同步信号的信号发生器一的结构框图；

图2为现有产生同步信号的信号发生器二的结构框图；

图3为现有产生同步信号的信号发生器一的同步信号脉冲宽度抖动示意图；

图4为产生同步信号的信号发生器以及FPGA内部功能模块的结构框图；

图5为产生同步信号的信号发生器的同步信号脉冲宽度示意图；

图6为同步信号产生方法流程图；

图7为改变输出波形频率后同步信号的产生方法流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施方式和附图，对本发明做进一步详细说明。在此，本发明的示意性实施方式及其说明用于解释本发明，但并不作为对本发明的限定。

图4为本发明的产生同步信号的信号发生器以及FPGA内部功能模块的结构框图。如图所示，该信号发生器包括：FPGA模块601、DAC模块602以及模拟电路603。

所述FPGA模块601，采用DDS技术，用于输出数字波形信号，并产生同步信号。

所述DAC模块602，为数模转换芯片，用于将FPGA模块601输出的数字波形信号转换为模拟波形信号。

所述模拟电路603，用于对DAC模块602输出的模拟波形信号进行处理，从而生成最终的输出波形626。所进行的处理包括滤波、衰减、放大等。

另外，在所述FPGA模块601的前端可以设置有控制系统604。该控制系统604，包括用于系统控制的处理器(DSP或者其它通用的处理器)，用于辅助处理器工作的存储器，用于连接上位机或者网络的LAN、GPIB、USB等总线接口模块，用于人机交互的显示屏和键盘等等。这些系统控制设备具有通用性，可以有多种实现形式。该控制系统604的具体实现形式并非本发明讨论的重点，在此就不再详述。

其中，FPGA模块601是产生同步信号和波形处理的核心装置。如图所示，该FPGA模块601，包括：N位相位累加器611、波形存储器612、相码比较器614、延时模块615、通信接口模块616。

所述N位相位累加器611，接收时钟脉冲Fc和频率控制字K，在时钟脉冲Fc的控制下，累加频率控制字K得到相码621。

所述波形存储器612，用于根据所述相码621作为读地址来寻址，进行相码-幅码变换，从而输出不同的幅度编码，也就是数字波形信号。

所述相码比较器模块614，接收相码621和相码阈值622，用于比较该相码621和相码阈值622，以产生输出高低电平脉冲信号623。其中，高低电平脉冲信号623的产生是按照，当相码621小于相码阈值622时则产生高电平信号，否则产生低电平信号。当然，反之亦可。

所述延时模块615，用于对所述高低电平脉冲信号623进行延时处理，从而得到基本波同步信号624。

所述通信接口模块616，用于接收FPGA模块601前端的输入信号，并将频率控制字K发送给N位相位累加器611，将相码阈值622发送给相码比较器模块614。

上述本发明所设计的可以产生同步信号的信号发生器中，相码比较器模块614是用以消除同步信号脉冲宽度抖动的关键模块。通过该相码比较器模块614对接收相码621与相码阈值622的比较，从而平衡调整相码的脉冲宽度，克服了前述所产生的同步信号的脉冲宽度存在较大抖动的问题。

可见，如何得到合适的相码阈值622以对相码621进行平衡调整是消除同步信号脉冲宽度抖动的关键。得到合适的相码阈值622的方法有很多种，本发明在此具体给出一种计算方法。该相码阈值622依据下述计算公式计算而得：

相码阈值＝K*Round{2^N-1/K} (公式1)

其中，N是相码的位宽，K是频率控制字，Round{}将括号内的数四舍五入到整数。

下面我们具体给出一个实例，以说明本发明的信号发生器如何消除同步信号脉冲宽度抖动。仍然以前述图3的例子为例，N＝4，K＝3。根据公式1可计算出相码阈值为9。也就是说，当相码小于9时同步信号为高电平，大于等于9时同步信号为低电平。图5是根据本发明所产生的同步信号示意图。与图3采用相码MSB相比，本发明的同步信号脉冲宽度总是相等的，也就是说，同步信号的脉冲宽度没有抖动。

应当指出，由于用FPGA实现公式1所耗用的资源较多，不推荐使用。因此，本实施例所提供的技术方案中，由FPGA模块601的前端按照公式1计算相码阈值622，再将计算后的结果送给FPGA模块601，由其中通信接口616转发。但是，如果将关于相码阈值622的计算模块设计在FPGA内部，也并不失为一种实现方案。

具体方案为：在FPGA模块601中还设置有相码阈值计算模块。该相码阈值计算模块，接收频率控制字K，用于依据公式：相码阈值＝K*Round{2^n-1/K}计算相码阈值622，并将该相码阈值622发送给相码比较器模块614。其中，N是相码的位宽，K是频率控制字，Round{}将括号内的数四舍五入到整数。

在FPGA模块601中之所以设置有延时模块615对高低电平脉冲信号623进行延时处理，是因为所述相码621经过波形存储器、DAC、模拟电路的处理，从相码621寻址到最终输出波形626需要一定的波形延时；而从相码621产生同步信号625所经过的延时要比上述延时小，也就是说高低电平脉冲信号623是提前于最终输出波形626的。因此，我们需要设置该延时模块615以对高低电平脉冲信号623进行延时处理，从而让同步信号与输出波形对齐。基于上述原因，所述延时模块615对高低电平脉冲信号623进行延时处理的延时时差应当为所述输出波形626与高低电平脉冲信号623之间的时差。

另外，与图1所示方案基于相同的原因，本发明的FPGA模块601中也还可以设置有同步信号选择器613。所述同步信号选择器613，接收基本波同步信号624和其他同步信号，用于根据信号发生器的工作模式选择输出的同步信号625。

图6为本发明同步信号产生方法流程图。如图所示，该同步信号产生方法，包括：

701，在时钟脉冲Fc的控制下，累加频率控制字K得到相码621；

702，比较所述相码621和相码阈值622，以产生输出高低电平脉冲信号623。其中，高低电平脉冲信号623的产生是按照，当相码621小于相码阈值622时则产生高电平信号，否则产生低电平信号。当然，反之亦可。

703，对所述高低电平脉冲信号623进行延时处理，从而得到基本波同步信号624。如前所述，由于高低电平脉冲信号623是提前于最终输出波形626的。因此，该对高低电平脉冲信号623进行延时处理的延时时差应当为所述输出波形626与高低电平脉冲信号623之间的时差。

同样，如前所述，在该同步信号产生方法中该相码阈值622可以为已有数值，只要该相码阈值622依据下述计算公式即可：

相码阈值＝K*Round{2^N-1/K} (公式1)

其中，N是相码的位宽，K是频率控制字，Round{}将括号内的数四舍五入到整数。

也可以在该同步信号产生方法中专门设置有关于该相码阈值622的计算步骤：

根据频率控制字K，依据公式：相码阈值＝K*Round{2^N-1/K}计算相码阈值622。其中，N是相码的位宽，K是频率控制字，Round{}将括号内的数四舍五入到整数。

该相码阈值622的计算步骤只要设置在所述步骤702即可。既可以设置在步骤701之前，也可以设置在步骤701之后。

如图6所示，在该同步信号产生方法中，还设置有下述步骤：

704，根据信号发生器的工作模式选择输出的同步信号。

图7为本发明改变输出波形频率后同步信号的产生方法流程图。如图所示，该同步信号的产生方法，包括：

801，用户修改了输出波形的频率；

802，根据输出频率重新计算频率控制字K，并配置给FPGA模块601；

803，根据重新计算的频率控制字K重新计算相码阈值622，并配置给FPGA模块601；

804，在时钟脉冲Fc的控制下，累加重新计算的频率控制字K得到相码621；

805，比较该相码621和重新计算的相码阈值622，以产生输出高低电平脉冲信号623；

806，对所述高低电平脉冲信号623进行延时处理，从而得到基本波同步信号624。

其中，所述相码阈值622依据下述计算公式：

相码阈值＝K*Round{2^N-1/K} (公式1)

其中，N是相码的位宽，K是频率控制字，Round{}将括号内的数四舍五入到整数。

所述对高低电平脉冲信号623进行延时处理的延时时差应当为输出波形626与高低电平脉冲信号623之间的时差。

综上所述，本发明所提供的一种可以产生同步信号的信号发生器及其方法，通过相码比较器模块对接收相码与相码阈值的比较，从而平衡调整相码的脉冲宽度，克服了前述所产生的同步信号的脉冲宽度存在较大抖动的问题。本发明不仅可用于产生同步信号，也能应用于信号发生器中脉冲波的产生。频率控制字决定了脉冲波的频率，相码阈值决定了脉冲波的脉宽。很多信号发生器采用DDS技术产生脉冲波信号，本发明与之相比，不需要波形存储器和DAC模块，只需采用相位累加器和相码比较器即可实现。本领域一般技术人员在此设计思想之下所做任何不具有创造性的改造，均应视为在本发明的保护范围之内。

Claims (11)

1.一种可以产生同步信号的信号发生器，其特征在于，包括：FPGA模块、DAC模块以及模拟电路；

所述FPGA模块，用于输出数字波形信号，并产生同步信号，所述同步信号特指同步于信号发生器输出波形的一个脉冲信号；

所述DAC模块，用于将FPGA模块输出的数字波形信号转换为模拟波形信号；

所述模拟电路，用于对DAC模块输出的模拟波形信号进行处理，从而生成输出波形；

其中，所述FPGA模块，包括：N位相位累加器、波形存储器、相码比较器、延时模块、通信接口模块；

所述N位相位累加器，接收时钟脉冲和频率控制字，在时钟脉冲的控制下，累加频率控制字得到相码；

所述波形存储器，用于根据所述相码进行相码-幅码变换，产生并输出数字波形信号；

所述相码比较器模块，接收相码和相码阈值，用于比较该相码和相码阈值，以产生输出高低电平脉冲信号；

所述延时模块，用于对所述高低电平脉冲信号进行延时处理，得到基本波同步信号；以及

所述通信接口模块，用于接收FPGA模块前端的输入信号，并将频率控制字发送给N位相位累加器，将相码阈值发送给相码比较器模块。

2.如权利要求1所述的可以产生同步信号的信号发生器，其特征在于：所述相码阈值依据下述计算公式：

相码阈值＝K*Round{2^N-1/K}

其中，N是相码的位宽，K是所述频率控制字，Round{}将括号内的数四舍五入到整数。

3.如权利要求1所述的可以产生同步信号的信号发生器，其特征在于：在所述FPGA模块中还设置有相码阈值计算模块；

该相码阈值计算模块，接收所述频率控制字，用于依据公式：相码阈值＝K*Round{2^N-1/K}计算相码阈值，并将该相码阈值发送给所述相码比较器模块；其中，N是相码的位宽，K是所述频率控制字，Round{}将括号内的数四舍五入到整数。

4.如权利要求1所述的可以产生同步信号的信号发生器，其特征在于：所述延时模块对高低电平脉冲信号进行延时处理的延时时差为所述输出波形与高低电平脉冲信号之间的时差。

5.如权利要求1所述的可以产生同步信号的信号发生器，其特征在于：在所述FPGA模块中还设置有同步信号选择器；所述同步信号选择器，接收所述基本波同步信号和其他同步信号，用于根据信号发生器的工作模式选择输出的同步信号。

6.一种基于权利要求1至5中任一项所述信号发生器的同步信号的产生方法，其特征在于，包括：

在时钟脉冲的控制下，累加频率控制字得到相码；

比较所述相码和相码阈值，以产生输出高低电平脉冲信号；

对所述高低电平脉冲信号进行延时处理，以得到基本波同步信号。

7.如权利要求6所述的基于信号发生器的同步信号的产生方法，其特征在于：所述相码阈值依据下述计算公式：

相码阈值＝K*Round{2^N-1/K}

其中，N是相码的位宽，K是所述频率控制字，Round{}将括号内的数四舍五入到整数。

8.如权利要求6所述的基于信号发生器的同步信号的产生方法，其特征在于：在所述相码与相码阀值比较之前，还设置有相码阈值的计算步骤：

根据频率控制字，依据公式：相码阈值＝K*Round{2^N-1/K}计算相码阈值；其中，N是相码的位宽，K是频率控制字，Round{}将括号内的数四舍五入到整数。

9.如权利要求6所述的基于信号发生器的同步信号的产生方法，其特征在于：所述对高低电平脉冲信号进行延时处理的延时时差为输出波形与高低电平脉冲信号之间的时差。

10.如权利要求6所述的基于信号发生器的同步信号的产生方法，其特征在于，还包括：

根据信号发生器的工作模式选择输出的同步信号。

11.一种基于权利要求1至5中任一项所述信号发生器的改变输出波形频率后同步信号的产生方法，其特征在于，包括：

用户修改了输出波形的频率；

根据输出频率重新计算频率控制字，并配置给FPGA模块；

根据重新计算的频率控制字重新计算相码阈值，并配置给FPGA模块；

在时钟脉冲的控制下，累加重新计算的频率控制字得到相码；

比较所述相码和重新计算的相码阈值，以产生输出高低电平脉冲信号；

对所述高低电平脉冲信号进行延时处理，从而得到基本波同步信号。