CN104976994B - 一种用于动力调谐陀螺仪再平衡回路的数字式解调电路 - Google Patents

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Abstract

本发明属于动力调谐陀螺仪再平衡回路解调技术领域，具体涉及一种用于动力调谐陀螺仪再平衡回路的数字式解调电路，由时钟源、FPGA芯片、DDS芯片和高速AD采样芯片组成；在FPGA芯片中设计实现以下单元：PLL锁相环倍频单元、AD采样时钟产生单元、相位调整单元、AD采样控制单元、DDS芯片时钟产生单元和DDS芯片控制单元；当陀螺转子位置相对壳体发生变化时，传感器线圈输出含有转子位置信息的正弦波载波信号；主时钟Fm经过AD采样时钟产生单元进行分频，得到频率同样为Fjici的矩形波脉冲选通信号，该信号选通高速AD采样芯片进行实时采样，采样频率与激磁频率相同且相位差恒定；通过AD采样控制单元读取转换后的数字量，该数字量即为解调后的直流信号。

Description

一种用于动力调谐陀螺仪再平衡回路的数字式解调电路
技术领域
本发明属于动力调谐陀螺仪再平衡回路解调技术领域，具体涉及一种用于动力调谐陀螺仪再平衡回路的数字式解调电路。
背景技术
动力调谐陀螺仪控制电路包括再平衡控制回路和交流电源电路两部分。再平衡回路中转子位置信息为交流信号，需要经过解调电路转换为直流信号，目前，常用的解调电路一般采用模拟乘法器或者开关电路完成。解调后得到的是模拟电压。此种解调电路的输出为模拟电压量，且线路复杂、尺寸较大。
因此，亟需研制一种用于动力调谐陀螺仪再平衡回路的数字式解调电路，通过FPGA芯片控制高速AD芯片进行精确实时采样，不附加任何其他解调电路，从而实现解调并解调后得到的是数字量，线路简单且尺寸较小的技术要求。
发明内容
本发明要解决的技术问题是提供一种。
为了实现这一目的，本发明采取的技术方案是：
一种用于动力调谐陀螺仪再平衡回路的数字式解调电路，由时钟源、FPGA芯片、DDS芯片和高速AD采样芯片组成；时钟源为整个系统的基准时钟，其他时钟皆为该时钟经过变换得到；在FPGA芯片中设计实现以下单元：PLL锁相环倍频单元、AD采样时钟产生单元、相位调整单元、AD采样控制单元、DDS芯片时钟产生单元和DDS芯片控制单元；时钟源通过FPGA芯片内部的PLL锁相环倍频单元进行四倍频，倍频后得到的时钟作为FPGA的主时钟Fm，FPGA内部的时序逻辑都运行在该时钟下；
主时钟Fm经过DDS芯片时钟产生单元进行一次分频得到DDS芯片的工作时钟FDDS；DDS芯片控制单元按照控制流程将控制字写入DDS芯片，控制DDS芯片的工作时钟FDDS在DDS芯片内部进行二次分频，得到时钟Fjici，在DDS芯片内部产生频率为Fjici的正弦波激磁信号，该正弦波激磁信号在外部经过功率放大进入动力调谐陀螺仪传感器线圈；当陀螺转子位置相对壳体发生变化时，传感器线圈输出含有转子位置信息的正弦波载波信号；载波信号频率为Fjici；主时钟Fm经过AD采样时钟产生单元进行分频，得到频率同样为Fjici的矩形波脉冲选通信号，该信号选通高速AD采样芯片进行实时采样，采样频率与激磁频率相同且相位差恒定；
通过FPGA中的相位调整单元，对频率为Fjici的矩形波脉冲选通信号进行精确延时，控制采样时刻位于传感器正弦波输出信号的波峰位置；通过AD采样控制单元读取转换后的数字量，该数字量即为解调后的直流信号。
进一步的，如上所述的一种用于动力调谐陀螺仪再平衡回路的数字式解调电路，其中，时钟源采用有源晶体振荡器，时钟频率为10～30MHz。
本发明可以通过DDS（直接数字合成）芯片产生正弦波激磁信号，与之同频的陀螺仪传感器输出信号经过同高速AD采样芯片精确实时采样，可以得到解调后的含有转子位置信息的数字量，实现数字式解调且线路简单可靠、尺寸小。
附图说明
图1是解调电路工作原理框图；
图2是信号采样时刻与传感器输出波形相位关系图。
图中：1-时钟源，2-PLL锁相环倍频单元，3-AD采样时钟产生单元，4-相位调整单元，5-AD采样控制单元，6-DDS芯片时钟产生单元，7-DDS芯片控制单元，8-高速AD采样芯片，9-DDS芯片，10-传感器线圈。
具体实施方式
下面结合附图对本发明技术方案进行进一步详细说明。
如图1所示，本发明一种用于动力调谐陀螺仪再平衡回路的数字式解调电路，由时钟源、FPGA芯片、DDS芯片和高速AD采样芯片组成；时钟源为整个系统的基准时钟，其他时钟皆为该时钟经过变换得到；为了避免不必要的电磁兼容性问题，时钟源采用有源晶体振荡器，时钟频率选择在10MHz-30MHz之间在FPGA芯片中设计实现以下单元：PLL锁相环倍频单元、AD采样时钟产生单元、相位调整单元、AD采样控制单元、DDS芯片时钟产生单元和DDS芯片控制单元；时钟源通过FPGA芯片内部的PLL锁相环倍频单元进行四倍频，倍频后得到的时钟作为FPGA的主时钟Fm，FPGA内部的时序逻辑都运行在该时钟下；
主时钟Fm经过DDS芯片时钟产生单元进行一次分频得到DDS芯片的工作时钟FDDS；DDS芯片控制单元按照控制流程将控制字写入DDS芯片，控制DDS芯片的工作时钟FDDS在DDS芯片内部进行二次分频，得到时钟Fjici，在DDS芯片内部产生频率为Fjici的正弦波激磁信号，该正弦波激磁信号在外部经过功率放大进入动力调谐陀螺仪传感器线圈；当陀螺转子位置相对壳体发生变化时，传感器线圈输出含有转子位置信息的正弦波载波信号；载波信号频率为Fjici；主时钟Fm经过AD采样时钟产生单元进行分频，得到频率同样为Fjici的矩形波脉冲选通信号，该信号选通高速AD采样芯片进行实时采样，采样频率与激磁频率相同且相位差恒定；
通过FPGA中的相位调整单元，对频率为Fjici的矩形波脉冲选通信号进行精确延时，控制采样时刻位于传感器正弦波输出信号的波峰位置，如图2所示；通过AD采样控制单元读取转换后的数字量，该数字量即为解调后的直流信号。

Claims (2)

1.一种用于动力调谐陀螺仪再平衡回路的数字式解调电路，其特征在于，由时钟源、FPGA芯片、DDS芯片和高速AD采样芯片组成；
时钟源为整个系统的基准时钟，其他时钟皆为该时钟经过变换得到；
在FPGA芯片中设计实现以下单元：PLL锁相环倍频单元、AD采样时钟产生单元、相位调整单元、AD采样控制单元、DDS芯片时钟产生单元和DDS芯片控制单元；
时钟源通过FPGA芯片内部的PLL锁相环倍频单元进行四倍频，倍频后得到的时钟作为FPGA的主时钟Fm，FPGA内部的时序逻辑都运行在该时钟下；
主时钟Fm经过DDS芯片时钟产生单元进行一次分频得到DDS芯片的工作时钟FDDS；
DDS芯片控制单元按照控制流程将控制字写入DDS芯片，控制DDS芯片的工作时钟FDDS在DDS芯片内部进行二次分频，得到时钟Fjici，在DDS芯片内部产生频率为Fjici的正弦波激磁信号，该正弦波激磁信号在外部经过功率放大进入动力调谐陀螺仪传感器线圈；当陀螺转子位置相对壳体发生变化时，传感器线圈输出含有转子位置信息的正弦波载波信号；载波信号频率为Fjici；
主时钟Fm经过AD采样时钟产生单元进行分频，得到频率同样为Fjici的矩形波脉冲选通信号，该信号选通高速AD采样芯片进行实时采样，采样频率与激磁频率相同且相位差恒定；
通过FPGA中的相位调整单元，对频率为Fjici的矩形波脉冲选通信号进行精确延时，控制采样时刻位于传感器正弦波输出信号的波峰位置；
通过AD采样控制单元读取转换后的数字量，该数字量即为解调后的直流信号。
2.如权利要求1所述的一种用于动力调谐陀螺仪再平衡回路的数字式解调电路，其特征在于，时钟源采用有源晶体振荡器，时钟频率为10～30MHz。
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