CN102497207A

CN102497207A - 一种多路高精度小频差时钟源

Info

Publication number: CN102497207A
Application number: CN2011103803361A
Authority: CN
Inventors: 陈小忠; 张海鹰; 姚婷; 王波洋; 刘善松; 李陈深
Original assignee: GUANGZHOU EMOL TECHNICAL ENGINEERING Co Ltd
Current assignee: GUANGZHOU EMOL TECHNICAL ENGINEERING Co Ltd
Priority date: 2011-11-25
Filing date: 2011-11-25
Publication date: 2012-06-13

Abstract

本发明公开了一种多路高精度小频差时钟源，包括一频率源，所述频率源的输出信号经一分频器生成一路时钟源信号，所述频率源还经一个以上锁相环生成时钟源信号。本发明多路高精度小频差时钟源，通过采用锁相环的结构生成时钟源，结构简单，系统功耗低，并且节省成本，同时还可以确保时钟源的稳定性好，并保证系统内各时钟的相对稳定度不受环境的影响；本发明多路时钟源可以获取频差小的多路时钟源，频差范围在0.1~50Hz范围内；进一步，本发明时钟源的输出通道多，可以同时获得四路以上时钟源的输出。

Description

一种多路高精度小频差时钟源

技术领域

本发明涉及一种多路时钟源，尤其是一种多路高精度小频差时钟源。

背景技术

在雷达测距、导波雷达、激光测距、电缆（光纤）故障定位、高精度传输时延、高精度时频测量、高精度时间间隔测量等领域都涉及到小频差时钟源。在许多电子设备中常使用DDS芯片或FPGA和数模转换芯片组合来生成小频差时钟源。DDS或FPGA和数模转换芯片组合产生的时钟源存在较大的均方根相位抖动（RMS jitter），如AD9854的RMS jitter最大值为25ps，这就导致时钟源的频率较高时，无法获得较小频差。比如要获得2,000,000Hz和2,000,005Hz的小频差时钟源，两个时钟源的时钟周期的差值约为1.250ps，DDS或FPGA和数模转换芯片组合所产生时钟的均方根相位抖动远大于该周期差值。并且DDS的功耗较大，不太适合在便携式设备尤其是工业现场传感器中应用。如果需要多路小频差频率源，则必须采用多片DDS芯片来实现，成本高昂。

发明内容

本发明要解决的技术问题是：提供一种多路高精度小频差时钟源，该时钟源成本低、噪声低、功耗小、频差小，并且能够同时获得多路输出。

为了解决上述技术问题，本发明所采用的技术方案是：

一种多路高精度小频差时钟源，包括一频率源，所述频率源的输出信号经一分频器生成一路时钟源信号，所述频率源还经一个以上锁相环生成时钟源信号。

进一步作为优选的实施方式，所述锁相环包括鉴相器和压控振荡器，所述压控振荡器由晶体振荡器和振荡电路构成，所述鉴相器的一路鉴相输入信号来自频率源经分频处理后的输出信号、另一路鉴相输入信号来自所述压控振荡器经分频处理后的输出信号，所述鉴相器的输出电压作为压控振荡器的控制电压。

进一步作为改进，所述频率源还与所述一个以上锁相环经混频器生成时钟源信号，所述混频器的一路输入信号来自频率源，另一路输入信号来自压控振荡器的输出信号。

进一步作为优选的实施方式，所述混频器的输出信号经高通滤波器和分频处理后生成时钟源信号。

进一步作为优选的实施方式，所述混频器的输出信号经低通滤波器和分频处理后生成时钟源信号。

进一步作为优选的实施方式，所述频率源为本地时钟或者外部频标输入时钟。

本发明的有益效果是：本发明多路高精度小频差时钟源，通过采用锁相环的结构生成时钟源，结构简单，系统功耗低，并且节省成本，同时还可以确保时钟源的稳定性好，并保证系统内各时钟的相对稳定度不受环境的影响；本发明多路时钟源可以获取频差小的多路时钟源，频差范围在0.1~50Hz范围内；进一步，本发明时钟源的输出通道多，可以同时获得四路以上时钟源的输出。

附图说明

下面结合附图对本发明的具体实施方式作进一步说明：

图1是本发明多路高精度小频差时钟源实施例一的系统框图；

图2是本发明多路高精度小频差时钟源实施例一的应用数据图；

图3是本发明多路高精度小频差时钟源实施例二的系统框图；

图4是本发明多路高精度小频差时钟源实施例二的应用数据图。

具体实施方式

本发明提供了一种多路高精度小频差时钟源，该时钟源成本低、噪声低、功耗小、频差小，并且能够同时获得多路输出。本发明时钟源的结构主要有两种：一种是单锁相环的结构，另一种是双锁相环或者多锁相环的结构。

实施例一

参照图1,本实施例中采用单锁相环与混频器结合的结构，生成四路时钟源输出。包括频率源、晶体振荡器、振荡电路、鉴相器、6个分频单元、混频器、高通滤波器和低通滤波器。频率源可以是本地时钟（如本地晶振产生），也可以是外部频标输入时钟；频率源经分频单元1分频后得到第一路时钟——时钟1；频率源经分频单元2得到的信号作为鉴相器的第一路鉴相输入；晶体振荡器和振荡电路构成压控振荡器（VCO）；压控振荡器的输出经分频单元3分频后，作为鉴相器的第二路鉴相输入；鉴相器的输出作为压控振荡器的控制电压；频率源、分频单元2、分频单元3、鉴相器、压控振荡器共同构成锁相环；压控振荡器的输出经分频单元4分频后，得到第二路时钟——时钟2；压控振荡器的输出和频率源作为混频器的两个输入；混频器的输出经高通滤波器和分频单元5后，得到第三路时钟——时钟3；混频器的输出经低通滤波器和分频单元6后，得到第四路时钟——时钟4。

通过选择频率源、晶体振荡器、各分频单元的分频值，可以获得不同频差的时钟源。

频率源、晶体振荡器、各分频单元的分频值选定后，还可以通过四个时钟源的不同组合，获得不同的频差。

参照图2,在具体的应用中，频率源为21MHz，晶体振荡器的标称频率为32MHz，分频单元2的分频值为6256，分频单元3的分频值为9533，锁相环锁定后，VCO的实际输出为f=(21*9533)/6256MHz。经混频器、滤波器、分频等处理后，获得的四路时钟分别为：

时钟1：f1=1MHz；

时钟2：f2=1.000004995MHz；

时钟3：f3=1.000003015MHz；

时钟4：f4=1.000014531MHz。

实施例二

参照图3,本实施例中采用双锁相环与混频器结合的结构，即在实施一的基础之上增加了一个锁相环，第一锁相环包括鉴相器1、分频单元3、分频单元4、和由晶体振荡器和振荡电路构成的VCO1，第二锁相环包括分频单元7、分频单元8、鉴相器2、和一个由晶体振荡器和振荡电路构成的VCO2。采用同样的方法，还可以继续增加锁相环路，构成多锁相环与混频器结合的结构。这样的结构可以利用小的频率源获得小频差的时钟输出，进一步降低系统的功耗。

参照图4,在具体的应用中，频率源为10MHz，VCO1的晶体振荡器的标称频率为3.579545MHz，VCO2的晶体振荡器的标称频率为4MHz，分频单元2的分频值为528，分频单元3的分频值为189，第一锁相环锁定后，VCO1的实际输出为f1=(10*189)/528MHz，分频单元4的分频值为647,分频单元7的分频值为723, VCO2的实际输出为f2=(f1*723)/647MHz，分频单元8的分频值为4,分频单元5的分频值为14，分频单元6的分频值为6，混频器、滤波器、分频等处理后最终获得的四路时钟分别为：

时钟1：f1=1MHz；

时钟2：f2=1.000004391MHz；

时钟3：f3=1.000001255MHz；

时钟4：f4=0.999997073MHz。

以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可以作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims

1.一种多路高精度小频差时钟源，包括一频率源，所述频率源的输出信号经一分频器生成一路时钟源信号，其特征在于：所述频率源还经一个以上锁相环生成时钟源信号。

2.根据权利要求1所述的多路高精度小频差时钟源，其特征在于：所述锁相环包括鉴相器和压控振荡器，所述压控振荡器由晶体振荡器和振荡电路构成，所述鉴相器的一路鉴相输入信号来自频率源经分频处理后的输出信号、另一路鉴相输入信号来自所述压控振荡器经分频处理后的输出信号，所述鉴相器的输出电压作为压控振荡器的控制电压。

3.根据权利要求2所述的多路高精度小频差时钟源，其特征在于：所述频率源还与所述一个以上锁相环经混频器生成时钟源信号，所述混频器的一路输入信号来自频率源，另一路输入信号来自压控振荡器的输出信号。

4.根据权利要求3所述的多路高精度小频差时钟源，其特征在于：所述混频器的输出信号经高通滤波器和分频处理后生成时钟源信号。

5.根据权利要求3所述的多路高精度小频差时钟源，其特征在于：所述混频器的输出信号经低通滤波器和分频处理后生成时钟源信号。

6.根据权利要求1~5任一项所述的多路高精度小频差时钟源，其特征在于：所述频率源为本地时钟或者外部频标输入时钟。