CN107872200A - 电路装置、物理量测定装置、电子设备和移动体 - Google Patents

电路装置、物理量测定装置、电子设备和移动体 Download PDF

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Abstract

提供电路装置、物理量测定装置、电子设备和移动体，能够在2D游标型的时间数字转换电路中进行高性能的时间数字转换。电路装置包含第1电路、第2电路和比较器阵列部。第1电路具有具备多个延迟元件的第1 DLL电路，使第1信号延迟。第2电路具有具备多个延迟元件的第2 DLL电路，使第2信号延迟。比较器阵列部具有配置成矩阵状的多个相位比较器，输入来自第1电路的第1延迟信号组和来自第2电路的第2延迟信号组，输出对应于第1信号和第2信号的转变时刻的时间差的数字信号。

Description

电路装置、物理量测定装置、电子设备和移动体
技术领域
本发明涉及电路装置、物理量测定装置、电子设备和移动体等。
背景技术
以往，已知有具有时间数字转换电路的电路装置。时间数字转换电路将时间转换为数字值。作为这样的具有时间数字转换电路的电路装置的现有例，例如已知专利文献1～3所公开的现有技术。
在专利文献1～3的现有技术中，使用所谓的游标延迟电路实现时间数字转换。在游标延迟电路中，使用作为半导体元件的延迟元件实现时间数字转换。
并且，以往，作为使用游标延迟电路的时间数字转换电路，已知有所谓的2D游标型的时间数字转换电路。在该技术中，通过配置成矩阵状的相位比较器阵列对来自使开始信号延迟的第1延迟电路的多个延迟信号和来自使停止信号延迟的第2延迟电路的多个延迟信号进行相位比较。
专利文献1：日本特开2007-110370号公报
专利文献2：日本特开2009-246484号公报
专利文献3：日本特开2010-119077号公报
发明内容
发明要解决的问题
在上述的2D游标型的时间数字转换电路中，使开始信号和停止信号延迟的延迟电路中的延迟时间越准确，则越能够提高时间数字转换的精度。
然而，存在如下课题：由于作为半导体元件的延迟元件的偏差(例如工艺偏差、温度依赖的偏差、电压依赖的偏差等)，各延迟级的延迟时间产生偏差，因此，时间数字转换的精度降低。例如，在2D游标型的时间数字转换电路中，能够使用2个延迟电路中的延迟时间的差来测定微小的时间，但是，偏差的影响相对于该微小的分辨率变大，转换可能不准确。
根据本发明的几个方式，能够提供在2D游标型的时间数字转换电路中可进行高性能的时间数字转换的电路装置、物理量测定装置、电子设备和移动体等。
用于解决问题的手段
本发明是为了解决上述的课题的至少一部分而完成的，能够作为以下形态或方式来实现。
本发明的一个方式涉及电路装置，其包含：第1电路，其具有第1DLL电路，使第1信号延迟，该第1DLL电路具备多个延迟元件，其中，DLL是延迟锁相环；第2电路，其具有第2DLL电路，使第2信号延迟，该第2DLL电路具备多个延迟元件；以及比较器阵列部，其具有配置成矩阵状的多个相位比较器，输入来自所述第1电路的第1延迟信号组和来自所述第2电路的第2延迟信号组，输出对应于所述第1信号和所述第2信号的转变时刻的时间差的数字信号。
根据本发明的一个方式，使第1信号延迟的第1电路具有第1DLL电路，使第2信号延迟的第2电路具有第2DLL电路，因此，输入到比较器阵列部的第1延迟信号组、第2延迟信号组的延迟信号的延迟时间通过第1DLL电路、第2DLL电路而被调整。由此，在2D游标型的时间数字转换电路中能够进行高性能的时间数字转换。
此外，在本发明的一个方式中，也可以是，所述比较器阵列部的第i列、第j行的相位比较器进行来自所述第1电路的所述第1延迟信号组中的第i延迟信号和来自所述第2电路的所述第2延迟信号组中的第j延迟信号之间的相位比较，其中，i、j为1以上的整数。
根据本发明的一个方式，进行使第1信号延迟而得到的第i延迟信号和使相对于第1信号具有时间差的第2信号延迟而得到的第j延迟信号的相位比较。由此，能够将第1信号和第2信号的转变时刻的时间差转换为数字值。在本发明的一个方式中，通过第1DLL电路、第2DLL电路调整第i、第j延迟信号的延迟时间，因此，能够进行高性能的时间数字转换。
此外，在本发明的一个方式中，也可以是，所述第1DLL电路使用第1时钟信号和第2时钟信号的频率差调整延迟元件的延迟量，所述第2DLL电路使用所述第1时钟信号和第3时钟信号的频率差调整延迟元件的延迟量。
这样，不是在DLL电路中以使得整体的延迟时间成为时钟信号的1周期的方式一起进行调整，而是能够利用2个时钟信号的频率差调整第1DLL电路、第2DLL电路内的延迟元件的延迟量。由此，能够进一步降低第1DLL电路、第2DLL电路的延迟元件中的半导体工艺等的偏差的影响，能够使第1电路、第2电路输出的第1延迟信号组、第2延迟信号组的延迟时间成为高精度。
此外，在本发明的一个方式中，也可以是，所述第1电路具有第1调整电路，该第1调整电路输入来自所述第1DLL电路的所述延迟元件的延迟时钟信号、和频率比所述第1时钟信号的第1时钟频率低的第2时钟频率的第2时钟信号，使用所述第1时钟频率和所述第2时钟频率的频率差，调整所述第1DLL电路的所述延迟元件的延迟量，所述第2电路具有第2调整电路，该第2调整电路输入来自所述第2DLL电路的所述延迟元件的延迟时钟信号、和频率比所述第1时钟频率低的第3时钟频率的第3时钟信号，使用所述第1时钟频率和所述第3时钟频率的频率差，调整所述第2DLL电路的所述延迟元件的延迟量。
这样，第1调整电路输入通过第1DLL电路使第1时钟信号延迟后的延迟时钟信号和第2时钟信号，由此，能够根据该延迟时钟信号和第2时钟信号，使用第1时钟信号、第2时钟信号的频率差进行延迟量的调整。此外，第2调整电路输入通过第2DLL电路使第1时钟信号延迟后的延迟时钟信号和第3时钟信号，由此，能够根据该延迟时钟信号和第3时钟信号，使用第1、第3时钟信号的频率差进行延迟量的调整。
此外，在本发明的一个方式中，也可以是，所述第1时钟信号是使用第1振荡元件而生成的时钟信号，所述第2时钟信号是使用第2振荡元件而生成的时钟信号，所述第3时钟信号是使用第3振荡元件而生成的时钟信号。
这样通过使用由振荡元件生成的时钟信号，与未使用振荡元件的方法相比，能够得到高精度的振荡频率，能够使延迟元件的延迟量成为高精度。即，在时间数字转换中，与未使用振荡元件的方法相比，能够实现时间数字转换的精度提高等。
此外，在本发明的一个方式中，也可以是，所述第1电路具有第1延迟电路，该第1延迟电路以与所述第1DLL电路中的信号延迟对应的延迟量使所述第1信号延迟，将所述第1延迟信号组输出到所述比较器阵列部，所述第2电路具有第2延迟电路，该第2延迟电路以与所述第2DLL电路中的信号延迟对应的延迟量使所述第2信号延迟，将所述第2延迟信号组输出到所述比较器阵列部。
根据本发明的一个方式，通过以与第1DLL电路中的信号延迟对应的延迟量使第1信号延迟的第1延迟电路来延迟第1信号，通过以与第2DLL电路中的信号延迟对应的延迟量使第2信号延迟的第2延迟电路来延迟第2信号。由此，能够由第1电路、第2电路使第1信号、第2信号延迟，将第1延迟信号组、第2延迟信号组输出到比较器阵列部。
此外，在本发明的一个方式中，也可以是，所述第1延迟电路是所述第1DLL电路的复制电路，所述第2延迟电路是所述第2DLL电路的复制电路。
根据本发明的一个方式，通过DLL的反馈来调整第1DLL电路、第2DLL电路的各延迟元件中的延迟量，作为其复制电路的第1延迟电路、第2延迟电路的各延迟元件中的延迟量通过第1DLL电路、第2DLL电路的延迟量的调整值进行调整。由此，输入到比较器阵列部的第1延迟信号组、第2延迟信号组的延迟信号的延迟时间由第1DLL电路、第2DLL电路进行调整，能够实现高性能的时间数字转换。
此外，在本发明的一个方式中，也可以是，所述第1电路具有第1选择器，该第1选择器在第1期间内将基准时钟信号提供到所述第1DLL电路，在第2期间内将所述第1信号提供到所述第1DLL电路，所述第2电路具有第2选择器，该第2选择器在所述第1期间内将基准时钟信号提供到所述第2DLL电路，在第2期间内将所述第2信号提供到所述第2DLL电路，在所述第2期间中，从所述第1DLL电路向所述比较器阵列部输入所述第1延迟信号组，从所述第2DLL电路向所述比较器阵列部输入所述第2延迟信号组。
根据本发明的一个方式，在第2期间中进行第1延迟信号组、第2延迟信号组的相位比较，从而能够测定第1信号和第2信号的时间差，其中，该第1延迟信号组、第2延迟信号组是通过第1DLL电路、第2DLL电路使第1信号、第2信号延迟而得到的。此外，第1DLL电路、第2DLL电路在第1期间中输入基准时钟信号，因此，能够调整延迟元件的延迟量。通过进行这样的基于选择器的切换，能够利用第1DLL、第2DLL使第1信号、第2信号延迟，与使用复制电路的情况相比，能够实现高性能的时间数字转换。
此外，本发明的另一方式涉及物理量测定装置，该物理量测定装置包含：上述任意一项所述的电路装置；以及第1振荡元件，其生成第1时钟信号。
此外，在本发明的另一方式中，也可以是，包含：第2振荡元件，其生成第2时钟信号；以及第3振荡元件，其生成第3时钟信号。
此外，本发明的又一方式涉及电子设备，该电子设备包含上述任意一项所述的电路装置。
此外，本发明的又一方式涉及移动体，该移动体包含上述任意一项所述的电路装置。
附图说明
图1是本实施方式的电路装置的结构例。
图2是示出第1信号和第2信号的关系的图。
图3是示出使用第1信号、第2信号的物理量测定的例子的图。
图4是电路装置的详细结构例。
图5是第1电路的第1详细结构例。
图6是对使用时钟频率差的延迟量的调整方法进行说明的图。
图7是延迟元件的第1详细结构例。
图8是延迟元件的第2详细结构例。
图9是延迟元件的第3详细结构例。
图10是延迟元件的第4详细结构例。
图11是调整电路的第1详细结构例。
图12是调整电路的第2详细结构例。
图13是第1电路的第2详细结构例。
图14是对包含第1电路、第2电路的时间数字转换电路的动作进行说明的时序图。
图15是第1电路的第3详细结构例。
图16是对包含第1电路、第2电路的时间数字转换电路的动作进行说明的时序图。
图17是电路装置的变形结构例。
图18是第1电路的变形结构例。
图19是包含本实施方式的电路装置的物理量测定装置的结构例。
图20是包含本实施方式的电路装置的电子设备的结构例。
图21是包含本实施方式的电路装置的移动体的例子。
标号说明
10…电路装置；20…时间数字转换电路；40…调整电路；41…缓冲电路；42…变容二极管；43…电容器电路；44…晶体管；45…电流镜电路；51…相位比较电路；52…电荷泵电路；53…环路滤波器；55…相位比较电路；56…输出电路；60…控制电路；80…延迟电路；90…选择器；101、102、103…振荡电路；110、115…同步电路；150…比较器阵列部；160…第1电路；162…调整电路；170…第2电路；180…第1DLL电路；190…第2DLL电路；206…汽车；207…车体；208…控制装置；209…车轮；400…物理量测定装置；410…封装体；412…底座部；414…盖部；500…电子设备；510…通信部；520…处理部；530…操作部；540…显示部；550…存储部；CK1…第1时钟信号；CK2…第2时钟信号；CK3…第3时钟信号；DCK1～DCKn…延迟时钟信号；DE1～DEn…延迟元件；DKA1～DKAn…延迟信号(第1延迟信号组)；DKB1～DKBm…延迟信号(第2延迟信号组)；DR1～DRn…延迟元件；LT11～LTnm…相位比较器；STA…第1信号；STP…第2信号；TA…第1期间；TB…第2期间；XTAL1…第1振荡元件；XTAL2…第2振荡元件；XTAL3…第3振荡元件；f1…第1时钟频率；f2…第2时钟频率；f3…第3时钟频率。
具体实施方式
以下，对本发明的优选实施方式详细地进行说明。另外，以下说明的本实施方式并非不当地限定权利要求书所述的本发明的内容，本实施方式中说明的全部结构作为本发明的解决手段并非都是必须的。
1.电路装置
图1是本实施方式的电路装置10的结构例。电路装置10包含第1电路160、第2电路170、比较器阵列部150(比较器阵列)。电路装置10例如由集成电路装置(IC)实现。另外，电路装置10不限于图1的结构，可以实施省略这些一部分的结构要素、或追加其他结构要素等各种变形。
第1电路160具有第1DLL电路180(DLL：Delay Locked Loop)，使第1信号STA(例如开始信号)延迟，该第1DLL电路180具备多个延迟元件。第2电路170具有第2DLL电路190，使第2信号STP(例如停止信号)延迟，该第2DLL电路190具备多个延迟元件。
具体而言，第1电路160输出通过多个延迟元件使信号STA延迟而生成的延迟信号DKA1～DKAn(第1延迟信号组)。n为3以上的整数。例如，通过DLL电路180使信号STA延迟而生成延迟信号DKA1～DKAn。或者，第1电路160包含DLL电路180的复制电路，通过复制电路使信号STA延迟而生成延迟信号DKA1～DKAn。同样，第2电路170输出通过多个延迟元件使信号STP延迟而生成的延迟信号DKB1～DKBm(第2延迟信号组)。m为3以上的整数。例如，通过DLL电路190使信号STP延迟而生成延迟信号DKB1～DKBm。或者，第2电路170包含DLL电路190的复制电路，通过复制电路使信号STP延迟而生成延迟信号DKB1～DKBm。
这里，DLL电路是如下的电路：根据至少1个延迟元件的输出，针对延迟元件的延迟量进行反馈控制，将延迟元件的延迟量锁定为期望的延迟量。
比较器阵列部150将多个相位比较器配置成矩阵状，输入来自第1电路160的第1延迟信号组(DKA1～DKAn)和来自第2电路170的第2延迟信号组(DKB1～DKBm)，输出对应于第1信号STA和第2信号STP的转变时刻的时间差的数字信号。
具体而言，比较器阵列部150具有n列m行的相位比较器LT11～LTnm。例如LTij表示配置在矩阵的第i列第j行的相位比较器。i为1以上n以下的整数，j为1以上m以下的整数。而且，第i列的相位比较器LTi1～LTim输入延迟信号DKAi，第j行的相位比较器LT1j～LTnj输入延迟信号DKBj。相位比较器LT11～LTnm输出作为相位比较结果的数字信号DQ11～DQnm。例如，DQij是相位比较器LTij输出的数字信号。
这样，在本实施方式中，使第1信号STA延迟的第1电路160具有第1DLL电路180，使第2信号STP延迟的第2电路170具有第2DLL电路190。由此，向比较器阵列部150输入的延迟信号DKA1～DKAn、DKB1～DKBm的延迟时间是由DLL电路调整后的延迟时间，在2D游标型的时间数字转换电路中能够进行高性能(高精度、高分辨率)的时间数字转换。即，如以往那样，在未使用DLL电路的情况下，由于半导体工艺等的偏差，生成延迟信号DKA1～DKAn、DKB1～DKBm的延迟元件的延迟量产生偏差，在本实施方式中，通过使用DLL电路，能够降低延迟量的偏差。
此外，在本实施方式中，比较器阵列部150的第i列、第j行的相位比较器LTij进行来自第1电路160的第1延迟信号组中的第i延迟信号DKAi和来自第2电路170的第2延迟信号组中的第j延迟信号DKBj之间的相位比较。
设延迟信号DKA1、DKA2、DKA3···相对于信号STA的延迟时间为1Δta、2Δta、3Δta···。此外，延迟信号DKB1、DKB2、DKB3···相对于信号STP的延迟时间为1Δtb、2Δtb、3Δtb···。延迟元件每1级的延迟量是Δta、Δtb，存在Δta＞Δtb的关系。在该情况下，延迟信号DKAi和延迟信号DKBj之间的延迟时间的差是i×Δta-j×Δtb＝Δtij。在本实施方式中，通过相位比较器LTij对该Δtij和信号STA、STP的转变时刻的时间差(图2的TDF)进行比较。
即，相位比较器LTij对延迟信号DKAi的转变时刻和延迟信号DKBj的转变时刻进行相位比较，其中，该延迟信号DKAi是使信号STA延迟i×Δta而得到的延迟信号，该延迟信号DKBj是使相对于信号STA具有TDF的时间差的信号STP延迟j×Δtb而得到的延迟信号。该转变时刻的时间差是i×Δta-(TDF+j×Δtb)＝Δtij-TDF。相位比较器LTij进行的相位比较相当于判定转变时刻的时间差是Δtij-TDF＜0还是Δtij-TDF＞0。例如，在Δt(i-1)(j-1)-TDF＜0、且Δtij-TDF＞0的情况下，能够测定为Δt(i-1)(j-1)＜TDF＜Δtij。该情况下，相位比较器LT(i-1)(j-1)输出的数字信号DQ(i-1)(j-1)例如为低电平(第1逻辑电平)，相位比较器LTij输出的数字信号DQij例如为高电平(第2逻辑电平)。根据该数字信号得到与TDF＝Δtij(或TDF＝Δt(i-1)(j-1))相当的数字值，实现时间数字转换。该时间数字转换的分辨率是Δtij-Δt(i-1)(j-1)＝Δta-Δtb＝Δt。
这样，相位比较器LTij进行延迟信号DKAi、DKBj的相位比较，由此，能够对使信号STA延迟而得到的延迟信号DKAi的转变时刻和使相对于信号STA具有TDF的时间差的信号STP延迟而得到的延迟信号DKBj的转变时刻进行相位比较。由此，能够将信号STA、STP的转变时刻的时间差转换为数字值。而且，在本实施方式中，延迟信号DKAi、DKBj的延迟时间由DLL电路进行调整，因此，能够进行高性能的时间数字转换。
图2是示出信号STA(第1信号、开始信号)和信号STP(第2信号、停止信号)的关系的图。本实施方式的电路装置10(时间数字转换电路)将信号STA和信号STP的转变时刻的时间差TDF转换为数字值。信号STA和信号STP的转变时刻的时间差是信号STA和信号STP的边沿间(例如上升沿间或下降沿间)的时间差。另外，在图2中，TDF为信号STA和信号STP的上升的转变时刻间(上升沿间)的时间差，但也可以是信号STA和信号STP的下降的转变时刻间(下降沿间)的时间差。
图3是示出使用信号STA、STP的物理量测定的例子的图。例如，包含本实施方式的电路装置10的物理量测定装置使用信号STA向对象物(例如车周围的物体)射出照射光(例如激光)。然后，通过来自对象物的反射光的接收来生成信号STP。例如，物理量测定装置通过对受光信号进行波形整形来生成信号STP。这样，通过将信号STA和信号STP的转变时刻的时间差TDF转换为数字值，例如能够以飞行时间(TOF)的方式测定与对象物之间的距离作为物理量，例如能够利用于车的自动驾驶等。
或者，物理量测定装置使用信号STA将发送声波(例如超声波)发送到对象物(例如生物体)。然后，通过来自对象物的接收声波的接收来生成信号STP。例如物理量测定装置通过对接收声波进行波形整形来生成信号STP。这样，通过将信号STA和信号STP的转变时刻的时间差TDF转换为数字值，能够测定与对象物之间的距离等，能够进行基于超声波的生物体信息的测定等。
另外，在图2、图3中，也可以通过信号STA对发送数据进行发送，使用基于接收数据的接收的信号STP，从而测定从发送了发送数据后到接收到接收数据为止的时间。此外，由本实施方式的物理量测定装置测定的物理量不限于时间、距离，可考虑流量、流速、频率、速度、加速度、角速度或角加速度等各种物理量。
此外，以上主要说明了将本实施方式的方法应用于将信号STA、STP的转变时刻的时间差转换为数字值的时间数字转换的情况，但是，本实施方式不限于此。例如也可以将本实施方式的方法应用到用于测定绝对时刻等的时间数字转换等中。
2.电路装置的详细结构例
图4是电路装置10的详细结构例。图4的电路装置10包含时间数字转换电路20、同步电路110、115、振荡电路101、102、103。另外，电路装置不限于图4的结构，可以实施省略这些一部分的结构要素(例如同步电路110、115)、或追加其他结构要素等各种变形。
时间数字转换电路20输入时钟信号CK1、CK2、CK3，根据该时钟信号CK1、CK2、CK3将时间转换为数字值。在图4的例中，时间数字转换电路20根据时钟频率f1、f2、f3的时钟信号CK1、CK2、CK3，将信号STA和信号STP的转变时刻的时间差转换为数字值DQ。
具体而言，时间数字转换电路20将比较器阵列部150输出的数字信号DQ11～DQnm转换为数字值DQ。如上所述，在信号STA、STP的时间差是TDF＝Δtij的情况下，时间数字转换电路20对数字信号DQ1～DQn进行转换，输出与Δtij对应的数字值DQ。或者，在时间数字转换的分辨率是Δt且Δtij＝s×Δt(s为1以上的整数)的情况下，时间数字转换电路20也可以输出与s对应的值作为数字值DQ。另外，时间数字转换电路20也可以进行数字值DQ的滤波处理(数字滤波处理、低通滤波处理)，输出滤波处理后的数字值DQ。
此外，时间数字转换电路20包含比较器阵列部150、第1电路160、第2电路170。而且，第1电路160输入时钟信号CK1、CK2，第1电路160的第1DLL电路180使用时钟信号CK1、CK2的频率差|f1-f2|，设定延迟元件的延迟量。第2电路170输入时钟信号CK1、CK3，第2电路170的第2DLL电路190使用时钟信号CK1、CK3的频率差|f1-f3|，设定延迟元件的延迟量。
即，第1DLL电路180具有多个延迟元件，该多个延迟元件使时钟信号CK1、CK2中的一个延迟而输出多个延迟时钟信号。进行该多个延迟时钟信号中的至少1个延迟时钟信号和时钟信号CK1、CK2中的另一个时钟信号的相位比较(信号电平的转变的相位比较)，由此，实现使用时钟信号CK1、CK2的频率差|f1-f2|的延迟量的调整。针对第2DLL电路190也同样地，实现使用时钟信号CK1、CK3的频率差|f1-f3|的延迟量的调整。另外，后面详细叙述延迟量的调整方法。
这样，能够分别使用2个时钟信号的频率差|f1-f2|、|f1-f3|来调整DLL电路180、190的延迟元件的延迟量。即，并非在DLL电路中以使得整体的延迟时间成为时钟信号的1个周期的方式一起进行调整，而是能够利用频率差调整DLL电路内的延迟元件的延迟量。由此，能够进一步降低延迟元件的半导体工艺等的偏差的影响，能够使DLL电路生成的多相时钟信号(延迟时钟信号)的各相的延迟时间成为高精度。而且，通过使用该高精度的延迟时间的多相时钟信号将信号STA、STP的转变时刻的时间差转换为数字值DQ，能够实现高性能的时间数字转换。
此外，在本实施方式中，时钟信号CK1是使用第1振荡元件XTAL1而生成的时钟信号。时钟信号CK2是使用第2振荡元件XTAL2而生成的时钟信号。时钟信号CK3是使用第3振荡元件XTAL3而生成的时钟信号。
具体而言，振荡电路101、102、103是使振荡元件XTAL1、XTAL2、XTAL3振荡的电路。例如振荡电路101(第1振荡电路)使振荡元件XTAL1振荡，生成时钟频率f1的时钟信号CK1。振荡电路102(第2振荡电路)使振荡元件XTAL2振荡，生成时钟频率f2的时钟信号CK2。振荡电路103(第3振荡电路)使振荡元件XTAL3振荡，生成时钟频率f3的时钟信号CK3。时钟频率满足f1＞f3＞f2的关系。
振荡元件XTAL1、XTAL2、XTAL3例如是压电振子。具体而言，振荡元件XTAL1、XTAL2、XTAL3例如是石英振子。例如是AT切型或SC切型等厚度剪切振动类型的石英振子。例如振荡元件XTAL1、XTAL2可以是简单封装类型(SPXO)的振子，也可以是具有恒温槽的恒温型(OCXO)、或者不具有恒温槽的温度补偿型(TCXO)的振子。此外，作为振荡元件XTAL1、XTAL2、XTAL3，也可以采用SAW(Surface Acoustic Wave)谐振器、作为硅制振子的MEMS(MicroElectro Mechanical Systems)振子等。
这样，通过使用由振荡元件生成的时钟信号，与不使用振荡元件的方法相比，能够得到高精度的振荡频率，能够使延迟元件的延迟量成为高精度。即，在时间数字转换中，由DLL电路生成的延迟时钟信号的延迟时间成为高精度，因此，与不使用振荡元件的方法相比，能够实现时间数字转换的精度提高等。
同步电路110进行时钟信号CK1和时钟信号CK2的相位同步。例如，同步电路110使时钟信号CK1、CK2在每个相位同步时刻(每个给定的时刻)进行相位同步。具体而言，进行使时钟信号CK1、CK2的转变时刻在每个相位同步时刻一致的相位同步。同样，同步电路115进行时钟信号CK1和时钟信号CK3的相位同步。例如，同步电路115使时钟信号CK1、CK3在每个相位同步时刻(每个给定的时刻)进行相位同步。具体而言，进行使时钟信号CK1、CK3的转变时刻在每个相位同步时刻一致的相位同步。
另外，以下，以同步电路110为例进行说明，但是，同步电路115也能够同样地构成。
同步电路110例如是PLL电路。PLL电路包含相位比较电路、电荷泵电路。而且，相位比较电路进行将时钟信号CK2的时钟频率f2分频为1/M的基准时钟信号和将时钟信号CK1的时钟频率f1分频为1/N的时钟信号的相位比较。电荷泵电路根据该相位比较的结果输出控制电压。振荡电路101例如是VCXO(Voltage-Controlled Crystal Oscillator)，以与控制电压对应的振荡频率使振荡元件XTAL1振荡。
或者，同步电路110也可以是如下电路：在振荡电路101中的振荡信号和振荡电路102中的振荡信号的每个相位同步时刻(振荡信号的相位大致一致的时刻)，对振荡电路101的振荡环和振荡电路102的振荡环进行电连接。该电路包含计数器、开关电路。计数器根据时钟信号CK1、CK2中的一个时钟信号进行计数动作。开关电路是对振荡电路101的振荡环和振荡电路102的振荡环进行连接的开关电路。例如，在计数器对时钟信号CK1进行计数的情况下，同步电路110在每次计数值达到给定的设定值时使开关电路接通，进行相位同步。
3.DLL电路的延迟量的调整方法
以下，对DLL电路180、190中的延迟元件的延迟量的调整方法进行说明。
图5是第1电路160的第1详细结构例。第1电路160包含DLL电路180、调整电路40。另外，图5示出进行延迟量的调整的结构。后面叙述使信号STA、STP延迟的结构。此外，以下，以第1电路160(第1DLL电路180)为例进行说明，但是，第2电路170(第2DLL电路190)也是同样的。即，将时钟信号CK2置换为时钟信号CK3、时钟频率f2置换为时钟频率f3、n置换为m、Δta置换为Δtb即可。
DLL电路180具有第1延迟元件DE1～第n延迟元件DEn(多个延迟元件)，输入第1时钟频率f1的第1时钟信号CK1。n为3以上的整数。时钟信号CK1输入到第1延迟元件DE1，串联连接的第1延迟元件DE1～第n延迟元件DEn使时钟信号CK1依次延迟而输出第1延迟时钟信号DCK1～第n延迟时钟信号DCKn。
调整电路40(第1调整电路)输入来自DLL电路180的延迟元件的延迟时钟信号和来自第2时钟频率f2的第2时钟信号CK2。第2时钟频率f2是比第1时钟频率f1低的频率。调整电路40使用第1时钟频率f1和第2时钟频率f2的频率差|f1-f2|，调整DLL电路180的延迟元件的延迟量。
即，调整电路40输入延迟时钟信号DCK1～DCKn中的至少1个延迟时钟信号，作为来自延迟元件的延迟时钟信号。另外，图5示出延迟时钟信号DCK1～DCKn全部输入到调整电路40的情况，但不限于此，延迟时钟信号DCK1～DCKn中的任意1个或任意多个延迟时钟信号输入到调整电路40即可。例如，在调整电路40输入第i延迟时钟信号DCKi的情况下，调整电路40根据延迟时钟信号DCKi和时钟信号CK2调整延迟元件的延迟量。例如，通过调整延迟元件DE1～DEi中的至少1个延迟元件的延迟量，调整延迟时钟信号DCKi的延迟时间。i是1以上n以下的整数。
图6是对使用时钟频率差的延迟量调整方法进行说明的图。在t0，时钟信号CK1、CK2的转变时刻(信号的逻辑电平变化的时刻。相位)一致。然后，在t1、t2、t3···，时钟信号CK1、CK2的转变时刻的时间差即时钟间时间差TR(相位差)以Δta、2Δta、3Δta这样的方式变长。在图6中，利用TR的宽度的脉冲信号表示时钟间时间差。
而且，在本实施方式的延迟量调整中，例如使用多个振荡元件，并使用其时钟频率差来调整延迟时钟信号的延迟时间。即，在设时钟信号CK1、CK2的时钟频率为f1、f2的情况下，调整电路40以使得各级的延迟元件中的延迟时间成为与时钟频率f1、f2的频率差|f1-f2|对应的延迟时间的方式，调整延迟时钟信号的延迟时间。例如，如图6所示，利用游标卡尺的原理调整延迟时钟信号的延迟时间。
另外，第2电路170包含第2调整电路。而且，第2调整电路输入来自第2DLL电路190的延迟元件的延迟时钟信号、频率比第1时钟频率f1低(且比f2高)的第3时钟频率f3的第3时钟信号CK3。第2调整电路使用第1时钟频率f1和第3时钟频率f3的频率差|f1-f3|，调整第2DLL电路190的延迟元件的延迟量。
这样，调整电路40输入通过DLL电路180使时钟信号CK1延迟后的延迟时钟信号和时钟信号CK2，由此，能够根据该延迟时钟信号和时钟信号CK2，进行使用时钟信号CK1、CK2的频率差|f1-f2|的延迟量调整。利用频率差|f1-f2|调整各延迟元件中的延迟量，因此，能够减少延迟元件中的半导体工艺等的偏差的影响。此外，利用频率差|f1-f2|调整各延迟元件中的延迟量，由此，能够使用时钟频率f1、f2的频率差|f1-f2|设定时间数字转换的分辨率。而且，由于降低了半导体工艺等的偏差的影响，因此，能够提高时间数字转换的精度和分辨率等的性能等。
具体而言，调整电路40使用第1时钟信号CK1和第2时钟信号CK2的转变时刻的时间差，调整DLL电路180的多个延迟元件的延迟量。
即，时钟信号CK1、CK2的转变时刻的时间差即时钟间时间差TR以Δta、2Δta、3Δta这样的方式每次变长Δta，因此，能够使用其对延迟量进行调整，使得各级的延迟元件中的延迟时间成为Δta。该延迟量能够表示为Δta＝|1/f1-1/f2|＝|f1-f2|/(f1×f2)，成为与频率差|f1-f2|对应的延迟量。另外，第2DLL电路190中的延迟量是Δtb＝|1/f1-1/f3|＝|f1-f3|/(f1×f3)。
此外，调整电路40在第1时钟信号CK1和第2时钟信号CK2的相位同步时刻(t0)后，使用第2时钟信号CK2的第i转变时刻(ti+i×Δta)的信号电平的转变，调整多个延迟元件的第i延迟元件DEi的延迟量。
此外，调整电路40使用第2时钟信号CK2的第i转变时刻后的第j转变时刻(tj+j×Δta)的信号电平的转变，调整多个延迟元件的第j延迟元件DEj的延迟量。j是j＞i且n以下的整数。
即，调整电路40根据第2时钟信号CK2的第i转变时刻和第i延迟时钟信号DCKi的转变时刻的相位差，调整延迟元件DEi的延迟量。具体而言，调整为使得它们的转变时刻一致(相位差为零)。同样，调整电路40根据第2时钟信号CK2的第j转变时刻和第j延迟时钟信号DCKj的转变时刻的相位差，调整延迟元件DEj的延迟量。这里，信号电平的转变是指，时钟信号从第1逻辑电平向第2逻辑电平转变，或者时钟信号从第2逻辑电平向第1逻辑电平转变。另外，图6示出使用时钟信号CK2的从低电平向高电平的转变来调整延迟量的情况。
这样，使用在第2时钟信号CK2的第i、第j转变时刻的信号电平的转变来调整第i、第j延迟元件DEi、DEj的延迟量，从而能够进行使用时钟频率f1、f2的频率差|f1-f2|的延迟量的调整。即，由于时钟信号CK1、CK2的转变时刻的时间差按照每个转变时刻增加Δta，因此，通过使用第i、第j转变时刻的信号电平的转变来调整第i、第j延迟元件DEi、DEj的延迟量，能够调整成第i、第j延迟元件DEi、DEj为止的各延迟元件中的延迟量成为Δta。此外，使用多个转变时刻的信号电平的转变进行调整，由此，多个延迟时钟信号中的、通过反馈调整延迟时间的延迟时钟信号的个数增加，能够得到更准确(减少半导体工艺等的偏差的影响)的延迟时钟信号。
这里，相位同步时刻是时钟信号CK1、CK2的转变时刻(相位)一致(包含大致一致)的时刻。例如，在时钟信号CK1、CK2通过同步电路(图4的同步电路110)等进行同步的情况下，是该同步电路等的同步时刻(相位比较器进行相位比较的时刻)。另外，时钟信号CK1、CK2也可以不通过同步电路进行同步。该情况下，例如相位比较器对时钟信号CK1、CK2的相位进行比较，判定为相位一致的(时钟信号CK1、CK2的相位的前后关系调换的)时刻是相位同步时刻。
此外，在设与频率差|f1-f2|对应的时间差为Δta的情况下，调整电路40将多个延迟元件的第1～第i延迟元件DE1～DEi的延迟量调整为与i×Δta对应的延迟量。
例如，图6示出i＝4的情况。在该例子中，调整电路40调整延迟量，使得延迟时钟信号DCK4的转变时刻与时钟信号CK2的第4转变时刻一致。延迟时钟信号DCK4是通过延迟元件DE1～DE4使时钟信号CK1延迟而得到的，因此，延迟时钟信号DCK4相对于时钟信号CK1的延迟时间为4Δta。这样，延迟元件DE1～DE4的延迟量被调整为与4Δta对应的延迟量。
以往，仅是将延迟元件DE1～DEn的延迟量调整为时钟信号的1个周期，因此，其中途的延迟元件DE1～DEi的延迟量无法进行调整。关于这方面，在本实施方式中，能够调整中途的延迟元件DE1～DEi的延迟量。此外，不必拘泥于时钟信号的1个周期，能够使用2个时钟信号CK1、CK2的频率差|f1-f2|，以不是时钟信号的1个周期的延迟量(i×Δta)锁定DLL电路。
更具体而言，如图5所示，调整电路40包含第1～第n调整部AS1～ASn。
第i调整部ASi对延迟时钟信号DCKi的转变时刻和时钟信号CK2的第i转变时刻进行比较，根据其比较结果输出控制信号SCTi。控制信号SCTi是控制延迟元件DEi的延迟量的信号。在延迟时钟信号DCKi的转变时刻比时钟信号CK2的第i转变时刻超前的情况下，增加延迟元件DEi的延迟量。另一方面，在延迟时钟信号DCKi的转变时刻比时钟信号CK2的第i转变时刻滞后的情况下，减少延迟元件DEi的延迟量。
另外，在仅根据延迟时钟信号DCK1～DCKn中的一部分延迟时钟信号进行反馈的情况下，仅设置与该延迟时钟信号对应的调整部即可。例如，在仅将延迟时钟信号DCKp、DCKn(p为1以上且n-1以下的整数，p≠q)输入到调整电路40的情况下，调整电路40仅包含调整部ASp、ASn即可。该情况下，向延迟元件DE1～DEp输入控制信号SCTp，向延迟元件DEp+1～DEn输入控制信号SCTn即可。
在以上的本实施方式中，DLL电路180输入第1时钟信号CK1，DLL电路180输出通过多个延迟元件(DE1～DEn)使该第1时钟信号CK1延迟而生成的多个延迟时钟信号(DCK1～DCKn)。然后，调整电路40进行延迟时钟信号(DCK1～DCKn中的至少1个延迟时钟信号)和第2时钟信号CK2之间的相位比较，根据其相位比较的结果，调整DLL电路180的延迟元件的延迟量。
根据本实施方式，在通过多个延迟元件延迟后的时钟信号CK1和时钟信号CK2之间进行相位比较，因此，能够实现图6中说明的使用时钟信号CK1、CK2的频率差|f1-f2|的延迟量调整。即，由于时钟信号CK1、CK2的转变时刻的时间差以Δta，2Δta、3Δta···的方式增加，因此，通过使延迟时钟信号的相位与该滞后的一侧的时钟信号CK2一致，通过延迟元件DE1、DE2、DE3后的延迟量成为Δta、2Δta、3Δta···。
此外，在本实施方式中，电路装置的特征在于，在设DLL电路180的多个延迟元件的个数为n个的情况下，调整电路40调整m个延迟元件的延迟量。m为1以上n以下的整数。另外，优选m为2以上。
这样，在本实施方式中，能够调整DLL电路180的多个延迟元件中的任意个数(m个)的延迟元件的延迟量。越增加调整延迟量的延迟元件的个数，则越不容易受到半导体工艺等的偏差的影响，能够提高各延迟时钟信号的延迟时间的精度。另一方面，越减少调整延迟量的延迟元件的个数，则越能够削减调整电路40的电路规模。即，能够根据期望的精度和电路规模设定调整延迟量的延迟元件的个数。例如，也可以调整多个延迟元件中的每规定数量的延迟元件的延迟量。
4.延迟元件
以下，对DLL电路180、190的延迟元件的详细结构例进行说明。另外，以下，以DLL电路180的第i延迟元件DEi为例进行说明，但是，DLL电路190的延迟元件也是同样的。
在DLL电路180中与延迟元件DEi对应地设有可变电容电容器和可变电流源的至少一方。而且，调整电路40调整可变电容电容器的电容值和可变电流源的电流值的至少一方。
具体而言，可变电容电容器是能够改变延迟元件DEi的负载电容的电容器。可变电流源是能够改变设定延迟元件DEi的驱动能力的电流的电流源。调整电路40通过控制信号SCTi控制(调整)该电容值、或电流值、或电容值和电流值。由此，实现延迟元件DEi的延迟量(延迟时钟信号DCKi的延迟时间)的调整。
另外，以下，对调整可变电容电容器的电容值的情况和调整可变电流源的电流值的情况进行说明，但是，也可以将两种情况适当组合而调整电容值和电流值双方。
首先，对调整可变电容电容器的电容值的情况进行说明。图7是延迟元件DEi的第1详细结构例。图7的延迟元件DEi包含缓冲电路41、变容二极管42(可变电容二极管)。
缓冲电路41对延迟时钟信号DCK(i-1)进行缓冲而输出延迟时钟信号DCKi。缓冲电路41是对与输入逻辑电平相同的逻辑电平的信号进行缓冲并输出的电路，例如是2级反相器、或者比较器(放大电路)等。
变容二极管42的一端与缓冲电路41的输出节点连接，另一端输入控制电压ACTi。控制电压ACTi在调整部ASi输出模拟的控制信号SCTi的情况下，相当于该模拟的控制信号SCTi。调整部ASi使控制电压ACTi变化，由此，变容二极管42的电容值变化，缓冲电路41中的延迟时间变化。
图8是延迟元件DEi的第2详细结构例。图8的延迟元件DEi包含缓冲电路41、电容器电路43。
电容器电路43包含：开关SA1～SA7，它们的一端与缓冲电路41的输出节点连接；以及电容器CA1～CA7，它们的一端与开关SA1～SA7的另一端连接。电容器CA1～CA7的另一端例如与低电位侧电源节点连接。开关SA1～SA7例如是晶体管。开关SA1～SA7通过控制数据DCTi而被控制接通和断开。控制数据DCTi在调整部ASi输出数字的控制信号SCTi的情况下，相当于该数字的控制信号SCTi。调整部ASi使控制数据DCTi变化，由此，电容器CA1～CA7中的与缓冲电路41的输出节点连接的电容器变化，缓冲电路41中的延迟时间变化。另外，电容器电路43中设置的开关、电容器的个数不限于7。
接着，对调整可变电流源的电流值的情况进行说明。图9是延迟元件DEi的第3详细结构例。图9的延迟元件DEi包含缓冲电路41、晶体管44。
晶体管44设于缓冲电路41的高电位侧电源节点和高电位侧电源之间。晶体管44例如是P型晶体管(第1导电型晶体管)。晶体管44的栅极输入控制电压ACTi。调整部ASi使控制电压ACTi变化，由此，晶体管44的漏极电流变化，缓冲电路41中的延迟时间(DCKi从低电平向高电平转变时的延迟时间)变化。另外，也可以不在高电位侧电源而是在低电位侧电源插入晶体管(N型晶体管(第2导电型晶体管))。或者，也可以在高电位侧电源和低电位侧电源双方插入晶体管。
图10是延迟元件DEi的第4详细结构例。图10的延迟元件DEi包含缓冲电路41、电流镜电路45。
电流镜电路45包含电流源IS、晶体管TIS、镜像用的晶体管TM1～TM7、开关用的晶体管TS1～TS7，设于缓冲电路41的高电位侧电源节点和高电位侧电源之间。晶体管TIS、TM1～TM7、TS1～TS7例如是P型晶体管(第1导电型晶体管)。电流源IS流过的偏置电流经由晶体管TIS，通过晶体管TM1～TM7而被镜像。晶体管TS1～TS7设于晶体管TM1～TM7和缓冲电路41的高电位侧电源节点之间，通过控制数据DCTi被控制导通和截止。调整部ASi使控制数据DCTi变化，由此，晶体管TM1～TM7中的与缓冲电路41的高电位侧电源节点连接的晶体管变化，缓冲电路41中的延迟时间变化。另外，设于电流镜电路45中的镜像用的晶体管、开关用的晶体管的个数不限于7。此外，也可以不在高电位侧电源而是在低电位侧电源插入电流镜电路。或者，也可以在高电位侧电源和低电位侧电源双方插入电流镜电路。
5.调整电路
以下，对调整电路40的详细结构例进行说明。另外，以下，以调整电路40的调整部ASi为例进行说明，但是，第2电路170的第2调整电路的调整部也是同样的。
图11是调整电路40的第1详细结构例。调整电路40包含调整部ASi、控制电路60。调整部ASi包含相位比较电路51、电荷泵电路52、环路滤波器53。另外，控制电路60也可以设于调整电路40的外部。
控制电路60输出在包含时钟信号CK2的第i转变时刻的期间内激活的启用信号ENi。例如，期间的长度是时钟信号CK2的1个周期。例如，在图6中，以i＝4的情况为例，在t4+4Δta，时钟信号CK2上升的时刻相当于第4转变时刻。例如，在该第4转变时刻前后的时钟信号CK2的下降沿之间的期间内，启用信号EN4激活。
相位比较电路51在启用信号ENi激活的情况下，对时钟信号CK2和延迟时钟信号DCKi的相位进行比较，将其比较结果输出到电荷泵电路52。例如，相位比较电路51根据时钟信号CK2和延迟时钟信号DCKi的相位差，输出上(UP)信号或下(DOWN)信号。电荷泵电路52根据来自相位比较电路51的比较结果输出电流脉冲。例如将上信号、下信号转换为电流脉冲。环路滤波器53对来自电荷泵电路52的电流脉冲进行平滑并进行电压转换，输出控制电压ACTi。
图12是调整电路40的第2详细结构例。调整电路40包含调整部ASi、控制电路60。调整部ASi包含相位比较电路55、输出电路56。
相位比较电路55在启用信号ENi激活的情况下，对时钟信号CK2和延迟时钟信号DCKi的相位进行比较，将其比较结果输出到输出电路56。例如，相位比较电路55与图11的相位比较电路51同样地，根据相位差输出上信号或下信号。输出电路56根据来自相位比较电路55的比较结果输出控制数据DCTi。例如，在输入了上信号的情况下，增大控制数据DCTi的值，在输入了下信号的情况下，减少控制数据DCTi的值。例如，可以增加或减小规定值(例如“1”)，或者也可以根据上信号、下信号的脉冲宽度来改变增大、减小的值。
6.生成延迟信号的方法
以下，对第1电路160、第2电路170使用DLL电路180、190生成延迟信号DKA1～DKAn、DKB1～DKBm的方法进行说明。
图13是第1电路160的第2详细结构例。图13的第1电路160包含DLL电路180、调整电路40、延迟电路80(第1延迟电路)。DLL电路180、调整电路40与图5中说明的DLL电路180、调整电路40相同。另外，以下，以第1电路160为例进行说明，但是，第2电路170也是同样的。即，将时钟信号CK2置换为时钟信号CK3、时钟频率f2置换为时钟频率f3、信号STA置换为信号STP、n置换为m、延迟信号DKA1～DKAn置换为延迟信号DKB1～DKBm即可。
延迟电路80以与第1DLL电路180中的信号延迟对应的延迟量使第1信号STA延迟，将第1延迟信号组(DKA1～DKAn)输出到比较器阵列部150。
具体而言，延迟电路80是DLL电路180的复制电路。延迟电路80具有与DLL电路180的延迟元件DE1～DEn相同结构的第1～第n的延迟元件DR1～DRn。而且，延迟元件DR1～DRn输入来自调整电路40的控制信号SCT1～SCTn，通过该控制信号SCT1～SCTn控制(调整)延迟元件DR1～DRn的延迟量。延迟元件DR1输入信号STA，通过延迟元件DR1～DRn依次使该信号STA延迟，输出第1延迟信号DKA1～第n延迟信号DKAn。
另外，第2电路170具有第2延迟电路。而且，第2延迟电路以与第2DLL电路190中的信号延迟对应的延迟量，使第2信号STP延迟，将第2延迟信号组(DKB1～DKBm)输出到比较器阵列部150。第2延迟电路是第2DLL电路190的复制电路。
图14是对包含上述的第1电路160、第2电路170的时间数字转换电路20的动作进行说明的时序图。
如图14所示，信号STP相比于信号STA滞后时间差TDF而上升。来自DLL电路180的复制电路即延迟电路80的延迟信号DKA5、DKA6是使信号STA延迟5Δta、6Δta而得到的信号。此外，来自DLL电路190的复制电路即第2延迟电路的延迟信号DKB5、DKB6是使信号STP延迟5Δtb、6Δtb而得到的信号。在5Δt＝5(Δta-Δtb)和6Δt＝6(Δta-Δtb)之间存在时间差TDF的情况下，延迟信号DKA5的上升沿在延迟信号DKB5的上升沿之前，延迟信号DKA6的上升沿在延迟信号DKB6的上升沿之后。例如，相位比较器LT55、LT66在延迟信号DKA5、DKA6的上升沿对延迟信号DKB5、DKB6的逻辑电平进行锁存。于是，相位比较器LT55将低电平(“0”)锁存而作为数字信号DQ55输出，相位比较器LT66将高电平(“1”)锁存而作为数字信号DQ66输出。该情况下，···DQ33、DQ44、DQ55为“0”，数字信号DQ66、DQ77、DQ88···为“1”。时间数字转换电路20将该数字信号DQ11～DQnm转换为数字值DQ(在10进制的情况下，例如为“6”)。
如以上那样，进行通过DLL电路180的复制电路即延迟电路80使信号STA延迟后的延迟信号DKA1～DKAn、和通过DLL电路190的复制电路即第2延迟电路使信号STP延迟后的延迟信号DKB1～DKBm的相位比较，由此能够测定信号STA和信号STP的时间差(TDF)。DLL电路180的各延迟元件中的延迟量通过调整电路40被调整为Δta，其复制电路即延迟电路80的各延迟元件中的延迟量也被调整为Δta。同样，DLL电路190的各延迟元件中的延迟量通过第2调整电路被调整为Δtb，其复制电路即第2延迟电路的各延迟元件中的延迟量也被调整为Δtb。由此，能够实现高性能的时间数字转换。
图15是第1电路160的第3详细结构例。图15的第1电路160包含DLL电路180、调整电路40、选择器90(第1选择器)。DLL电路180、调整电路40与图5中说明的DLL电路180、调整电路40相同。
选择器90将时钟信号CK1和信号STA中的任意一方输入到DLL电路180。具体而言，选择器90在第1期间中选择时钟信号CK1(基准时钟信号)，在第2期间中选择信号STA。例如，从未图示的控制电路等向选择器90输入信号MD，根据该信号MD的逻辑电平选择时钟信号CK1和信号STA中的一方，将所选择的信号作为信号SLQ提供(输出)到DLL电路180。在该结构例中，将延迟时钟信号DCK1～DCKn作为延迟信号DKA1～DKAn输入到比较器阵列部150。
另外，第2电路170具有第2选择器。而且，第2选择器在第1期间中将基准时钟信号(CK1)提供到第2DLL电路190，在第2期间中，将第2信号STP提供到第2DLL电路190。在第2期间中，从第1DLL电路180向比较器阵列部150输入第1延迟信号组(DKA1～DKAn)，从第2DLL电路向比较器阵列部150输入第2延迟信号组(DKB1～DKBm)。
图16是对包含上述的第1电路160、第2电路170的时间数字转换电路20的动作进行说明的时序图。
如图16所示，在第1期间TA中，信号MD是第1逻辑电平(例如低电平)，第在2期间TB中，信号MD是第2逻辑电平(例如高电平)。在第1期间TA中，选择器90将时钟信号CK1作为信号SLQ输出，调整电路40根据延迟时钟信号DCK1～DCKn和时钟信号CK2调整延迟元件DE1～DEn的延迟量。在第2期间TB中，选择器90将信号STA作为信号SLQ输出，DLL电路180将延迟信号DKA1～DKAn输出到比较器阵列部150。另外，第2期间中的时间数字转换电路20的动作与图14同样。
如以上那样，在第2期间中，进行通过DLL电路180使信号STA延迟后的延迟信号DKA1～DKAn和通过DLL电路190使信号STP延迟后的延迟信号DKB1～DKBm的相位比较，由此，能够测定信号STA和信号STP的时间差(TDF)。DLL电路180、190在第1期间中通过调整电路40、第2调整电路而直接调整延迟量，因此，与使用复制电路的情况相比，能够实现高性能的时间数字转换。
另外，在上述中，以DLL电路180、190输入同一基准时钟信号(CK1)的情况为例进行了说明，但是，也可以向DLL电路180、190输入不同的基准时钟信号(CK1)。例如，也可以向DLL电路180、190输入时钟信号CK2、CK3，向第1电路160的调整电路40和第2电路170的第2调整电路输入时钟信号CK1。该情况下，时钟信号CK1、CK2、CK3的时钟频率f1、f2、f3满足f1＜f3＜f2。
7.变形例
图17是电路装置10的变形结构例。图17的电路装置10包含时间数字转换电路20、振荡电路101。
时间数字转换电路20输入时钟信号CK1，根据该时钟信号CK1将时间转换为数字值。在图17的例子中，时间数字转换电路20根据时钟频率f1的时钟信号CK1调整第1电路160、第2电路170的DLL电路180、190的延迟时间，将信号STA和信号STP的转变时刻的时间差转换为数字值DQ。
图18是第1电路160的变形结构例。图18的第1电路160包含DLL电路180、调整电路162。
DLL电路180具有使时钟信号CK1依次延迟而依次输出延迟时钟信号DCK1～DCKn的延迟元件DE1～DEn。调整电路162输入延迟时钟信号DCKn和时钟信号CK1，根据延迟时钟信号DCKn和时钟信号CK1的转变时刻(相位)调整延迟元件DE1～DEn的延迟量。例如，调整为使得延迟时钟信号DCKn和时钟信号CK1的转变时刻一致。具体而言，调整电路40对延迟时钟信号DCKn的转变时刻和时钟信号CK1的转变时刻进行比较(相位比较)，根据其比较结果输出控制信号SCT。控制信号SCT是对延迟元件DE1～DEn的延迟量进行控制的信号。调整电路162例如能够采用与图11、图12的调整部ASi同样的结构。
另外，关于使信号STA、STP延迟的结构，例如能够采用与图13同样地设置DLL电路的复制电路的方法，或者与图15同样地在DLL电路的输入中设置选择器的方法。此外，以上以第1电路160为例进行了说明，但是，第2电路170也是同样的。即，将n置换为m即可。
在上述的变形例中，DLL电路180、190中的延迟元件每1级的延迟量为Δta’＝1/(n×f1)、Δtb’＝1/(m×f1)。在n＜m的情况下，Δta’＞Δtb’，时间数字转换的分辨率为Δt’＝Δta’-Δtb’。
8.物理量测定装置，电子设备，移动体
图19是包含本实施方式的电路装置10的物理量测定装置400的结构例。物理量测定装置400包含：本实施方式的电路装置10；用于生成时钟信号CK1的振荡元件XTAL1(第1振荡元件、第1振动片)、用于生成时钟信号CK2的振荡元件XTAL2(第2振荡元件、第2振动片)；以及用于生成时钟信号CK3的振荡元件XTAL3(第3振荡元件、第3振动片)。此外，物理量测定装置400能够包含封装体410，该封装体410收纳电路装置10、振荡元件XTAL1、XTAL2、XTAL3。
封装体410例如由底座部412和盖部414构成。底座部412是由陶瓷等绝缘材料构成的例如箱型等的部件，盖部414是与底座部412接合的例如平板状等的部件。底座部412的例如底面上设有用于与外部设备连接的外部连接端子(外部电极)。在由底座部412和盖部414形成的内部空间(空腔)内收纳电路装置10、振荡元件XTAL1、XTAL2、XTAL3。而且，通过盖部414进行密闭，从而将电路装置10、振荡元件XTAL1、XTAL2、XTAL3气密地封装在封装体410内。
电路装置10和振荡元件XTAL1、XTAL2、XTAL3安装在封装体410内。而且，振荡元件XTAL1、XTAL2、XTAL3的端子和电路装置10(IC)的端子(焊盘)通过封装体410的内部布线而进行电连接。在电路装置10中设有用于使振荡元件XTAL1、XTAL2、XTAL3振荡的振荡电路101、102、103，通过这些振荡电路101、102、103使振荡元件XTAL1、XTAL2、XTAL3振荡，从而生成时钟信号CK1、CK2、CK3。
例如作为比较例，考虑第1、第2、第3振荡电路设置在第1、第2、第3石英振荡器中，电路装置未内置第1、第2、第3振荡电路的情况。该情况下，无法实现基于同步电路110、115的第1、第2、第3时钟信号的相位同步。此外，存在无法在电路装置中执行第1、第2、第3振荡电路中共通的控制处理的缺点。
另外，作为物理量测定装置400的结构，能够实施各种变形。例如在采用图17、图18的变形例的情况下，省略振荡元件XTAL2、XTAL3、振荡电路101、102。此外，例如也可以是，底座部412是平板状的形状，盖部414是其内侧形成凹部的形状。此外，关于封装体410内的电路装置10、振荡元件XTAL1、XTAL2、XTAL3的安装方式和布线连接等，也能够实施各种变形。此外，振荡元件XTAL1、XTAL2、XTAL3不需要完全分开的结构，也可以是在1个部件上形成的第1、第2、第3振荡区域。
图20示出包含本实施方式的电路装置10的电子设备500的结构例。该电子设备500包含本实施方式的电路装置10、振荡元件XTAL1、XTAL2、XTAL3、处理部520。此外，能够包含通信部510、操作部530、显示部540、存储部550、天线ANT。通过电路装置10和振荡元件XTAL1、XTAL2、XTAL3构成物理量测定装置400。另外，电子设备500不限于图20的结构，能够实施省略这些一部分的结构要素(例如振荡元件XTAL2、XTAL3)、或追加其他结构要素等各种变形。
作为电子设备500，例如能够假定对距离、时间、流速或流量等物理量进行计测的计测设备、测定生物体信息的生物体信息测定设备(超声波测定装置、脉搏计、血压测定装置等)、车载设备(自动驾驶用的设备等)、基站或路由器等互联网关联设备、头部佩戴式显示装置、手表关联设备等可穿戴设备、印刷装置、投影装置、机器人、便携信息终端(智能手机、便携电话机、便携游戏装置、笔记本PC或平板PC等)、发布内容的内容提供设备、或者数字照相机或摄像机等影像设备等各种设备。
通信部510(无线电路)进行经由天线ANT从外部接收数据或向外部发送数据的处理。处理部520进行电子设备500的控制处理、经由通信部510收发的数据的各种数字处理等。此外，处理部520进行使用由物理量测定装置400测定出的物理量信息的各种处理。该处理部520的功能例如能够通过微计算机等处理器实现。
操作部530用于供用户进行输入操作，能够通过操作按钮、触摸面板显示器等而实现。显示部540显示各种信息，能够通过液晶或有机EL等显示器而实现。另外，在使用触摸面板显示器作为操作部530的情况下，该触摸面板显示器兼具操作部530和显示部540的功能。存储部550存储数据，其功能能够通过RAM、ROM等半导体存储器或HDD(硬盘驱动器)等而实现。
图21是本实施方式的电路装置的移动体的例子。本实施方式的电路装置能够组装至例如车、飞机、摩托车、自行车、机器人或船舶等各种移动体。移动体例如是具有发动机、马达等驱动机构、方向盘或舵等转向机构以及各种电子设备(车载设备)并在地上、天空、海上移动的设备/装置。图21概要地示出作为移动体的具体例的汽车206。在汽车206(移动体)上组装具有本实施方式的电路装置和振荡元件的物理量测定装置(未图示)。控制装置208根据由该物理量测定装置测定的物理量信息进行各种控制处理。例如，在测定了汽车206周围的物体的距离信息作为物理量信息的情况下，控制装置208使用测定出的距离信息进行用于自动驾驶的各种控制处理。控制装置208例如根据车体207的姿势，控制悬挂的软硬，或控制各个车轮209的制动。另外，组装了本实施方式的电路装置和物理量测定装置的设备不限于这样的控制装置208，能够组装到设于汽车206等移动体的各种设备(车载设备)中。
另外，如上所述，对本实施方式进行了详细说明，但是，本领域技术人员能够容易理解，可以实施不实质上脱离本发明的新事项和效果的多个变形。因此，这样的变形例全部包含于本发明的范围。例如，关于在说明书或附图中至少一次与更广义或同义的不同用语一起记载的用语，能够在说明书或附图的任意位置置换为其不同的用语。此外，本实施方式和变形例的全部组合也包含于本发明的范围。此外，电路装置、物理量测定装置、电子设备、移动体的结构和动作等也不限于本实施方式中的说明，能够实施各种变形。

Claims (12)

1.一种电路装置，其特征在于，该电路装置包含：
第1电路，其具有第1DLL电路，使第1信号延迟，该第1DLL电路具备多个延迟元件，其中，DLL是延迟锁相环；
第2电路，其具有第2DLL电路，使第2信号延迟，该第2DLL电路具备多个延迟元件；以及
比较器阵列部，其具有配置成矩阵状的多个相位比较器，输入来自所述第1电路的第1延迟信号组和来自所述第2电路的第2延迟信号组，输出对应于所述第1信号和所述第2信号的转变时刻的时间差的数字信号。
2.根据权利要求1所述的电路装置，其特征在于，
所述比较器阵列部的第i列、第j行的相位比较器进行来自所述第1电路的所述第1延迟信号组中的第i延迟信号和来自所述第2电路的所述第2延迟信号组中的第j延迟信号之间的相位比较，其中，i、j为1以上的整数。
3.根据权利要求1或2所述的电路装置，其特征在于，
所述第1DLL电路使用第1时钟信号和第2时钟信号的频率差调整延迟元件的延迟量，
所述第2DLL电路使用所述第1时钟信号和第3时钟信号的频率差调整延迟元件的延迟量。
4.根据权利要求3所述的电路装置，其特征在于，
所述第1电路具有第1调整电路，该第1调整电路输入来自所述第1DLL电路的所述延迟元件的延迟时钟信号、和频率比所述第1时钟信号的第1时钟频率低的第2时钟频率的第2时钟信号，使用所述第1时钟频率和所述第2时钟频率的频率差，调整所述第1DLL电路的所述延迟元件的延迟量，
所述第2电路具有第2调整电路，该第2调整电路输入来自所述第2DLL电路的所述延迟元件的延迟时钟信号、和频率比所述第1时钟频率低的第3时钟频率的第3时钟信号，使用所述第1时钟频率和所述第3时钟频率的频率差，调整所述第2DLL电路的所述延迟元件的延迟量。
5.根据权利要求3或4所述的电路装置，其特征在于，
所述第1时钟信号是使用第1振荡元件而生成的时钟信号，
所述第2时钟信号是使用第2振荡元件而生成的时钟信号，
所述第3时钟信号是使用第3振荡元件而生成的时钟信号。
6.根据权利要求1至5中的任意一项所述的电路装置，其特征在于，
所述第1电路具有第1延迟电路，该第1延迟电路以与所述第1DLL电路中的信号延迟对应的延迟量使所述第1信号延迟，将所述第1延迟信号组输出到所述比较器阵列部，
所述第2电路具有第2延迟电路，该第2延迟电路以与所述第2DLL电路中的信号延迟对应的延迟量使所述第2信号延迟，将所述第2延迟信号组输出到所述比较器阵列部。
7.根据权利要求6所述的电路装置，其特征在于，
所述第1延迟电路是所述第1DLL电路的复制电路，
所述第2延迟电路是所述第2DLL电路的复制电路。
8.根据权利要求1至5中的任意一项所述的电路装置，其特征在于，
所述第1电路具有第1选择器，该第1选择器在第1期间内将基准时钟信号提供到所述第1DLL电路，在第2期间内将所述第1信号提供到所述第1DLL电路，
所述第2电路具有第2选择器，该第2选择器在所述第1期间内将基准时钟信号提供到所述第2DLL电路，在第2期间内将所述第2信号提供到所述第2DLL电路，
在所述第2期间中，从所述第1DLL电路向所述比较器阵列部输入所述第1延迟信号组，从所述第2DLL电路向所述比较器阵列部输入所述第2延迟信号组。
9.一种物理量测定装置，其特征在于，该物理量测定装置包含：
权利要求1至8中的任意一项所述的电路装置；以及
第1振荡元件，其生成第1时钟信号。
10.根据权利要求9所述的物理量测定装置，其特征在于，
该物理量测定装置包含：
第2振荡元件，其生成第2时钟信号；以及
第3振荡元件，其生成第3时钟信号。
11.一种电子设备，其特征在于，其包含权利要求1至8中的任意一项所述的电路装置。
12.一种移动体，其特征在于，其包含权利要求1至8中的任意一项所述的电路装置。
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