CN105390101A - 显示设备的驱动器 - Google Patents

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Abstract

本发明涉及显示设备的驱动器。目的在于提供一种能够避免流入到显示设备的电流集中的状态并且显示没有亮度不均的高品质的图像的显示设备的驱动器。在DLL电路中生成为了将多个像素驱动电压在分别不同的定时施加到显示设备的各数据线而使用的多个延迟时钟信号，该DLL电路包括：可变延迟电路串联连接的可变延迟电路组、以及对相对于基准时钟信号而在延迟时钟信号中产生的相位差进行检测并且以使该相位差收敛于零的方式调整各可变延迟电路的延迟量的相位比较器。

Description

显示设备的驱动器
技术领域
本发明涉及根据视频信号对显示设备进行驱动的显示设备的驱动器。
背景技术
在作为显示设备的例如液晶显示面板中，在二维画面的水平方向上扩展的多个栅极线和在二维画面的垂直方向上扩展的多个源极线以交叉的方式进行配置。在栅极线的每一个和源极线的每一个的交叉部形成有担负像素的显示单元。进而，在液晶显示面板装载有对源极线的每一个施加由输入视频信号表示的各像素的亮度水平所对应的灰度显示电压的源极驱动器、以及对栅极线施加扫描信号的栅极驱动器。再有，作为这样的源极驱动器，提出了将1水平同步期间的量的多个显示数据片个别地导入到多个锁存器并且将导入到各锁存器的显示数据片所对应的灰度显示电压施加到源极线的源极驱动器（例如，参考专利文献1）。在这样的源极驱动器中，通过利用了反相器元件的元件延迟的延迟电路来错开由上述的锁存器的每一个进行的显示数据的导入定时，由此，避免流入到各源极线中的电流集中的状态，防止在这样的状态下产生的噪声。
现有技术文献
专利文献
专利文献1：日本特开2004-301946号公报。
发明内容
发明要解决的课题
可是，在利用了上述的那样的反相器元件的元件延迟的延迟电路中，其延迟量由于制造上的偏差或环境温度等而变动。因此，存在灰度显示电压经由源极线施加到显示单元的定时与扫描信号经由栅极线施加到显示单元的定时不一致的情况，存在在显示画面内产生亮度不均的担忧。
因此，本发明的目的在于提供一种能够避免流入到显示设备中的电流集中的状态并且显示没有亮度不均的高品质的图像的显示设备的驱动器。
用于解决课题的方案
本发明的显示设备的驱动器是一种显示设备的驱动器，所述驱动器将由图像数据信号示出的每个像素的亮度水平所对应的K个像素驱动电压分别施加到所述显示设备的K个数据线，其中，K为2以上的整数，所述驱动器具有：延迟时钟生成部，基于基准时钟信号来生成相位彼此不同的第1~第t的延迟时钟信号，其中，t为K以下且2以上的整数；以及输出使能生成部，基于所述第1~第t的所述延迟时钟信号来生成使K个所述像素驱动电压在分别不同的定时施加到K个所述数据线的第1~第K的输出使能信号，所述延迟时钟生成部包括：每一个具有所述基准时钟信号的周期的1/（t+1）的基本延迟时间的（t+1）个可变延迟电路串联连接的可变延迟电路组、以及相位比较器，所述基准时钟信号被供给到所述可变延迟电路组内的第1级的所述可变延迟电路，所述可变延迟电路组内的所述第1级~第t级的所述可变延迟电路的每一个的输出为所述第1~第t的所述延迟时钟信号，所述相位比较器基于从所述可变延迟电路组内的第（t+1）级的所述可变延迟电路输出的信号与所述基准时钟信号的相位差来调整所述可变延迟电路组内的所述可变延迟电路的每一个的延迟时间。
此外，本发明的显示设备的驱动器是一种显示设备的驱动器，所述驱动器包括：第一驱动器，将由图像数据信号示出的每个像素的亮度水平所对应的第1~第n的像素驱动电压之中的所述第1~第K的所述像素驱动电压分别施加到所述显示设备的第1~第K的数据线，其中，n为2以上的整数，K为n/2；以及第二驱动器，将所述第1~第n的所述像素驱动电压之中的第（K+1）~第n的所述像素驱动电压分别施加到所述显示设备的第（K+1）~第n的数据线，所述第一和所述第二驱动器的每一个具有：延迟时钟生成部，基于基准时钟信号来生成相位彼此不同的第1~第t的延迟时钟信号，其中，t为K以下且2以上的整数；以及输出使能生成部，基于所述第1~第t的所述延迟时钟信号来生成使K个所述像素驱动电压在分别不同的定时施加到K个所述数据线的第1~第K的输出使能信号，所述延迟时钟生成部包括：每一个具有所述基准时钟信号的周期的1/（t+1）的基本延迟时间的（t+1）个可变延迟电路串联连接的可变延迟电路组、以及相位比较器，所述基准时钟信号被供给到所述可变延迟电路组内的第1级的所述可变延迟电路，所述可变延迟电路组内的所述第1级~第t级的所述可变延迟电路的每一个的输出为所述第1~所述第t的所述延迟时钟信号，所述相位比较器基于从所述可变延迟电路组内的第（t+1）级的所述可变延迟电路输出的信号与所述基准时钟信号的相位差来调整所述可变延迟电路组内的所述可变延迟电路的每一个的延迟时间。
发明效果
根据本发明，强制性地使将多个像素驱动电压施加到显示设备的数据线的每一个的定时不同，因此，避免流入到各数据线的电流在同一时间点集中的状态。
进而，在本发明中，在DLL电路中生成为了在分别不同的定时施加多个像素驱动电压而使用的多个延迟时钟信号，该DLL电路包括可变延迟电路串联连接的可变延迟电路组和相位比较器。在这样的DDL电路中，以使相对于基准时钟信号而在各延迟时钟信号中产生的相位差收敛于零的方式调整各可变延迟电路的延迟量。因此，不管制造上的偏差或环境温度如何都能够使对数据线施加像素驱动电压的定时与经由水平扫描线对显示单元施加水平扫描脉冲的定时一致，因此，能够显示没有亮度不均的高品质的图像。
因此，根据本发明，能够抑制在流入到显示设备的电流集中时产生的噪声，并且，不管制造上的偏差或环境温度如何都能够显示没有亮度不均的高品质的图像。
附图说明
图1是示出包括本发明的显示设备的驱动器的显示装置的框图。
图2是示出驱动器IC3a的内部结构的一个例子的框图。
图3是示出输出延迟控制部134的内部结构的一个例子的框图。
图4是示出延迟时钟信号CL1~CL（t+1）的时间图。
图5是示出延迟时钟生成部1341的内部结构的电路图。
图6是示出时钟选择器1342的工作的图。
图7是示出输出使能生成部1344的内部结构的电路图。
图8是示出L移位（shift）模式时的移位方向切换开关SW1~SWK的状态的图。
图9是示出L移位模式时的输出使能信号EN1~ENK的时间图。
图10是示出R移位模式时的移位方向切换开关SW1~SWK的状态的图。
图11是示出R移位模式时的输出使能信号EN1~ENK的时间图。
图12是示出输出电路136的内部结构的一部分的电路图。
图13是示出每个延迟模式（L移位模式、R移位模式、V移位模式）的输出延迟的方式的图。
具体实施方式
以下，参照附图并详细地说明本发明的实施例。
图1是示出包括本发明的显示设备的驱动器的显示装置的概略结构的图。如图1所示，这样的显示装置包括驱动控制部1、扫描驱动器2A、2B、数据驱动器3和显示设备20。
显示设备20由例如液晶或有机EL面板等构成。在显示设备20形成有每一个在二维画面的水平方向上扩展的m个（m为2以上的自然数）水平扫描线S1~Sm、以及每一个在二维画面的垂直方向上扩展的n个（n为2以上的自然数）数据线D1~Dn。在水平扫描线和数据线的各交叉部形成有担负像素的显示单元。
驱动控制部1从视频信号中提取水平同步信号，将其作为水平同步信号HS供给到扫描驱动器2A和2B，并且，与该水平同步信号同步地生成对像素驱动电压的输出开始进行指示的输出开始信号OS，将其供给到数据驱动器3。此外，驱动控制部1基于这样的视频信号按照各像素的每一个生成以例如8位来表示该像素的亮度水平的像素数据PD的序列，将对其叠加了表示时钟定时的时钟信息RS后的像素数据信号PDS供给到数据驱动器3。进而，驱动控制部1将用于进行形成在数据驱动器3内的驱动器IC（在后面进行叙述）的每一个的初始设定的初始设定信号ISS供给到数据驱动器3。再有，初始设定信号ISS例如包括对在供给了上述的输出开始信号OS之后到实际上开始像素驱动电压的输出的输出开始延迟时间进行指定的输出开始延迟信息LI、以及对延迟模式（在后面进行叙述）进行指定的延迟模式信息DM。
扫描驱动器2A连接于水平扫描线S1~Sm的每一个的一端，扫描驱动器2B连接于水平扫描线S1~Sm的每一个的另一端。扫描驱动器2A和2B与上述的水平同步信号HS同步地生成水平扫描脉冲SP，将其依次施加到显示驱动器20的水平扫描线S1~Sm的每一个。
数据驱动器3导入像素数据信号PDS中的像素数据PD的序列。然后，每当进行1水平扫描线的量即作为数据线的总数的n个像素数据PD的导入时，数据驱动器3将导入的n个像素数据PD变换为具有每一个示出的亮度水平所对应的电压值的像素驱动电压G1~Gn。然后，数据驱动器3以按照由上述的初始设定信号ISS所包括的延迟模式信息DM所指示的延迟模式的延迟方式将像素驱动电压G1~Gn施加到显示设备20的数据线D1~Dn。
再有，数据驱动器3由每一个具有相同电路结构的多个半导体IC（IntegratedCircuit，集成电路）芯片例如在图1所示的实施例中每一个独立的半导体IC芯片的2个驱动器IC3a和3b形成。
驱动器IC3a从1水平扫描线的量的n个像素数据PD之中导入与显示设备20的第1列~第K列[K=（n/2）]对应的K个像素数据PD，将每一个示出的亮度水平所对应的像素驱动电压G1~GK施加到显示设备20的数据线D1~DK。
驱动器IC3b从1水平扫描线的量的n个像素数据PD之中导入与显示设备20的第（K+1）列~第n列对应的K个像素数据PD，将每一个示出的亮度水平所对应的像素驱动电压GK+1~Gn施加到显示设备20的数据线DK+1~Dn。
即，担负显示设备20的画面左区域的驱动的驱动器IC3a和担负画面右区域的驱动的驱动器IC3b如图1所示那样沿着显示设备20的一边进行配置。
再有，形成在各驱动器IC3a和3b内的电路是相同的，因此，在以下，摘录驱动器IC3a来说明形成在各驱动器IC的结构。
图2是示出形成在驱动器IC3a内的电路的框图。如图2所示，在各驱动器IC形成有接收电路131、第一数据锁存器部132、第二数据锁存器部133、输出延迟控制部134、灰度电压变换电路135、以及输出电路136。
接收电路131从供给自驱动控制部1的像素数据信号PDS中导入像素数据PD的序列，从1水平扫描线的量（n个）的像素数据PD之中将K个像素数据P1~PK供给到第一数据锁存器部132。
此外，设置在接收电路131的基准时钟生成部131a从像素数据信号PDS中提取时钟信息RS，生成与由该时钟信息RS示出的时钟定时相位同步的基准时钟信号CK。接收电路131将基准时钟信号CK供给到第一数据锁存器部132、第二数据锁存器部133和输出延迟控制部134。
第一数据锁存器部132在基于基准时钟信号CK的定时按顺序导入从接收电路131供给的像素数据P1~PK的每一个，将每一个作为像素数据R1~RK供给到下级的第二数据锁存器部133。
第二数据锁存器部133在基于基准时钟信号CK的定时导入从第一数据锁存器部132供给的像素数据R1~RK的每一个，将每一个作为像素数据Y1~YK供给到灰度电压变换电路135。
灰度电压变换电路135将上述像素数据Y1~YK变换为具有每一个的亮度水平所对应的电压值的模拟的像素驱动电压V1~VK并供给到输出电路136。
输出延迟控制部134根据从驱动控制部1供给的初始设定信号ISS进行初始设定。输出延迟控制部134在基于该初始设定的延迟模式下根据上述的输出开始信号OS生成边沿部的开始定时不同的K个输出使能信号EN1~ENK。
图3是示出输出延迟控制部134的内部结构的一个例子的框图。如图3所示，输出延迟控制部134包括延迟时钟生成部1341、时钟选择器1342、延迟模式设定部1343和输出使能生成部1344。
延迟时钟生成部1341基于基准时钟信号CK如图4所示那样生成每一个的前沿（frontedge）部的定时即相位不同的（t+1）个（t为2以上且K以下的自然数）延迟时钟信号CL1~CL（t+1）。
图5是示出延迟时钟生成部1341的内部结构的一个例子的框图。如图5所示，延迟时钟生成部1341由包括例如串联连接的（t+1）个可变延迟电路CD1~CD（t+1）和相位比较器PF的DLL（Delay-LockedLoop，延迟锁相环）电路构成。可变延迟电路CD1~CD（t+1）的每一个例如如图5所示那样由串联连接的一对可变延迟反相器V1和V2构成。
在可变延迟电路CD1~CD（t+1）的每一个的设计上成为基本的延迟时间是与图4所示的基准时钟信号CK的周期TW的1/（t+1）的时间相等的基本延迟时间DLY。可变延迟电路CD1~CD（t+1）的每一个根据在后面叙述的延迟调整信号CTRL施行延迟时间的调整。
可变延迟电路CD1生成使基准时钟信号CK延迟基本延迟时间DLY后的信号来作为延迟时钟信号CL1，将其供给到下级的可变延迟电路CD2。可变延迟电路CD2生成使该延迟时钟信号CL1延迟基本延迟时间DLY后的信号来作为延迟时钟信号CL2，将其供给到下级的可变延迟电路CD3。以下，同样地，可变延迟电路CDX（X为3~t的自然数）生成使从上级的可变延迟电路CD（X-1）供给的延迟时钟信号CL（X-1）延迟基本延迟时间DLY后的信号来作为延迟时钟信号CLX，将其供给到下级的可变延迟电路CD（X+1）。即，可变延迟电路CD3~CDt生成延迟时钟信号CL3~CLt并将每一个供给到下级的可变延迟电路CD。
最终级的可变延迟电路CD（t+1）生成使延迟时钟信号CLt延迟基本延迟时间DLY后的信号来作为延迟时钟信号CL（t+1），将其供给到相位比较器PF。在此，在可变延迟电路CD1~CD（t+1）的每一个的实际的延迟时间与基本延迟时间DLY相等的情况下，如图4所示那样，延迟时钟信号CL（t+1）与基准时钟信号CK为相同相位。
相位比较器PF将基准时钟信号CK和延迟时钟信号CL（t+1）的相位相比较，生成示出其相位差的延迟调整信号CTRL。相位比较器PF将延迟调整信号CTRL供给到可变延迟电路CD1~CD（t+1）的每一个。由此，可变延迟电路CD1~CD（t+1）的每一个将在现在时间点的自身的延迟时间向快方向或慢方向调整由延迟调整信号CTRL示出的相位差的量。
总之，延迟时钟生成部1341与基准时钟信号CK同步地生成每一个的前沿部从CK的前沿部延迟h·DLY[h为1~（t+1）的整数]后的延迟时钟信号CLh即图4所示的延迟时钟信号CL1~CL（t+1）。此时，在延迟时钟生成部1341中，通过由相位比较器PF生成的延迟调整信号CTRL不管制造上的偏差和环境温度如何都将延迟时钟信号CL1~CL（t+1）的每一个的延迟时间调整为总是与基本延迟时间DLY相等。
延迟时钟生成部1341将如上述那样生成的延迟时钟信号CL1~CL（t+1）之中的CL1~CLt供给到时钟选择器1342。
时钟选择器1342按照基于初始设定信号ISS所包括的延迟模式信息DM的延迟时钟信号CL1~CLt的每一个与时钟线LL1~LLt的每一个的对应关系将延迟时钟信号CL1~CLt分别送出到对应的时钟线LL。再有，在延迟模式信息DM中指定L移位模式（第一移位模式）、R移位模式（第二移位模式）和V移位模式（第三移位模式）之中的一个。
即，在延迟模式信息DM示出L移位模式的情况下，时钟选择器1342按照如图6（a）所示那样的一对一的对应关系将延迟时钟信号CL1~CLt送出到时钟线LL1~LLt。此外，在延迟模式信息DM示出R移位模式的情况下，时钟选择器1342按照如图6（b）所示那样的一对一的对应关系将延迟时钟信号CLt~CL1送出到时钟线LL1~LLt。此外，在延迟模式信息DM示出V移位模式的情况下，驱动器IC3a的时钟选择器1342按照如图6（a）所示那样的一对一的对应关系将延迟时钟信号CL1~CLt送出到时钟线LL1~LLt。另一方面，驱动器IC3b的时钟选择器1342按照如图6（b）所示那样的一对一的对应关系将延迟时钟信号CLt~CL1送出到时钟线LL1~LLt。
再有，时钟选择器1342未必需要将全部的延迟时钟信号CL1~CLt送出到时钟线LL1~LLt。例如，时钟选择器1342也可以按照一对二的对应关系将延迟时钟信号CL1~CLt之中的第奇数号（或第偶数号）的延迟时钟信号CL送出到时钟线LL1~LLt。总之，时钟选择器1342也可以将延迟时钟信号CL1~CLt之中的特定的多个延迟时钟信号CL送出到时钟线LL1~LLt。
图3所示的延迟模式设定部1343首先将由从驱动控制部1供给的初始设定信号ISS示出的输出开始延迟信息LI和延迟模式信息DM存储在内置寄存器（未图示）中。
在由上述延迟模式信息DM指定的延迟模式为L移位模式的情况下，延迟模式设定部1343将逻辑电平0的切换信号C1供给到输出使能生成部1344。另一方面，在上述延迟模式为R移位模式的情况下，延迟模式设定部1343将逻辑电平1的切换信号C1供给到输出使能生成部1344。
再有，在上述延迟模式为V移位模式的情况下，驱动器IC3a的延迟模式设定部1343与延迟模式为L移位模式的情况同样地将逻辑电平0的切换信号C1供给到输出使能生成部1344。此外，在延迟模式为V移位模式的情况下，驱动器IC3b的延迟模式设定部1343与延迟模式为R移位模式的情况同样地将逻辑电平1的切换信号C1供给到输出使能生成部1344。
进而，延迟模式设定部1343在接收到从驱动控制部1送出的输出开始信号OS之后，在经过了由输出开始延迟信息LI示出的输出开始延迟时间的时间点生成从逻辑电平0（或1）的状态转变为逻辑电平1（或0）的状态的输出开始信号OP。延迟模式设定部1343将输出开始信号OP供给到输出使能生成部1344。
输出使能生成部1344由具有导入输出开始信号OP并且将其供给到下级或上级的D触发器的K个D触发器DF1~DFK的移位寄存器构成。
以下，将“K”为时钟线LL1~LLt的个数的2倍即2·t的情况采用为例子来说明作为上述的移位寄存器的输出使能生成部1344的结构。如图3所示，DF1~DFK之中的DF1~DFK/2的每一个的时钟端子分别连接于时钟线LL1~LLt。DF1~DFK之中的DF（K/2）+1~DFK的每一个的时钟端子分别连接于时钟线LL1~LLt。
再有，在输出使能生成部1344中除了上述的DF1~DFK之外，如图7所示那样还设置有用于进行移位方向的切换的移位方向切换开关SW1~SWK。
在图7中，D触发器DF1~DFK经由在每一个的上级设置的移位方向切换开关SW而串联连接。DF1~DFK的每一个的输出成为输出使能信号EN1~ENK。
在此，移位方向切换开关SW1根据切换信号C1选择上述的输出开始信号OP和从DF2输出的输出使能信号EN2之中的一个，并将其供给到DF1。移位方向切换开关SWr（r为2~[K-1]的自然数）根据切换信号C1选择从DFr-1输出的输出使能信号ENr-1和从DFr+1输出的输出使能信号ENr+1之中的一个，并将其供给到DFr。移位方向切换开关SWK根据切换信号C1选择上述的输出开始信号OP和从DFK-1输出的输出使能信号ENK-1之中的一个，并将其供给到DFK。
即，在由延迟模式信息DM指定的延迟模式为L移位模式的情况下，根据逻辑电平0的切换信号，如图8所示那样，移位方向切换开关SW1选择输出开始信号OP并将其供给到DF1。进而，在L移位模式时，如图8所示那样，移位方向切换开关SWS（S为2~K的自然数）选择从DFS-1输出的输出使能信号ENS-1并将其供给到DFS。
由此，在L移位模式时，输出开始信号OP与图4所示的延迟时钟信号CL1同步地首先被导入到DF1中，接着，分别与延迟时钟信号CL2~CLt同步地按照DF2、DF3、…、DFK-1、DFK的顺序移位并导入到下级的DF中。因此，在L移位模式时，DF1~DFK根据输出开始信号OP生成每一个的前沿部从输出开始信号OP的前沿部延迟h·DLY[h为1~（t+1）的整数]后的输出使能信号ENh即图9所示的输出使能信号EN1~ENK。
另一方面，在延迟模式为R移位模式的情况下，根据逻辑电平1的切换信号C1，如图10所示那样，移位方向切换开关SWK选择输出开始信号OP并将其供给到DFK。进而，在R移位模式时，移位方向切换开关SWJ（J为1~K-1的自然数）选择从DFJ+1输出的输出使能信号ENJ+1并将其供给到DFJ。
由此，在R移位模式时，输出开始信号OP与图4所示的延迟时钟信号CL1同步地首先被导入到DFK中，接着，分别与延迟时钟信号CL2~CLt同步地按照DFK-1、DFK-2、…、DF2、DF1的顺序移位并导入到上级的DF中。因此，在R移位模式时，DF1~DFK根据输出开始信号OP生成每一个的前沿部从输出开始信号OP的前沿部延迟h·DLY[h为1~（t+1）的整数]后的输出使能信号ENh即图11所示的输出使能信号EN1~ENK。
再有，在延迟模式为V移位模式的情况下，驱动器IC3a的输出使能生成部1344通过执行上述的L移位模式的工作来生成图9所示的输出使能信号EN1~ENK。进而，在该V移位模式下，驱动器IC3b的输出使能生成部1344通过执行上述的R移位模式的工作来生成图11所示的输出使能信号EN1~ENK。
利用上述的结构，输出延迟控制部134按照由初始设定信号ISS示出的延迟模式，生成每一个的前沿部从输出开始信号OP的前沿部延迟h·DLY[h为1~（t+1）的整数]后的图9或图11所示的输出使能信号EN1~ENK。然后，输出延迟控制部134将输出使能信号EN1~ENK供给到输出电路136。
输出电路136如图12所示那样包括作为传输门的晶体管Q1~QK。向晶体管Q1~QK的每一个的源极端子分别供给从灰度电压变换电路135供给的像素驱动电压V1~VK。晶体管Q1~QK的每一个的漏极端子分别连接于显示设备20的K个数据线D。
进而，向晶体管Q1~QK的每一个的栅极端子分别个别地供给输出使能信号EN1~ENK。由此，晶体管Q1~QK基于输出使能信号EN1~ENK分别个别地被导通/截止控制。即，晶体管Qj（j为1~K的自然数）在输出使能信号ENj示出逻辑电平0的情况下为截止状态。另一方面，在输出使能信号ENj示出逻辑电平1的情况下晶体管Qj为导通状态，将像素驱动电压Vj作为像素驱动电压Gj施加到显示设备20的数据线D。
在以下，按照以下的L移位模式、R移位模式和V移位模式的每一个来说明包括具有上述的结构的驱动器IC3a和3b的数据驱动器3的工作。
[L移位模式]
在L移位模式下，驱动控制部1将包括对L移位模式进行指定的延迟模式信息DM的初始设定信号ISS供给到驱动器IC3a和3b。进而，驱动控制部1对驱动器IC3a供给包括示出输出延迟时间零的输出开始延迟信息LI的初始设定信号ISS。此外，驱动控制部1对驱动器IC3b供给包括示出输出延迟时间T1的输出开始延迟信息LI的初始设定信号ISS。再有，输出延迟时间T1是例如在供给输出开始信号OS之后到在驱动器IC3a中最晚施加的像素驱动电压G的施加开始时间点的时间。
因此，在L移位模式下，首先，驱动器IC3a如图13（a）所示那样按照G1、G2、G3、…、GK的顺序将使其施加定时延迟的像素驱动电压G1~GK依次施加到显示设备20的数据线D1、D2、D3、…、DK。然后，在供给输出开始信号OS之后经过输出延迟时间T1后，驱动器IC3b按照GK+1、GK+2、GK+3、…、Gn的顺序将使其施加定时延迟的像素驱动电压GK+1~Gn依次施加到显示设备20的数据线DK+1、DK+2、DK+3、…、Dn。
[R移位模式]
在R移位模式下，驱动控制部1将包括对R移位模式进行指定的延迟模式信息DM的初始设定信号ISS供给到驱动器IC3a和3b。进而，驱动控制部1对驱动器IC3a供给包括示出输出延迟时间T1的输出开始延迟信息LI的初始设定信号ISS。此外，驱动控制部1对驱动器IC3b供给包括示出输出延迟时间零的输出开始延迟信息LI的初始设定信号ISS。再有，输出延迟时间T1是例如在供给输出开始信号OS之后到在驱动器IC3b中最晚施加的像素驱动电压G的施加开始时间点的时间。
因此，在R移位模式下，首先，驱动器IC3b如图13（b）所示那样按照Gn、Gn-1、Gn-2、…、GK+1的顺序将使其施加定时延迟的像素驱动电压Gn~GK+1依次施加到显示设备20的数据线Dn、Dn-1、Dn-2、…、DK+1。然后，在供给输出开始信号OS之后经过输出延迟时间T1后，驱动器IC3a按照GK、GK-1、GK-2、…、G1的顺序将使其施加定时延迟的像素驱动电压GK~G1依次施加到显示设备20的数据线DK、DK-1、DK-2、…、D1。
[V移位模式]
在V移位模式下，驱动控制部1将包括对L移位模式进行指定的延迟模式信息DM和示出输出延迟时间零的输出开始延迟信息LI的初始设定信号ISS供给到驱动器IC3a。进而，驱动控制部1将包括对R移位模式进行指定的延迟模式信息DM和示出输出延迟时间零的输出开始延迟信息LI的初始设定信号ISS供给到驱动器IC3b。
因此，在V移位模式下，驱动器IC3a如图13（c）所示那样按照G1、G2、G3、…、GK的顺序将使其施加定时延迟的像素驱动电压G1~GK依次施加到显示设备20的数据线D1、D2、D3、…、DK。进而，与这样的驱动器IC3a的工作并行地，驱动器IC3b如图13（c）所示那样按照Gn、Gn-1、Gn-2、…、GK+1的顺序将使其施加定时延迟的像素驱动电压Gn~GK+1依次施加到显示设备20的数据线Dn、Dn-1、Dn-2、…、DK+1。
在此，在属于在显示设备20的水平扫描线S1~Sm之中水平扫描脉冲SP被施加的水平扫描线S的显示单元中，进行对数据线D1~Dn的每一个施加的像素驱动电压G所对应的亮度的显示。
如以上那样，数据驱动器3将对数据线D的每一个施加各像素驱动电压G的定时如图13（a）、图13（b）或图13（c）所示那样强制性地错开。由此，避免流入到各数据线的电流在同一时间点集中的状态。因此，抑制在这样的状态下产生的噪声。
可是，当显示设备20大画面化时，特别地，在二维画面的水平方向上扩展的水平扫描线S的布线电阻变大。因此，为了减少伴随着布线电阻的扫描驱动器的负载，在图1所示的显示装置中，将扫描驱动器（2A、2B）设置在水平扫描线S的两端。此时，在水平扫描线S1~Sm的每一个上，越是远离扫描驱动器2A和2B双方的位置即越是靠近画面中央的位置，起因于布线电阻的水平扫描脉冲SP的延迟量越大。因此，当扫描驱动器2A和2B对水平扫描线S施加水平扫描脉冲SP时，相对于在与属于画面左（或右）端区域的数据线D1（或Dn）的交叉部中产生的水平扫描脉冲SP，在与属于画面中央区域的数据线Dn/2（或D（n/2）+1）的交叉部中，水平扫描脉冲SP延迟地到达。
此时，根据上述的V移位模式，追随在水平扫描脉冲SP到达之前的延迟时间，越是被配置在靠近画面中央的位置的数据线D，越是能够使像素驱动电压G的施加定时延迟。由此，能够使水平扫描脉冲SP和像素驱动电压G的施加定时一致。
进而，在图3所示的输出延迟控制部134中，为了如图13（a）~图13（c）所示那样错开像素驱动电压G1~Gn的每一个的向显示设备20的输出定时，在延迟时钟生成部1341中生成相位彼此不同的延迟时钟信号CL1~CLt。此时，在延迟时钟生成部1341中，如图5所示那样串联连接利用元件延迟（基本延迟时间DLY）进行信号延迟的可变延迟电路CD1~CD（t+1），将基准时钟信号CK供给到其初级的可变延迟电路CD1。由此，作为可变延迟电路CD1~CD（t+1）的各输出，如图4所示那样，得到每一个的前沿部从基准时钟信号CK的前沿部延迟h·DLY[h为1~（t+1）的整数]后的延迟时钟信号CL1~CL（t+1）。
在此，相对于基准时钟信号CK的周期TW，基本延迟时间DLY处于以下的关系：
TW=（t+1）·DLY。
因此，在可变延迟电路CD1~CD（t+1）的每一个的实际的延迟量与作为设计值的基本延迟时间DLY相等的情况下，延迟时钟信号CL（t+1）的相位与基准时钟信号CK的相位一致。可是，可变延迟电路CD1~CD（t+1）的每一个的元件延迟量由于制造上的偏差或环境温度等而变动。
因此，在延迟时钟生成部1341中，利用相位比较器PF来检测基准时钟信号CK的相位与延迟时钟信号CL（t+1）的相位的相位差。然后，在延迟时钟生成部1341中，以使该相位差收敛于零的方式基于示出该相位差的延迟调整信号CTRL来调整可变延迟电路CD1~CD（t+1）的每一个的延迟量。
因此，根据包括延迟时钟生成部1341的输出延迟控制部134，即使在可变延迟电路CD1~CD（t+1）的元件延迟量由于制造上的偏差或环境温度等而变动那样的情况下，也能够使其总是维持为一定的基本延迟时间DLY。
由此，不管制造上的偏差或环境温度如何，都能够使对数据线施加像素驱动电压的定时与经由水平扫描线对显示单元施加水平扫描脉冲的定时一致。因此，能够显示没有亮度不均的高品质的图像。
如以上那样，数据驱动器3所包括的驱动器IC3a或IC3b分别具有以下的延迟时钟生成部（1341）和输出使能生成部（1344）。即，延迟时钟生成部基于基准时钟信号（CK）来生成相位彼此不同的第1~第t的延迟时钟信号（CL1~CLt）。输出使能生成部基于第1~第t的延迟时钟信号来生成使K个像素驱动电压（G1~GK）在分别不同的定时施加到K个数据线的第1~第K的输出使能信号（EN1~ENK）。再有，延迟时钟生成部包括每一个具有基准时钟信号的周期（TW）的1/（t+1）的基本延迟时间（DLY）的（t+1）个可变延迟电路（CD1~CDt）串联连接的可变延迟电路组、以及相位比较器（PF）。此时，基准时钟信号被供给到可变延迟电路组内的第一级的可变延迟电路（CD1），可变延迟电路组内的第1级~第t级的可变延迟电路的每一个（CD1~CDt）的输出成为第1~第t的延迟时钟信号。然后，相位比较器基于从可变延迟电路组内的第（t+1）级的可变延迟电路（CDt+1）输出的信号（CLt+1）与基准时钟信号的相位差来调整可变延迟电路组内的可变延迟电路的每一个的延迟时间。
根据这样的结构，能够抑制流入到显示设备的电流集中时产生的噪声，并且，不管制造上的偏差或环境温度如何，都能够显示没有亮度不均的高品质的图像。
附图标记的说明
1驱动控制部
3a、3b驱动器IC
131a时钟生成部
134输出延迟控制部
1341延迟时钟生成部
1344移位寄存器
CD1~CD（t+1）可变延迟电路
DF1~DFKD触发器
PF相位比较器。

Claims (8)

1.一种显示设备的驱动器，所述驱动器将由图像数据信号示出的每个像素的亮度水平所对应的K个像素驱动电压分别施加到所述显示设备的K个数据线，其中，K为2以上的整数，所述驱动器的特征在于，具有：
延迟时钟生成部，基于基准时钟信号来生成相位彼此不同的第1~第t的延迟时钟信号，其中，t为K以下且2以上的整数；以及
输出使能生成部，基于所述第1~第t的所述延迟时钟信号来生成使K个所述像素驱动电压在分别不同的定时施加到K个所述数据线的第1~第K的输出使能信号，
所述延迟时钟生成部包括：每一个具有所述基准时钟信号的周期的1/（t+1）的基本延迟时间的（t+1）个可变延迟电路串联连接的可变延迟电路组、以及相位比较器，
所述基准时钟信号被供给到所述可变延迟电路组内的第1级的所述可变延迟电路，所述可变延迟电路组内的所述第1级~第t级的所述可变延迟电路的每一个的输出为所述第1~第t的所述延迟时钟信号，
所述相位比较器基于从所述可变延迟电路组内的第（t+1）级的所述可变延迟电路输出的信号与所述基准时钟信号的相位差来调整所述可变延迟电路组内的所述可变延迟电路的每一个的延迟时间。
2.根据权利要求1所述的显示设备的驱动器，其特征在于，所述可变延迟电路为具有所述基本延迟时间的元件延迟的可变延迟元件。
3.根据权利要求1或2所述的显示设备的驱动器，其特征在于，
所述输出使能生成部由包括串联连接的第1~第K的触发器的移位寄存器构成，
对所述第1~第K的所述触发器的每一个供给所述第1~第t的所述延迟时钟信号之中的任一个，所述第1~第K的所述触发器的每一个的输出为所述第1~第K的所述输出使能信号。
4.根据权利要求3所述的显示设备的驱动器，其特征在于，所述移位寄存器具有：
第一移位模式，按照所述第1~第K的所述触发器的顺序使输出开始信号移位到下级的触发器，由此，按照所述第1~第K的所述输出使能信号的顺序使对所述数据线施加所述像素驱动电压的定时延迟；以及
第二移位模式，按照所述第K~所述第1的所述触发器的顺序使所述输出开始信号移位到上级的触发器，由此，按照所述第K~所述第1的所述输出使能信号的顺序使对所述数据线施加所述像素驱动电压的定时延迟；
所述驱动器还具备延迟模式设定部，所述延迟模式设定部设定以所述第一移位模式或所述第二移位模式之中的哪一个进行工作。
5.一种显示设备的驱动器，所述驱动器包括：第一驱动器，将由图像数据信号示出的每个像素的亮度水平所对应的第1~第n的像素驱动电压之中的所述第1~第K的所述像素驱动电压分别施加到所述显示设备的第1~第K的数据线，其中，n为2以上的整数，K为n/2；以及第二驱动器，将所述第1~第n的所述像素驱动电压之中的第（K+1）~第n的所述像素驱动电压分别施加到所述显示设备的第（K+1）~第n的数据线，所述驱动器的特征在于，
所述第一和所述第二驱动器的每一个具有：
延迟时钟生成部，基于基准时钟信号来生成相位彼此不同的第1~第t的延迟时钟信号，其中，t为K以下且2以上的整数；以及
输出使能生成部，基于所述第1~第t的所述延迟时钟信号来生成使K个所述像素驱动电压在分别不同的定时施加到K个所述数据线的第1~第K的输出使能信号，
所述延迟时钟生成部包括：每一个具有所述基准时钟信号的周期的1/（t+1）的基本延迟时间的（t+1）个可变延迟电路串联连接的可变延迟电路组、以及相位比较器，
所述基准时钟信号被供给到所述可变延迟电路组内的第1级的所述可变延迟电路，所述可变延迟电路组内的所述第1级~第t级的所述可变延迟电路的每一个的输出为所述第1~所述第t的所述延迟时钟信号，
所述相位比较器基于从所述可变延迟电路组内的第（t+1）级的所述可变延迟电路输出的信号与所述基准时钟信号的相位差来调整所述可变延迟电路组内的所述可变延迟电路的每一个的延迟时间。
6.根据权利要求5所述的显示设备的驱动器，其特征在于，所述可变延迟电路为具有所述基本延迟时间的元件延迟的可变延迟元件。
7.根据权利要求5或6所述的显示设备的驱动器，其特征在于，
所述输出使能生成部由包括串联连接的第1~第K的触发器的移位寄存器构成，
对所述第1~第K的所述触发器的每一个供给所述第1~第t的所述延迟时钟信号之中的任一个，所述第1~第K的所述触发器的每一个的输出为所述第1~第K的所述输出使能信号。
8.根据权利要求7所述的显示设备的驱动器，其特征在于，所述移位寄存器具有：
第一移位模式，按照所述第1~第K的所述触发器的顺序使输出开始信号移位到下级的触发器，由此，按照所述第1~第K的所述输出使能信号的顺序使对所述数据线施加所述像素驱动电压的定时延迟；以及
第二移位模式，按照所述第K~所述第1的所述触发器的顺序使所述输出开始信号移位到上级的触发器，由此，按照所述第K~所述第1的所述输出使能信号的顺序使对所述数据线施加所述像素驱动电压的定时延迟；
所述驱动器还具备延迟模式设定部，所述延迟模式设定部设定使所述第一和所述第二驱动器一起以所述第一移位模式进行工作、或者使所述第一和所述第二驱动器一起以所述第二移位模式进行工作、或者使所述第一驱动器以所述第一移位模式进行工作并且使所述第二驱动器以所述第二移位模式进行工作。
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