CN102315841A - 电快速瞬变脉冲群放电开关驱动电路 - Google Patents
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Abstract
本发明涉及一种电快速瞬变脉冲群放电开关驱动电路，高压源输出给储能电路充电，储能电路通过放电开关连接信号形成电路，放电开关控制电路接放电开关控制端，信号形成电路输出脉冲输出，放电开关控制电路依次由频率控制字输入模块、相位累加器模块和波形存储模块串联组成，数字频率合成输出控制信号，整个电快速瞬变脉冲群开关电路密闭于金属盒内，电路中均采用无感金属膜电阻、无感电容。此电路采用了直接数字频率合成技术，解决传统电快瞬变脉冲发生器输出频率不连续，频率低的问题，使脉冲频率在0.1kHz-1.2MHz范围内数字连续可调。使脉冲宽度不能在10ns数量级上数字可调,进一步提高频率,克服高频幅度衰减问题。
Description
技术领域
本发明涉及一种电磁干扰技术，特别涉及一种电快速瞬变脉冲群放电开关驱动电路。
背景技术
脉冲干扰是最常见的电磁干扰，通常由继电器跳动、高压开关切换、感性负载的通断产生。因此，电子设备必须具有抗脉冲干扰能力，并要求进行强制认证。而获知电子产品抗脉冲干扰能力的唯一途径是通过基于脉冲发生器的试验—电快速瞬变脉冲群抗扰度试验。
电快速瞬变脉冲群（EFT）抗扰性测试的国家标准是GB/T17626.4，国际标准是IEC61000-4-4。近年由于用电负载产生的脉冲干扰频率的提高，国际电工委员会对IEC61000-4-4的标准进行修改，该标准在原IEC61000-4-4-l995的基础上对试验等级、试验设备、试验配置等作了新的规定，如试验频率原先的2.5kHz取消了，一律取5kHz和100kHz两种等；其主旨在于提高脉冲干扰的频率和能量密度，增强电快速瞬变脉冲群抗扰度试验的重复性和可比性，满足用户模拟客观真实的脉冲干扰的要求。
而现有的脉冲群发生器大多采用先进的半导体器件作为主回路的放电开关，实现产生快速脉冲的目的，脉冲群信号的产生是基于CPU定时器原理。其不足主要表现在：受脉冲群信号产生的原理限制，脉冲宽度不能在10ns数量级上数字可调,进一步提高频率,不能克服高频幅度衰减问题。
发明内容
本发明是针对现有的脉冲群发生器存在的问题，提出了一种电快速瞬变脉冲群放电开关驱动电路，在脉冲群信号产生的原理上提出创新，提出采用直接数字频率合成技术（DDS），以达到提高脉冲频率、脉冲宽度数字可调的目的。
本发明的技术方案为：一种电快速瞬变脉冲群放电开关驱动电路，包括高压源、储能电路、放电开关和信号形成电路和放电开关控制电路，高压源输出给储能电路充电，储能电路通过放电开关连接信号形成电路，放电开关控制电路接放电开关控制端，信号形成电路输出脉冲输出，所述放电开关控制电路依次由频率控制字输入模块、相位累加器模块和波形存储模块串联组成，数字频率合成输出控制信号，整个电快速瞬变脉冲群开关电路密闭于金属盒内，电路中均采用无感金属膜电阻、无感电容。
所述储能电路由充电电容和限流电阻组成，充电电容和限流电阻串联接高压源的两端。
所述信号形成电路由吸收电容、隔直电容和电阻组成，吸收电容通过放电开关并联在充电电容两端，吸收高次谐波，吸收电容后接由隔直电容和电阻组成RC滤波电路。
本发明的有益效果在于：本发明一种电快速瞬变脉冲群放电开关驱动电路，采用了直接数字频率合成技术（DDS），解决传统电快瞬变脉冲发生器输出频率不连续，频率低的问题，使脉冲频率在0.1kHz-1.2MHz范围内数字连续可调。使脉冲宽度不能在10ns数量级上数字可调,进一步提高频率,克服高频幅度衰减问题。
附图说明
图1为本发明电快速瞬变脉冲群开关电路主回路原理图；
图2为本发明电快速瞬变脉冲群开关电路开关控制电路示意图；
图3为本发明直接数字频率合成基本工作原理图；
图4为本发明电快速瞬变脉冲群开关电路中波形存储器线阵结构图。
具体实施方式
图1所示电快速瞬变脉冲群开关电路的主回路原理图，有高压源1、储能电路2、放电开关3和信号形成电路4以及脉冲群输出端口连接而成，高压源1给储能电路2充电，通过放电开关连接信号形成电路4，信号形成电路输出脉冲输出。
其中1是可调式直流线性稳压电源。储能电路2由充电电容C1和限流电阻R1组成，充电电容C1和限流电阻R1串联接稳压电源1的两端，充电电容C1是波形发生电路的主电容。R1是充电限流电阻，控制高压电对主电容充电速度，限制回路电流。K是放电开关3，放电开关的控制端连接开关控制电路。电容C2、电阻R2、R3、电容C3组成信号形成电路4，电容C2吸收高次谐波，改善脉冲波形。电阻R2是据顶波形持续时间。电容C3是隔直电容。
放电开关3控制端连接放电开关控制电路，如图2所示，开关控制电路采用直接数字频率合成技术（DDS）提供研究装置的脉冲信号。
本发明采用ALTERA公司的FLEX10K系列芯片实现的，电子设计工具是采用QUARTUS 
6.0软件实现的。在设计中，底层设计使用VHDL语言来实现，顶层设计原理图如图2所示。控制器的顶层设计主要由频率控制字输入模块10、相位累加器模块11、波形存储模块12串联组成。
基于DDS的波形发生器是通过改变频率控制字来改变输出信号频率，如图3所示。由24位的全加器和24位的寄存器组成的相位累加器中，每来一个时钟脉冲
，N位全加器将频率控制字
与N位寄存器输出进行相位累加，把相加后的结果送至累加寄存器的输入端，累加寄存器将在上一时钟周期作用后所产生新的相位数据反馈到全加器的输入端，以使全加器在下一时钟的作用下继续与频率控制字
相加。这样，相位累加器在参考时钟的作用下，进行线性相位累加，当相位累加器累加满量时就会产生一次溢出，完成一个周期性的动作，这个周期就是DDS合成信号的一个频率周期，累加器的溢出频率就是DDS输出的信号频率。因此，通过改变频率控制字
，使相位累加器累加溢出频率的改变，能够产生不同频率的信号。波形存储器中存储了待合成信号一个周期的幅度离散量化信息，相位累加器所输出二进制数据作为波形存储器的寻址地址，在系统时钟的作用下，相位累加器的输出波形存储器寻址，波形幅度信息被读出，得到所要求的合成信号。因此，根据频率控制字和波形存储器的数据可以得到所需要的方波信号。假设累加器的位数为N，系统时钟频率为
， 控制字位
，则输出信号的频率由下式给定：
DDS输出信号频率分辨率为：
本设计中，系统时钟频率采用100MHZ，相位累加器的长度为24位。频率控制字不高于402653，输出信号频率介于1MHZ～1.2MHZ之间。
波形存储器的数据宽度为1位的线阵结构，线阵存储器从A到B为地址增量寻址，线阵长度为N（为偶数），其一个周期的波形数据如图4所示。在N个数据中，前半周期全部填充为0，在后半周期的起始部分填充q个0，形成输出双路信号之间的死区时间，其余部分填充m个1。此时，输出信号的占空比就由线阵存储器的长度和填充1的个数m精确确定，死区时间也可以精确确定。设占空比为β,死区时间为τ，则：
β=m/n （3）
又（3）、（4）可知，只要改变填充1的个数就可以使占空比精确方便可调，改变q值就可以精确控制死区时间。
整个电快速瞬变脉冲群开关电路都密闭于金属盒内，同外界分开，以降低电磁辐射干扰。本研究在选用器件时，采用无感金属膜电阻、无感电容；在结构上，减小导线长度，加大导线截面，减小回路中电感。
Claims (3)
1.一种电快速瞬变脉冲群放电开关驱动电路，包括高压源、储能电路、放电开关和信号形成电路和放电开关控制电路，高压源输出给储能电路充电，储能电路通过放电开关连接信号形成电路，放电开关控制电路接放电开关控制端，信号形成电路输出脉冲输出，其特征在于，所述放电开关控制电路依次由频率控制字输入模块、相位累加器模块和波形存储模块串联组成，数字频率合成输出控制信号，整个电快速瞬变脉冲群开关电路密闭于金属盒内，电路中均采用无感金属膜电阻、无感电容。
2.根据权利要求1所述电快速瞬变脉冲群放电开关驱动电路，其特征在于，所述储能电路由充电电容和限流电阻组成，充电电容和限流电阻串联接高压源的两端。
3.根据权利要求1所述电快速瞬变脉冲群放电开关驱动电路，其特征在于，所述信号形成电路由吸收电容、隔直电容和电阻组成，吸收电容通过放电开关并联在充电电容两端，吸收高次谐波，吸收电容后接由隔直电容和电阻组成RC滤波电路。
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