CN106598134B - 一种数字式相参窄脉冲发生装置 - Google Patents

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Abstract

本发明公开了一种数字式相参窄脉冲发生装置，包括直接数字式频率合成器子核、逻辑控制单元模块、并串变换模块和数模变换模块；本发明提供的数字式相参窄脉冲发生装置可产生不同形式的窄脉冲，并易于FPGA实现、复用性好、通用性强，采用全数字技术，使用同一参考时钟，可以精确生成全相参的单周波、多周波和任意阶高斯微分脉冲，且波形参数如脉冲宽度、重频、带宽、幅度(调制)和信号形式等均可以进行实时、精确的控制。

Description

一种数字式相参窄脉冲发生装置
技术领域
本发明涉及一种脉冲发生器，特别涉及到一种数字式相参窄脉冲发生装置。
背景技术
传统的窄脉冲产生方法主要为模拟方式和数字方式。模拟方式包括利用闸流管、雪崩管阵列、火花隙技术、光导开关等产生窄脉冲。其原理是通过储能技术进行长时间的能量积累，通过高速开关高压放电来产生窄脉冲。这种方式无法产生精确的微分形式高斯脉冲、单周波等。数字方式则采用数字逻辑器件产生窄脉冲。主要利用门电路的竞争冒险现象来产生窄脉冲，但本质上仍为非数字方式。传统的窄脉冲产生方法，不论是模拟方式还是数字方式，都存在重频稳定度差、波形稳定度差、波形参数控制不灵活、信号形式单一等固有缺点，因此都无法保证发射脉冲的相参性。
近年来FPGA在电子通信领域得到了越来越广泛的应用，但是由于受限于器件的主频，FPGA通常不直接用于产生窄脉冲，然而由于FPGA在电子通信领域的广泛应用，在经济性和应用开发等方面具有天然优势，因此有必要研制一种易于FPGA实现，并能够稳定产生高斯脉冲、各阶微分高斯脉冲、单周波、多周波、单极脉冲、sinc脉冲等各种形式窄脉冲的发生装置。
发明内容
有鉴于此，本发明的目的是提供一种数字式相参窄脉冲发生装置，具有并能够稳定产生高斯脉冲、各阶微分高斯脉冲、单周波、多周波、单极脉冲、sinc脉冲等各种形式窄脉冲，并且易于FPGA实现、复用性好、通用性强。
本发明的一种数字式相参窄脉冲发生装置，包括直接数字式频率合成器子核、逻辑控制单元模块、并串变换模块和数模变换模块；所述直接数字式频率合成器子核数量为2K个，其中k为任意自然数，所有直接数字式频率合成器子核的输入端均与逻辑控制单元模块连接，接收逻辑控制单元模块产生的控制信号作为直接数字式频率合成器子核的控制参数，所有直接数字式频率合成器子核的输出端均和并串变换模块连接，将产生的信号送并串变换模块；所述并串变换模块对2K个直接数字式频率合成器子核产生的信号进行并串转换，并串变换模块的输出端和数模变换模块连接，将并串转换后的信号送数模变换模块；所述数模变换模块完成数字信号到模拟信号的转换。
进一步地，所述逻辑控制单元模块产生的控制信号包括频率控制字FTW、频率偏置字FOW、相位偏置字POW、幅度加权值WV、数字信号s(n)和直接数字式频率合成器子核序号i。
进一步地，所述直接数字式频率合成器子核包括第一加法器、第一乘法器、相位累加器、第二加法器、第三加法器、第二乘法器、存储器和第三乘法器；所述第一加法器的两个输入端分别接收逻辑控制单元模块产生的频率控制字FTW和频率偏置字FOW，第一加法器的输出端同时与第一乘法器和第二乘法器的第一输入端连接；所述第一乘法器的第二输入端输入子核个数2K，第一乘法器的输出端与相位累加器的输入端连接；所述相位累加器的输出端与第二加法器的第一输入端连接；所述第二加法器的第二输入端接收逻辑控制单元模块产生的相位偏置字POW，第二加法器的输出端与第三加法器的第一输入端连接；所述第二乘法器的第二输入端接收逻辑控制单元模块产生的直接数字式频率合成器子核序号i，第二乘法器的输出端与第三加法器的第二输入端连接，第三加法器的输出端与存储器的读端地址输入端连接；所述存储器的写端接收逻辑控制单元模块产生的数字信号s(n)，存储器的读端数据输出端与第三乘法器的第一输入端连接；所述第三乘法器的第二输入端接收逻辑控制单元模块产生的幅度加权值WV，第三乘法器的输出端和并串变换模块的输入端连接。
与现有技术相比，本发明的数字式相参窄脉冲发生装置的有益效果在于：本发明提供的数字式相参窄脉冲发生装置包括2K个结构完全一样的直接数字式频率合成器子核，复用性好，通过产生不同的地址，使得各个存储器输出对应的信号值，这种结构易于FPGA实现，通用性强，易于工程实现，便于调试，具有极大的工程应用价值，可产生不同形式的窄脉冲信号s(t)。由于采用全数字技术，且整个脉冲源所有部件使用同一参考时钟，故该信号源可以精确生成全相参的单周波、多周波和任意阶高斯微分脉冲。此外，由直接数字式频率合成器子核灵活性的特点，波形参数如脉冲宽度、重频、带宽、幅度(调制)和信号形式等均可以进行实时、精确的控制。本发明提供的数字式相参窄脉冲发生装置可广泛应用于超宽带雷达和超宽带通信等需要窄脉冲信号的电子通信产品中，对提高其性能具有重要意义。此外，本数字式相参窄脉冲发生装置也可以用于常规雷达和通信设备中，通过改变s(t)，即可产生线性调频信号、相位编码信号等波形，故本数字式相参窄脉冲发生装置亦可作为通用信号源来使用。
附图说明
下面结合附图和实施例对本发明作进一步描述：
图1是本发明的数字式相参窄脉冲发生装置原理框图；
图2是本发明的直接数字式频率合成器子核的原理框图；
图3是本发明的数字式相参窄脉冲发生装置产生的500MHz单周波脉冲串；
图4本是发明的数字式相参窄脉冲发生装置产生的高斯一次微分脉冲；
图5本是发明的数字式相参窄脉冲发生装置产生的四次微分高斯脉冲串。
具体实施方式
图1是本发明的数字式相参窄脉冲发生装置原理框图，图2是本发明的直接数字式频率合成器子核的原理框图，图3是本发明的数字式相参窄脉冲发生装置产生的500MHz单周波脉冲串，图4是本发明的数字式相参窄脉冲发生装置产生的高斯一次微分脉冲，图5是本发明的数字式相参窄脉冲发生装置产生的四次微分高斯脉冲串，如图所示：本发明的一种数字式相参窄脉冲发生装置，包括直接数字式频率合成器子核、逻辑控制单元模块、并串变换模块和数模变换模块；所述直接数字式频率合成器子核数量为2K个，其中k为任意自然数，所有直接数字式频率合成器子核的输入端均与逻辑控制单元模块连接，接收逻辑控制单元模块产生的控制信号作为直接数字式频率合成器子核的控制参数，所有直接数字式频率合成器子核的输出端均和并串变换模块连接，将产生的信号送并串变换模块；所述并串变换模块对2K个直接数字式频率合成器子核产生的信号进行并串转换，并串变换模块的输出端和数模变换模块连接，将并串转换后的信号送数模变换模块；所述数模变换模块完成数字信号到模拟信号的转换。
本实施例中，所述逻辑控制单元模块产生的控制信号包括频率控制字FTW、频率偏置字FOW、相位偏置字POW、幅度加权值WV、数字信号s(n)和直接数字式频率合成器子核序号i，通过这些控制信号可以实现相同结构的直接数字式频率合成器子核产生不同的信号。
本实施例中，所述直接数字式频率合成器子核包括第一加法器、第一乘法器、相位累加器、第二加法器、第三加法器、第二乘法器、存储器和第三乘法器；所述第一加法器的两个输入端分别接收逻辑控制单元模块产生的频率控制字FTW和频率偏置字FOW，第一加法器的输出端同时与第一乘法器和第二乘法器的第一输入端连接；所述第一乘法器的第二输入端输入子核个数2K，第一乘法器的输出端与相位累加器的输入端连接；所述相位累加器的输出端与第二加法器的第一输入端连接；所述第二加法器的第二输入端接收逻辑控制单元模块产生的相位偏置字POW，第二加法器的输出端与第三加法器的第一输入端连接；所述第二乘法器的第二输入端接收逻辑控制单元模块产生的直接数字式频率合成器子核序号i，第二乘法器的输出端与第三加法器的第二输入端连接，第三加法器的输出端与存储器的读端地址输入端连接；所述存储器的写端接收逻辑控制单元模块产生的数字信号s(n)，存储器的读端数据输出端与第三乘法器的第一输入端连接；所述第三乘法器的第二输入端接收逻辑控制单元模块产生的幅度加权值WV，第三乘法器的输出端和并串变换模块的输入端连接。本设计的直接数字式频率合成器子核与传统直接数字式频率合成器相比，增加了三个模块：第三加法器、第二乘法器和第一乘法器，这种结构的直接数字式频率合成器子核复用性强，2K个子核结构可以设计成完全一样，产生不同的存储器读地址信号，使得存储器输出对应的信号值，且这种结构易于FPGA实现，通用性强，易于工程实现，便于调试，具有极大的工程应用价值，可以产生窄脉冲(高斯脉冲、各阶微分高斯脉冲、单周波、多周波、单极脉冲及sinc脉冲等)、常规雷达信号和常规通信波形等多种信号。
本发明的原理是：数字式相参窄脉冲发生装置包括直接数字式频率合成器子核、逻辑控制单元模块、并串变换模块和数模变换模块；所述直接数字式频率合成器子核数量为2K个，其中k为任意自然数，若要产生的模拟窄脉冲信号为s(t)，其对应的数字窄脉冲信号为s(n)，每个直接数字式频率合成器子核输出至数模变换模块的信号是：
si(n)＝s(2Kn+i),i＝0,1,…,2K-1
式中i为直接数字式频率合成器子核序号。
由于采用了多个直接数字式频率合成器子核并联，每个直接数字式频率合成器子核的工作频率为数模变换模块采样频率的1/2K，因此只需要变换K值、增加直接数字式频率合成器子核的数量，就可以利用现有的工作频率为几百MHz的低速FPGA器件产生采样频率达到几个GHz的脉冲信号。每个直接数字式频率合成器子核的结构相同，包括第一加法器、第一乘法器、相位累加器、第二加法器、第三加法器、第二乘法器、存储器和第三乘法器，其中，第一加法器和第三加法器间接通过第二乘法器相连。第一加法器的输入包括来自逻辑控制单元模块产生的频率控制字FTW和频率偏置字FOW，第一加法器的输出
Figure BDA0001181339810000051
通过第一乘法器乘以2K作为相位累加器的输入，而第二加法器的输入除相位累加器的输出外还包括来自逻辑控制单元模块产生的相位偏置字POW，第二加法器的输出则作为第三加法器的一个输入。核相位
Figure BDA0001181339810000052
是第i个直接数字式频率合成器子核的第三加法器的另外一个输入。第二乘法器在控制逻辑模块的控制下将第一加法器的输出
Figure BDA0001181339810000053
乘以直接数字式频率合成器子核序号i即形成核相位
Figure BDA0001181339810000054
第i个直接数字式频率合成器子核的第三加法器的输出作为函数表的读地址。存储器中的数字信号s(n)可由逻辑控制单元模块实时加载。存储器根据读地址输出数字信号si(n)，由第三乘法器乘以幅度加权值WV，再输出至并串变换模块。并串变换模块负责将2K组信号si(n)合成数字信号s(n)并输出至数模变换模块，最终由数模变换模块输出模拟信号s(t)。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管通过参照本发明的优选实施例已经对本发明进行了描述，但本领域的普通技术人员应当理解，可以在形式上和细节上对其作出各种各样的改变，而不偏离所附权利要求书所限定的本发明的精神和范围。

Claims (1)

1.一种数字式相参窄脉冲发生装置，其特征是：包括直接数字式频率合成器子核、逻辑控制单元模块、并串变换模块和数模变换模块；所述直接数字式频率合成器子核数量为2K个，其中k为任意自然数，所有直接数字式频率合成器子核的输入端均与逻辑控制单元模块连接，接收逻辑控制单元模块产生的控制信号作为直接数字式频率合成器子核的控制参数，所有直接数字式频率合成器子核的输出端均和并串变换模块连接，将产生的信号送并串变换模块；所述并串变换模块对2K个直接数字式频率合成器子核产生的信号进行并串转换，并串变换模块的输出端和数模变换模块连接，将并串转换后的信号送数模变换模块；所述数模变换模块完成数字信号到模拟信号的转换；
所述逻辑控制单元模块产生的控制信号包括频率控制字FTW、频率偏置字FOW、相位偏置字POW、幅度加权值WV、数字信号和直接数字式频率合成器子核序号i；
所述数字式相参窄脉冲发生装置采用全数字技术，整个脉冲源的所有部件使用同一参考时钟；
所述直接数字式频率合成器子核包括第一加法器、第一乘法器、相位累加器、第二加法器、第三加法器、第二乘法器、存储器和第三乘法器；所述第一加法器的两个输入端分别接收逻辑控制单元模块产生的频率控制字FTW和频率偏置字FOW，第一加法器的输出端同时与第一乘法器和第二乘法器的第一输入端连接；所述第一乘法器的第二输入端输入子核个数2K，第一乘法器的输出端与相位累加器的输入端连接；所述相位累加器的输出端与第二加法器的第一输入端连接；所述第二加法器的第二输入端接收逻辑控制单元模块产生的相位偏置字POW，第二加法器的输出端与第三加法器的第一输入端连接；所述第二乘法器的第二输入端接收逻辑控制单元模块产生的直接数字式频率合成器子核序号i，第二乘法器的输出端与第三加法器的第二输入端连接，第三加法器的输出端与存储器的读端地址输入端连接；所述存储器的写端接收逻辑控制单元模块产生的数字信号，存储器的读端数据输出端与第三乘法器的第一输入端连接；所述第三乘法器的第二输入端接收逻辑控制单元模块产生的幅度加权值WV，第三乘法器的输出端和并串变换模块的输入端连接。
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