CN107145468B - 一种信号发生与读出装置及控制方法 - Google Patents

Abstract

本发明实施例中公开了一种信号发生与读出装置，以高性能、逻辑单元丰富、实时性好以及可重复配置的FPGA核心控制模块为控制核心，并与时钟管理模块、通讯总线模块、多通道存储模块、信号读出模块和信号发生模块进行板载集成，实现了高采样率任意波形发生、高精度脉冲序列发生、计数器、高精度时间数字变换以及高采样率波形采集功能之间的灵活协同，因此，具有高集成度、高性能、低成本的特性。相应的，本发明实施例还公开了一种信号发生与读出装置的控制方法。

Description

一种信号发生与读出装置及控制方法

技术领域

本发明涉及信号处理技术领域，具体涉及一种信号发生与读出装置及控制方法。

背景技术

近年来，随着技术的不断进步以及各领域研究的不断推进，高性能的信号发生与读出装置在物理、化学、生物、医学、工程等领域得到了广泛的应用。所需求的信号的种类已经由最初的正弦波、周期方波、三角波、锯齿波等有规律的特殊波形向着任意波形以及超高精度高复杂度脉冲序列等方向发展，进而衍生出任意波形发生器(AWG，ArbitraryWaveform Generator)、任意序列发生器(ASG，Arbitrary Sequence Generator)等专用的信号发生装置。而对信号的采集也从单纯的电荷记录、时间记录、事件计数等向着波形数字化、超高精度时间测量等方向发展，进而衍生出数据采集卡(DAQ Board，Data AcquisitionBoard)、时间数字变换器(TDC，Time to Digital Converter)等专用的波形记录仪器以及时间测量装置。

目前，可利用多个分立的专门仪器进行集总设计得到一套信号发生与读出装置，比如，由任意波形发生器、脉冲发生器、示波器等组成信号产生与测试平台，实现控制信号的产生以及试验信号的读回和分析。但是，由于各个分立的专门仪器均拥有各自的控制软件以及通讯方法，所以需要各个分立的专门仪器之间进行协调工作时控制极其复杂，硬件连线也十分繁琐。另外，由于各个分立的专门仪器之间的协调大多数由主控计算机通过软件实现，并且各个分立的专门仪器各自工作在不同的时钟下，所以难以实现高精度时间同步，因而各个分立的专门仪器难以发挥最佳性能。另外，由于各个分立的专门仪器集成度较低，所以利用多个分立的专门仪器进行集总设计得到的信号发生与读出装置体积较大。另外，由于各个分立的专门仪器价格昂贵，所以由多个分立的专门仪器组成信号发生与读出装置成本也很高。总之，由于上述各种限制情况，利用多个分立的专门仪器进行集总设计得到的信号发生与读出装置性能指标并不高。

目前，还可利用NI公司提供的PXIe总线机箱，结合各个单独功能的板卡，如数据采集卡、脉冲发生器板卡、TDC等，实现信号发生与读出的功能。对于采用全NI板卡的PXIe机箱系统，虽然在控制软件标准化集成化方面较之于分立仪器有较大提升，但是仍需要一定的编程支持。并且，由于各个板卡之间没有直接的数据交互通路，所以系统各部分进行实时调整的能力差，协调性低。而且，对于PXIe总线机箱，其时钟是统一的，但是时钟的同步性不高。

因此，如何设计一种高集成度、高性能、低成本的信号发生与读出装置成为本领域技术人员亟待解决的问题。

发明内容

有鉴于此，本发明实施例提供一种信号发生与读出装置及控制方法，具有高集成度、高性能、低成本的特性。

为实现上述目的，本发明实施例提供如下技术方案：

一种信号发生与读出装置，包括：

由FPGA核心控制模块，以及，与所述FPGA核心控制模块相连的时钟管理模块、通讯总线模块、多通道存储模块、信号读出模块和信号发生模块组成的印刷电路板；

所述FPGA核心控制模块用于控制和协调所述印刷电路板上与所述FPGA核心控制模块相连的各个模块；

所述时钟管理模块用于接收外部参考时钟或者以所述印刷电路板上高精度时钟源作为参考，生成所述印刷电路板上各个模块的工作时钟；

所述通讯总线模块用于与上位机之间进行通讯；

所述多通道存储模块用于快速存取数据，为脉冲序列和任意波输出提供原始数据并存储信号读出模块取得的数据；

所述信号读出模块用于采集待测信号；

所述信号发生模块用于向实验设备输出信号。

优选的，所述FPGA核心控制模块包括：

命令与数据分配模块，时钟分配模块、以及，与所述命令与数据分配模块相连的总线通信管理模块、存储器管理模块、脉冲序列数据解析模块、任意波形数据解析模块、计数器模块、时间数字转换模块和波形数据处理模块；

所述命令与数据分配模块用于控制与所述命令与数据分配模块相连的各个模块并向与所述命令与数据分配模块相连的各个模块分配所需数据；

所述时钟分配模块用于接收所述时钟管理模块的时钟作为参考，向所述命令与数据分配模块以及与所述命令与数据分配模块相连的各个模块分配时钟；

所述总线通信管理模块用于与所述通讯总线模块之间进行数据交互；

所述存储器管理模块用于执行来自所述命令与数据分配模块的数据存取命令，并将读出的数据传送给所述命令与数据分配模块或者将需要存储的数据传送给所述多通道存储模块；

所述脉冲序列数据解析模块用于接收来自所述命令与数据分配模块的脉冲序列原始数据，并将所述脉冲序列原始数据中所包含的脉冲序列参数解析为输出端口高低电平变化信号，并将所述输出端口高低电平变化信号传送到所述信号发生模块中；

所述任意波数据解析模块用于接收来自所述命令与数据分配模块的任意波原始数据，并将所述任意波原始数据编码还原为每个采样点的电平编码，并将所述每个采样点的电平编码发送到所述信号发生模块中；

所述计数器模块用于接收来自所述信号读出模块的脉冲信号并对事件进行计数，或者，用于接收来自所述时间数字转换模块的脉冲信号并对事件进行计数；

所述时间数字转换模块用于接收来自所述信号读出模块的脉冲信号并测量不同通道脉冲信号到来的时间间隔；

所述波形数据处理模块用于处理来自所述信号读出模块的模拟波形原始数据。

优选的，所述通讯总线模块包括高速总线接口以及相应的控制芯片。

优选的，所述多通道存储模块由大容量的存储器组成，包括至少两个独立数据存取通道。

优选的，所述时钟管理模块包括高精度时钟源以及高性能时钟分配芯片。

优选的，所述信号读出模块包括模数变换模块以及输入甄别模块；

所述模数变换模块用于采集待测信号的原始波形数据，并将所述待测信号的原始波形数据传送到所述FPGA核心控制模块中的所述波形数据处理模块中；

所述输入甄别模块用于在事件信号到来时产生一个脉冲信号，并将所述脉冲信号传送到所述FPGA核心控制模块进行计数和时间测量。

优选的，所述模数变换模块包括ADC芯片、放大器以及低通滤波器；

所述ADC芯片用于将模拟波形数字化；

所述放大器用于调整输入信号的幅度，使调整后的输入信号与所述ADC芯片动态范围相匹配；

所述低通滤波器用于将奈奎斯特频率以上频率成分滤除，以防止被采集的数字域波形发生频谱混叠。

优选的，所述输入甄别模块包括ARC成形电路以及过零比较器，以抵抗上升时间游动效应和幅度游动效应对定时精度的影响。

优选的，所述信号发生模块包括数模变换模块以及脉冲驱动模块；

所述数模变换模块用于从所述任意波数据解析模块得到任意波形数据，并由所述任意波形数据产生高采样率的任意波形信号；

所述脉冲驱动模块用于从所述脉冲序列数据解析模块得到原始的脉冲序列，并将所述原始的脉冲序列电平转换为具有预设电平标准的脉冲序列，最后由所述具有预设电平标准的脉冲序列产生具有快速上升沿和下降沿并且具有50欧姆负载驱动能力的高时间精度脉冲序列。

优选的，所述数模变换模块包括DAC芯片，放大器以及低通滤波器；

所述DAC芯片采取零阶保持采样方法，将从所述任意波形数据解析模块传送来的波形数据转换成第一模拟波形；

所述放大器用于调节所述第一模拟波形的输出幅度生成第二模拟波形；

所述低通滤波器用于接收所述第二模拟波形，生成最终任意波形并输出。

一种信号发生与读出装置的控制方法，包括：

在空闲状态下，上位机通过通讯总线模块向信号发生与读出装置发送指令，使信号发生与读出装置进入配置状态；

进入配置状态后，依次对信号发生与读出装置的脉冲发生、任意波形发生、TDC及计数器和波形采集功能进行运行配置，并为脉冲发生功能以及任意波形发生功能存储所需数据；

配置结束后，向信号发生与读出装置发送指令进行数据检验，将所配置命令以及所存储播放数据读回校对；

数据检验结束后，对信号发生与读出装置的开始和停止条件进行配置；

完成开始和停止条件配置后信号发生与读出装置进入工作状态，等待开始条件并开始运行信号发生与读出装置；

信号发生与读出装置运行中若检测到停止条件已经满足，则返回初始空闲状态，否则继续运行。

基于上述技术方案，本发明实施例中公开了一种信号发生与读出装置，以高性能、逻辑单元丰富、实时性好以及可重复配置的FPGA核心控制模块为控制核心，并与时钟管理模块、通讯总线模块、多通道存储模块、信号读出模块和信号发生模块进行板载集成，实现了高采样率任意波形发生、高精度脉冲序列发生、计数器、高精度时间数字变换以及高采样率波形采集功能之间的灵活协同，因此，具有高集成度、高性能、低成本的特性。相应的，本发明实施例还公开了一种信号发生与读出装置的控制方法。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例提供的一种信号发生与读出装置的结构示意图；

图2为本发明实施例提供的一种FPGA核心控制模块的结构示意图；

图3为本发明实施例提供的一种时钟管理模块的结构示意图；

图4为本发明实施例提供的一种信号读出模块的结构示意图；

图5为本发明实施例提供的一种信号发生模块的结构示意图；

图6为本发明实施例公开的一种信号发生与读出装置的控制方法流程示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

FPGA(Field-Programmable-Gate-Arrays，现场可编程门阵列)是一种现场可编程逻辑器件，用户可以利用其提供的内部资源进行高自由度和高复杂度的逻辑电路设计。FPGA的可编程门电路特性决定了其在保持硬件电路高速实时处理能力的同时，还具有极高灵活性，进而在通信、数据处理等场合获得了广泛应用。FPGA中的逻辑单元可可执行并行的逻辑运算，同时实现多种逻辑功能。近年来，基于FPGA的信号发生和读出技术已经得到了长足发展。FPGA的出现，为实现一种高灵活性、高集成度，高性能、低成本的信号发生与信号读出装置提供了可能性。

本发明即基于FPGA，利用其内部高速数字电路资源以及可编程特性，实现一种信号发生与读出装置。该装置支持高采样率任意波形发生、高精度脉冲序列发生、计数器、高精度TDC以及高采样率波形发生功能可独立同时进行，且可实现多通道的信号发生和读出，具有高灵活性、高集成度，高性能、低成本的特点，以及多样的功能和灵活的统筹协调能力，在诸如高精度飞行时间测量、磁共振探测、单分子探测、固态量子体系的操控与读出、超导量子体系的操控与读出以及量子雷达的操控等诸多领域有广阔的应用前景。

请参阅附图1，图1为本发明实施例提供的一种信号发生与读出装置的结构示意图，如图1所示，本发明实施例提供的信号发生与读出装置具体包括由FPGA核心控制模块100，以及，与所述FPGA核心控制模块100相连的时钟管理模块110、通讯总线模块120、多通道存储模块130、信号读出模块140和信号发生模块150组成的印刷电路板(PCB，Printedcircuit board)。

所述FPGA核心控制模块100用于控制和协调所述印刷电路板上与所述FPGA核心控制模块相连的各个模块，是实现高采样率任意波形发生、高精度脉冲序列发生、计数器、高精度时间数字变换以及高采样率波形采集功能之间能够灵活协同的控制中枢。

所述时钟管理模块用于接收外部参考时钟或者以所述印刷电路板上高精度时钟源作为参考，生成所述印刷电路板上各个模块的工作时钟，保证所述印刷电路板上各个模块时钟的同步性。

所述通讯总线模块用于与上位机之间进行通讯，具体的，可用于下载波形序列数据或者上传读出的信号数据，传送上位机控制命令字，以及将校验数据发回上位机。

需要说明的是，通讯总线模块为可以支持高速数据传输的并行或串行总线，以保证播放脉冲序列数据以及任意波数据的高速下载和采集到的波形数据的实时回传。在本实施例中，通讯总线模块包括高速总线接口以及相应的控制芯片或控制芯片组，以实现与上位机之间的通讯。在本实例中，高速总线接口可选用PCIe高速总线接口，作为与上位机的通讯接口，利用Xilinx公司所提供的FPGA的PCIe控制IP核，实现FPGA核心控制模块与上位机之间通过PCIe高速总线接口的直接通讯。但是，高速总线接口不只限于PCIe高速总线接口，PXIe(PCI extensions for Instrumentation express，面向仪器系统的PCI扩展)、USB3.0等也可以满足读出信号数据实时传输要求的高速总线接口均可作为备选方案。

所述多通道存储模块用于快速存取大量数据，为脉冲序列和任意波输出提供原始数据并存储信号读出模块取得的大量数据。

需要说明的是，所述多通道存储模块由大容量的存储器组成，包括至少两个独立数据存取通道。当所述多通道存储模块包括三个或三个以上独立数据存取通道时，所述多通道存储模块支持脉冲序列生成、任意波形生成以及波形数据采集这三种功能中的三种功能同时使用。多通道存储模块的存储容量大小直接与任意波形播放长度、脉冲序列播放长度、波形数据采集长度直接相关。在本实例中，多通道存储模块可以包括两块DDR3大容量存储器，但是，所述多通道存储模块不仅限于采用DDR3大容量存储器作为存储单元，任何能够满足快速存取大量数据要求的存储器都可作为多通道存储模块的存储单元。在布线过程中使数据线、地址线、控制线对齐，能够保证采取并行数据传输的DDR3存储单元的高速数据传输性能。

进一步需要说明的是，一般情况下，独立数据存取通道数与能够同时使用的功能数是一致的，但是通过改变存储格式，优化逻辑等方法，通过两个独立数据存取通道也能够实现所有功能的同时使用。

所述信号读出模块用于采集待测信号。

所述信号发生模块用于向实验设备输出信号。

本发明实施例提供的一种信号发生与读出装置，以高性能、逻辑单元丰富、实时性好以及可重复配置的FPGA核心控制模块为控制核心，并与时钟管理模块、通讯总线模块、多通道存储模块、信号读出模块和信号发生模块进行板载集成，实现了高采样率任意波形发生、高精度脉冲序列发生、计数器、高精度时间数字变换以及高采样率波形采集功能之间的灵活协同，因此，具有高集成度、高性能、低成本的特性。

请参阅附图2，图2为本发明实施例提供的一种FPGA核心控制模块的结构示意图，如图2所示，本发明实施例提供的FPGA核心控制模块具体包括命令与数据分配模块1001，时钟分配模块1002、以及，与所述命令与数据分配模块1001相连的总线通信管理模块1003、存储器管理模块1004、脉冲序列数据解析模块1005、任意波形数据解析模块1006、计数器模块1007、时间数字转换模块1008和波形数据处理模块1009。

所述命令与数据分配模块1001用于控制与所述命令与数据分配模块相连的各个模块并向与所述命令与数据分配模块相连的各个模块分配所需数据。

需要说明的是，命令与数据分配模块1001通过总线通信管理模块1003接收来自通讯总线模块的消息，其中包括任意波原始数据、脉冲序列原始数据以及各种命令消息。同时，命令与数据分配模块也通过总线通信管理模块向通讯总线模块发送由其他功能模块(存储器管理模块1004、脉冲序列数据解析模块1005、任意波形数据解析模块1006、计数器模块1007、时间数字转换模块1008和波形数据处理模块1009)传入的数据和状态信息，进而将这些信息传送至上位机。另外，功能未唤醒前，除时钟分配模块与总线通信管理模块之外的其他功能模块一般处于空闲且不工作状态，命令与数据分配模块1001会根据接收到的命令唤醒相应功能模块，并对其进行配置，使其在正确的状态下工作，并向其发送数据或接收其回传的数据。命令与数据分配模块1001还控制整个信号发生与读出装置的启动与停止，启动及停止条件由上位机发送的外部命令决定，通过对整个信号发生与读出装置中各个功能模块进行不同的配置以及设置不同的启动停止条件，可以实现各功能模块的密切协同配合。

所述时钟分配模块1002用于接收所述时钟管理模块的时钟作为参考，向所述命令与数据分配模块以及与所述命令与数据分配模块相连的各个模块分配时钟，使整个FPGA核心控制模块工作在同一个时钟源下。为了保证内部时钟分配过程中的时钟品质，由时钟管理模块到来的参考时钟被接入FPGA的专用时钟管脚。

所述总线通信管理模块1003用于与所述通讯总线模块之间进行数据交互，是整个信号发生与读出装置与上位机之间进行高速数据交换的保障。其与外部的通讯总线模块使用PCIe高速总线接口、PXIe、USB3.0等高速数据传输接口中的任意一种，可以保证快速下载大量数据以及实时上传读出的信号数据。

所述存储器管理模块1004用于执行来自所述命令与数据分配模块的数据存取命令，并将读出的数据传送给所述命令与数据分配模块或者将需要存储的数据传送给所述多通道存储模块。当多通道存储模块的独立通道数大于等于3时，可以同时独立执行多路数据的存取，支持多通道任意波形发生、多通道脉冲序列发生和多通道数据采集三种功能同时工作。

所述脉冲序列数据解析模块1005用于接收来自所述命令与数据分配模块的脉冲序列原始数据，并将所述脉冲序列原始数据中所包含的脉冲序列参数解析为输出端口高低电平变化信号，并将所述输出端口高低电平变化信号传送到所述信号发生模块中，脉冲序列原始数据不仅可以定义简单的周期脉冲序列，同时还可以定义复杂的脉冲序列组合，实现任意脉冲序列发生。并且，该模块提供的输出端口高低电平变化信号可以达到很高的时间精度。

所述任意波数据解析模块1006用于接收来自所述命令与数据分配模块的任意波原始数据，并将所述任意波原始数据编码还原为每个采样点的电平编码，并将所述每个采样点的电平编码发送到所述信号发生模块中。任意波数据解析模块可以配置任意波形播放模式，并由输出队列，并串转换单元实现数据位宽与速率变换，进而实现高采样率输出。该模块可以选择多种播放模式，如序列播放模式、连续播放模式以及触发播放模式等。

所述计数器模块1007用于接收来自所述信号读出模块的脉冲信号并对事件进行计数，或者，用于接收来自所述时间数字转换模块的脉冲信号并对事件进行计数。该模块可以采用连续计数的计数方式，即来一次事件，就在计数器值上加1，只要计数器不被停止，该过程将一直继续。也可以采用间隔计数的计数方式，即来n次事件，才在计数器值上加1，n可进行设置，只要计数器不被停止，该过程将一直继续。还可以采用定值计数的计数方式，即预订一个计数值N，当连续计数或间隔计数达到N时，计数器会向命令与数据分配模块发送一个计数满的信号。该信号可以被用来作为控制系统停止的信号之一，发送计数满信号后计数器清零继续采用定值计数的方式计数，直到计数器被停止。

所述时间数字转换模块1008用于接收来自所述信号读出模块的脉冲信号并测量不同通道脉冲信号到来的时间间隔，并且，该模块可以达到极高的时间分辨精度。

所述波形数据处理模块1009用于处理来自所述信号读出模块的模拟波形原始数据。根据预先配置的不同，该模块有多种处理方式，如直接存储、实时回传、累加平均或分段累加平均等，同时也可以在这一模块中对积分非线性进行修正以及数字滤波。

需要说明的是，图2所示的所有模块集成在一块高性能Virtex-7 FPGA内。由于逻辑复杂，运行数据传输速率高，上述模块的逻辑单元布局布线都需要通过对FPGA底层约束进行调整来实现，以保证控制核心逻辑的正确性。

请参阅附图3，图3为本发明实施例提供的一种时钟管理模块的结构示意图，如图3所示，本发明实施例提供的时钟管理模块具体包括高精度时钟源1101以及高性能时钟分配芯片1102。在本实施例中，所述高精度时钟源具体为恒温晶体振荡器，所述高性能时钟分配芯片具体为AD9516。通过PCB走线过程中缩短时钟信号走线，减少走线弯折，并且保证其下方地平面完整性的方式，实现了高品质时钟信号的分配。同时通过调整到各模块的时钟线长度，并且，通过时钟分配芯片内部的输出延时功能的细致调整，减少各个模块接收到的时钟相位偏差。

请参阅附图4，图4为本发明实施例提供的一种信号读出模块的结构示意图，如图4所示，本发明实施例提供的信号读出模块具体包括模数变换模块1401以及输入甄别模块1402。所述模数变换模块用于采集待测信号的原始波形数据，并将所述待测信号的原始波形数据传送到所述FPGA核心控制模块中的所述波形数据处理模块中；所述输入甄别模块用于在事件信号到来时产生一个脉冲信号，并将所述脉冲信号传送到所述FPGA核心控制模块进行计数和时间测量。为保证回传脉冲信号前沿质量，在PCB设计中采取了减小走线长度、减少弯折以及保证走线下方地平面完整的方法。

波形采集功能由模数变换模块和波形数据处理模块共同实现。模数变换模块由高性能ADC(Analog to Digital Converter，模拟数字转换器)芯片、放大器以及低通滤波器组成。本实施例中，采用的ADC芯片为ADC12D1000，功能是将模拟波形数字化，采样率为1Gsps，拥有两个通道，并且可以通过插值采样的方法实现2Gsps的采样率。放大器用于调整输入信号幅度，使其能够与ADC芯片动态范围相匹配。本实施例中，采用低通滤波器带宽范围为250MHz，该滤波器作用是将奈奎斯特频率以上频率成分滤除，防止被采集的数字域波形发生频谱混叠。由模数变换模块所提供的数字化波形信息进入波形数据处理模块，由输入缓存将低位宽高速度数据变为高位宽低速度数据，再由数据后处理单元根据配置命令所配置的工作模式对数据进行后处理，进而实现高采样率的波形采集功能。数据处理模式包括数字滤波、累加平均、分段累加平均、直接存储以及积分非线性矫正等。采用板上集成的低通滤波器可以减小系统占用体积，提高系统集成度，且配合波形数据处理模块中的数字滤波处理，可以更加有效的抑制输入信号中的噪声。为了保证模数变换过程可以达到尽可能高的有效位，在PCB设计时采取了对模数变换模块进行独立供电、模拟部分与数字部分地平面隔离的方法，尽可能减小数字部分电路噪声对模拟变换过程中模拟部分有效位的影响。该模数变换模块在本实例中拥有2个输入通道，但可以拓展到更多通道。

时间数字变换功能与计数器功能由输入甄别模块、时间数字变换模块以及计数器模块共同实现。输入甄别模块采取ARC成形电路与过零比较器组合，实现幅度与上升时间补偿的定时脉冲输出，减小了上升时间游动效应以及幅度游动效应对于定时精度的影响。定时脉冲将向后进入时间数字变换模块进行时间测量。时间数字变换模块采用进位链作为延时单元，并包含以一个时钟周期为最小时间分辨精度的粗时间，以及以一个进位链单元延时为时间精度的细时间。并且最后由粗时间和细时间共同得到事件到来的具体时刻。具体的，时间数字变换模块中的粗计数单元用于提供以一个时钟周期为时间分辨率的粗时间，而进位链将用于提供以一个进位链单元的延时为单位的细时间。每个定时脉冲信号通过进位链向下传输时，其在进位链上的具体位置将在时钟上升沿到来时由译码单元中的D触发器阵列锁存，并由译码器形成细时间结果。粗时间与细时间结果共同定义了一个事件到来的时刻。每一组两个信号之间可以测量时间间隔。多组信号之间也可以相互确定时间间隔，因为每个通道都是记录的本通道信号到来时间，各个通道事件之间的时间间隔可以通过简单相减得到。采用此种方法，TDC的时间分辨能够达到23ps的极高精度。若采取多次测量同一事件的方法，时间分辨精度能够进一步提升。从时间数字变换模块得到的事件到达及相应时间信息被传入计数器模块中，计数器模块将对事件到来的个数以及事件之间的时间间隔分布进行记录，并将TDC的每次测量结果传送到命令与数据分配模块。需要说明的是，用于计数的脉冲与时间信息是并行传入计数器模块的。当计数器模块直接从信号读出模块得到信号的时候是没有时间信息的，这个时候事件之间的时间间隔分布信息是没有的。该模块在本实例中拥有4个输入通道，但可以拓展到更多通道。

请参阅附图5，图5为本发明实施例提供的一种信号发生模块的结构示意图，如图5所示，本发明实施例提供的信号发生模块具体包括数模变换模块1501以及脉冲驱动模块1502。所述数模变换模块用于从所述任意波数据解析模块得到任意波形数据，并由所述任意波形数据产生高采样率的任意波形信号；所述脉冲驱动模块用于从所述脉冲序列数据解析模块得到原始的脉冲序列，并由所述原始的脉冲序列产生具有快速上升沿和下降沿并且具有50欧姆负载驱动能力的高时间精度脉冲序列。

任意波形发生功能由任意波形数据解析模块以及数模变换模块共同实现。数模变换模块由高速高分辨率DAC(Digital to Analog Converter，数字模拟转换器)芯片，本实例中为AD9139芯片，采样率为1Gsps，放大器以及低通滤波器组成。高速高分辨率DAC芯片采取零阶保持采样方法，将从任意波形数据解析模块传送来的波形数据转换成第一模拟波形。第一模拟波形经过放大器后输出幅度被调节到合适范围，并且提升了带负载能力，成为第二模拟波形。第二模拟波形经过低通滤波器后，形成最终任意波形并输出。为了提升系统的集成度，改善输出波形质量，这里采用了板上集成的放大器与低通滤波器。低通滤波器作用是滤除由于DAC芯片采样带来的高频成分。任意波形数据解析模块包含数据处理单元、输出队列以及并串转换单元。数据处理单元可以按照配置命令要求实现序列播放、触发播放和连续播放等播放模式，并按照播放模式要求向输出队列提供波形数据。输出队列与并串转换单元共同组成了输出数据缓存，将数据处理单元提供的高位宽低速度数据变位低位宽高速度数据输出到模数变换模块，实现高采样率输出。为了保证数模变换有尽可能高的有效位，在PCB设计中采取了模拟电源与地平面和数字电源与地平面的隔离。数模变换模块在本实例中拥有2个波形输出通道，但可拓展到更多通道。

高精度脉冲序列发生功能由脉冲序列数据解析模块以及脉冲驱动模块共同实现。脉冲序列数据解析模块采用时间内插方法实现高时间精度的脉冲输出，其工作于粗脉冲时钟以及数据更新时钟两个时钟下，并通过时间内插法实现了时间精度达到50ps的脉冲序列发生。具体的，整个脉冲序列数据解析模块工作在两个时钟下，一个是粗脉冲时钟，用于产生粗脉冲。另一个是数据更新时钟，用于输出脉冲数据更新，包括粗脉冲数据以及延时数据。工作时，粗脉冲模块先根据粗脉冲数据在粗脉冲时钟下产生以粗脉冲时钟周期为最小时间分辨单位的粗脉冲，并传入延时链中。然后由延时控制单元控制最终脉冲经过的延时单元个数，并产生最小时间分辨单位为一个延时单元延时的第一脉冲序列。第一脉冲序列进入脉冲驱动模块后先由电平转换芯片将脉冲电平转换为所需求的电平标准，产生第二脉冲序列。最后，第二脉冲序列经过输出级驱动，产生拥有快速上升沿与下降沿的拥有50欧姆负载驱动能力的最终脉冲序列。这里的电平转换可以是定值电平转换，也可以是可配置的电平转换，采用可配置的电平转换时，系统使用的灵活性将更高。本实例中，一个延时单元延时为50ps，所以本实例中实现的脉冲序列发生功能的最小时间分辨为50ps。另外，本实例实现了12通道的脉冲序列输出，但可拓展到更多通道。

基于以上实施例公开的信号发生与读出装置，本发明实施例还公开了上述信号发生与读出装置的工作流程，具体请参阅附图6，图6为本发明实施例公开的一种信号发生与读出装置的控制方法流程示意图，该信号发生与读出装置的控制方法包括如下步骤：

步骤S100、在空闲状态下，上位机通过通讯总线模块向信号发生与读出装置发送指令，使信号发生与读出装置进入配置状态；

步骤S110、进入配置状态后，依次对信号发生与读出装置的脉冲发生、任意波形发生、TDC(Time to Digital Converter，时间数字变换器)及计数器和波形采集功能进行运行配置，并为脉冲发生功能以及任意波形发生功能存储所需数据；

步骤S120、配置结束后，向信号发生与读出装置发送指令进行数据检验，将所配置命令以及所存储播放数据读回校对；

步骤S130、数据检验结束后，对信号发生与读出装置的开始和停止条件进行配置；

步骤S140、完成开始和停止条件配置后信号发生与读出装置进入工作状态，等待开始条件并开始运行信号发生与读出装置；

步骤S150、信号发生与读出装置运行中若检测到停止条件已经满足，则返回初始空闲状态，否则继续运行。

综上所述：

本发明实施例中公开了一种信号发生与读出装置，以高性能、逻辑单元丰富、实时性好以及可重复配置的FPGA核心控制模块为控制核心，并与时钟管理模块、通讯总线模块、多通道存储模块、信号读出模块和信号发生模块进行板载集成，实现了高采样率任意波形发生、高精度脉冲序列发生、计数器、高精度时间数字变换以及高采样率波形采集功能之间的灵活协同，因此，具有高集成度、高性能、、低成本的特性。相应的，本发明实施例还公开了一种信号发生与读出装置的控制方法。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (9)

1.一种信号发生与读出装置，其特征在于，包括：

由FPGA核心控制模块，以及，与所述FPGA核心控制模块相连的时钟管理模块、通讯总线模块、多通道存储模块、信号读出模块和信号发生模块组成的印刷电路板；

所述FPGA核心控制模块用于控制和协调所述印刷电路板上与所述FPGA核心控制模块相连的各个模块；

所述时钟管理模块用于接收外部参考时钟或者以所述印刷电路板上高精度时钟源作为参考，生成所述印刷电路板上各个模块的工作时钟；

所述通讯总线模块用于与上位机之间进行通讯；

所述多通道存储模块用于快速存取数据，为脉冲序列和任意波输出提供原始数据并存储信号读出模块取得的数据；

所述信号读出模块用于采集待测信号；

所述信号发生模块用于向实验设备输出信号；

所述FPGA核心控制模块包括：

命令与数据分配模块，时钟分配模块、以及，与所述命令与数据分配模块相连的总线通信管理模块、存储器管理模块、脉冲序列数据解析模块、任意波形数据解析模块、计数器模块、时间数字转换模块和波形数据处理模块；

所述命令与数据分配模块用于控制与所述命令与数据分配模块相连的各个模块并向与所述命令与数据分配模块相连的各个模块分配所需数据；

所述时钟分配模块用于接收所述时钟管理模块的时钟作为参考，向所述命令与数据分配模块以及与所述命令与数据分配模块相连的各个模块分配时钟；

所述总线通信管理模块用于与所述通讯总线模块之间进行数据交互；

所述存储器管理模块用于执行来自所述命令与数据分配模块的数据存取命令，并将读出的数据传送给所述命令与数据分配模块或者将需要存储的数据传送给所述多通道存储模块；

所述脉冲序列数据解析模块用于接收来自所述命令与数据分配模块的脉冲序列原始数据，并将所述脉冲序列原始数据中所包含的脉冲序列参数解析为输出端口高低电平变化信号，并将所述输出端口高低电平变化信号传送到所述信号发生模块中；

所述任意波形数据解析模块用于接收来自所述命令与数据分配模块的任意波原始数据，并将所述任意波原始数据编码还原为每个采样点的电平编码，并将所述每个采样点的电平编码发送到所述信号发生模块中；

所述计数器模块用于接收来自所述信号读出模块的脉冲信号并对事件进行计数，或者，用于接收来自所述时间数字转换模块的脉冲信号并对事件进行计数；

所述时间数字转换模块用于接收来自所述信号读出模块的脉冲信号并测量不同通道脉冲信号到来的时间间隔；

所述波形数据处理模块用于处理来自所述信号读出模块的模拟波形原始数据。

2.根据权利要求1所述的信号发生与读出装置，其特征在于，所述通讯总线模块包括高速总线接口以及相应的控制芯片。

3.根据权利要求1所述的信号发生与读出装置，其特征在于，所述多通道存储模块由大容量的存储器组成，包括至少两个独立数据存取通道。

4.根据权利要求1所述的信号发生与读出装置，其特征在于，所述时钟管理模块包括高精度时钟源以及高性能时钟分配芯片。

5.根据权利要求1所述的信号发生与读出装置，其特征在于，所述信号读出模块包括模数变换模块以及输入甄别模块；

所述模数变换模块用于采集待测信号的原始波形数据，并将所述待测信号的原始波形数据传送到所述FPGA核心控制模块中的所述波形数据处理模块中；

所述输入甄别模块用于在事件信号到来时产生一个脉冲信号，并将所述脉冲信号传送到所述FPGA核心控制模块进行计数和时间测量。

6.根据权利要求5所述的信号发生与读出装置，其特征在于，所述模数变换模块包括ADC芯片、放大器以及低通滤波器；

所述ADC芯片用于将模拟波形数字化；

所述放大器用于调整输入信号的幅度，使调整后的输入信号与所述ADC芯片动态范围相匹配；

所述低通滤波器用于将奈奎斯特频率以上频率成分滤除，以防止被采集的数字域波形发生频谱混叠。

7.根据权利要求5所述的信号发生与读出装置，其特征在于，所述输入甄别模块包括ARC成形电路以及过零比较器，以抵抗上升时间游动效应和幅度游动效应对定时精度的影响。

8.根据权利要求1所述的信号发生与读出装置，其特征在于，所述信号发生模块包括数模变换模块以及脉冲驱动模块；

所述数模变换模块用于从所述任意波形数据解析模块得到任意波形数据，并由所述任意波形数据产生高采样率的任意波形信号；

所述脉冲驱动模块用于从所述脉冲序列数据解析模块得到原始的脉冲序列，并将所述原始的脉冲序列电平转换为具有预设电平标准的脉冲序列，最后由所述具有预设电平标准的脉冲序列产生具有快速上升沿和下降沿并且具有50欧姆负载驱动能力的高时间精度脉冲序列。

9.根据权利要求8所述的信号发生与读出装置，其特征在于，所述数模变换模块包括DAC芯片，放大器以及低通滤波器；

所述DAC芯片采取零阶保持采样方法，将从所述任意波形数据解析模块传送来的波形数据转换成第一模拟波形；

所述放大器用于调节所述第一模拟波形的输出幅度生成第二模拟波形；

所述低通滤波器用于接收所述第二模拟波形，生成最终任意波形并输出。

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