CN104237905A - 北斗检测仪 - Google Patents

Abstract

本发明公开了一种北斗检测仪，包括支持多种频点信号的主机和用于罩住待测用户机的天线的手持暗室；主机通过射频线缆与手持暗室连接，待测用户机的串口与主机连接；主机包括PC机、射频电路、FPGA模块、DDR2模块、DAC模块、ADC模块、时钟分配模块、接口电路、USB模块和电源模块；FPGA模块通过DAC模块与射频电路的发射通道连接，射频电路的接收通道通过ADC模块与FPGA连接；DDR2模块与FPGA模块连接，时钟分配模块与FPGA模块连接，FPGA模块通过USB模块再经由接口电路与PC机的USB接口连接，FPGA模块通过接口电路与PC机的串口连接；电源模块提供电源。本发明采用一体化设计，使用方便。

Description

北斗检测仪

技术领域

本发明涉一种检测仪，特别涉及一种北斗检测仪。

背景技术

目前国内承担北斗任务的厂家少数自行研制了导航信号模拟器，但是一般仅仅满足设备验收测试需求，这些产品存在体积大、价格高、外设多、不支持多频点的缺点。

发明内容

本发明的目的是提供一种便于携带且集成度高的北斗检测仪。

本发明提供的这种北斗检测仪，包括支持多种频点信号的主机和用于罩住待测用户机的天线的手持暗室；主机通过射频线缆与手持暗室连接，待测用户机的串口与主机连接；主机包括PC机、射频电路、FPGA模块、DDR2模块、DAC模块、ADC模块、时钟分配模块、接口电路、USB模块和电源模块；FPGA模块通过DAC模块与射频电路的发射通道连接，射频电路的接收通道通过ADC模块与FPGA连接；DDR2模块与FPGA模块连接，时钟分配模块与FPGA模块连接，FPGA模块通过USB模块再经由接口电路与PC机的USB接口连接，FPGA模块通过接口电路与PC机的串口连接；电源模块提供电源。

所述手持暗室采用双脊喇叭无源天线。

所述射频电路包括接收通道模块、发射通道模块和用于将本地参考信号综合后产生变频用的本振信号和数字端用的时钟信号的频率综合电路；接收通道模块通过ADC模块与FPGA模块的IO端口连接，对输入的射频信号进行功分和下变频处理；发射通道模块通过DAC模块与FPGA模块的IO端口连接，为接收通道模块工作过程的逆过程。

所述接收通道模块包括低噪声放大器、带通滤波器、混频器和中频带通滤波器；由所述手持暗室接收的射频信号经由低噪声放大器放大后传至带通滤波器进行滤波，之后再与本振信号一同通过混频器产生中频信号，该中频信号经由中频带通滤波器传至所述ADC模块。

所述发射通道模块包括衰减器、若干合路器、若干带通滤波器、若干衰减网络、若干混频器和若干低通滤波器；由所述DAC模块传来的射频信号中的一路信号通过低通滤波器滤波后，与本振信号一同通过混频器产生中频信号，该中频信号通过带通滤波器经由上变频通道再通过另一带通滤波器后传至合路器；由所述DAC模块传来的射频信号中的其余各路信号分别按照同样结构的信号传输通道进行传输，所述信号传输通道为：射频信号通过低通滤波器滤波后，与本振信号一起通过混频器产生中频信号，该中频信号通过衰减网络经由另一带通滤波器后传至合路器；由所述传至不同的合路器的各路射频信号最后经由若干合路器合路为一套射频信号，这套射频信号通过衰减器经由所述射频线缆传至所述手持暗室。

所述FPGA模块包括S信号生成模块、若干DA数据处理模块、若干先入先出模块、若干DDR程序模块、信号捕获模块、数字下变频模块、USB模块和多路选择开关；所述PC机通过串口与FPGA模块中的S信号生成模块的输入端连接，S信号生成模块的输出端通过一DA数据处理模块与所述DAC模块的输入端连接；USB模块的输出端通过一DDR程序模块与一先入先出模块的输入端连接，该先入先出模块的输出端分别通过多个DA数据处理模块与所述DAC模块的输入端连接；由所述ADC模块传来的信号分别传至另一先入先出模块和数字下变频模块，该先入先出模块的输出端与多路选择开关的一输入端连接，数字下变频模块的输出端通过信号捕获模块与多路选择开关的另一输入端连接，该多路选择开关的输出端通过另一DDR程序模块与USB模块的输入端连接；USB模块与PC机的USB端口连接。

所述DDR2模块包括两片数据缓存芯片，该两片芯片采用同一电源输入。所述DAC模块包括四片14bit位宽的DAC转换器。所述ADC模块包括一片双通道的ADC芯片；ADC芯片采用单3.3V电源供电。所述USB模块包括赛普拉斯公司的型号为CYUSB3041-BZXI的USB3.0接口驱动芯片。

本发明为双系统三模五频点全闭环测试系统（L/S/B1/B3/L1)，体积小、重量轻、便携且使用方便。

本发明采用一体化设计，便于携带，并能够对双模用户机进行精确的功能测试、性能评估、故障诊断以及维修指导，能够使用普通北斗一代IC卡进行测试，能够降低或完全节省现场或暗室测试的高昂费用，能够降低或避免返厂检测维修的不便，不受在实际应用环境中进行测试带来的限制。

使用时，本发明用手持暗室在线测试，不需拆装天线或进暗室。

附图说明

图1是本发明的系统示意图。

图2是本发明的主板功能模块图。

图3是本发明的射频电路框图。

图4是本发明的射频电路的一种实施方式图。

图5是本发明的ADC模块、DAC模块与FPGA模块的控制关系图。

图6是本发明的ADC模块中一片ADC芯片的电路图。

图7是本发明的DAC模块电路图。

图8是本发明的FPGA模块的功能框图。

图9是本发明的FPGA模块的SPI配置电路图。

图10是本发明的SPI FLASH电路图。

图11是本发明的FPGA控制器加载配置电路图。

图12是本发明的DDR2模块局部电路图。

图13是本发明的数据缓存芯片DDR2接电阻原理图。

图14是本发明的USB芯片的GPIF接口电路图。

图15是本发明的USB芯片的配置电路图。

图16是本发明的USB芯片的高速串接口电路图。

图17是本发明的电源模块图。

图18是本发明的电源接口电路原理图。

图19是本发明的RS232接口电路原理图。

图20是本发明的USB3.0接口电路原理图。

图21是本发明的PC机功能控制模块图。

图22是本发明的PC机入站数据处理模块图。

具体实施方式

如图1所示，本发明包括主机与手持暗室。主机通过射频线缆与手持暗室连接，待测用户机的串口通过一根串口线缆与主机连接。主机通过一根电源线缆接通电源。

在测试时，将手持暗室罩住待测用户机的天线，然后将待测用户机的串口连接到主机上，由主机控制待测用户机完成闭环测试功能。

本发明的主机包括PC机、主板、合路器和机箱。PC机的串口以及USB口与主板连接，主板产生的B3频点信号、S频点信号、B1频点信号和L1频点信号通过合路器经由射频线缆传至手持暗室；由手持暗室获得的L频点信号通过射频线缆再经由合路器传至主板。主板还通过电源线缆穿过机箱与外部电源连接。秒脉冲信号1PPS（1 pulse per second）接入主板中，用于校准主板内部的时钟频率。

手持暗室采用双脊喇叭无源天线。

如图2所示，主板包括射频电路、FPGA模块、DDR2模块、DAC模块、ADC模块、时钟分配模块、接口电路、USB模块和电源模块。FPGA模块通过DAC模块与射频电路的发射通道模块的输入端连接。射频电路的接收通道模块通过ADC模块与FPGA连接。DDR2模块与FPGA模块连接，用于数据缓存。时钟分配模块与FPGA模块进行数据交互，该时钟分配模块的一路输出端与DAC模块连接，其另一路输出端与ADC模块连接。DAC模块的另一输出端还与FPGA连接。FPGA模块通过USB模块再经由接口电路与PC机的USB接口连接，FPGA模块通过内部的配置电路再经由接口电路与PC机的串口连接。电源模块提供系统所需的各种电源。

如图3所示，射频电路包括接收通道模块、发射通道模块和用于将本地参考信号综合后产生变频用的本振信号和数字端用的时钟信号的频率综合电路。接收通道模块通过ADC模块与FPGA模块的IO端口连接，对输入的射频信号进行功分和下变频处理；发射通道模块通过DAC模块与FPGA模块的IO端口连接，为接收通道模块工作过程的逆过程。

具体地，本发明的射频电路分为一路下变频通道、四路上变频通道和频率综合电路。其中一路下变频通道为本发明的接收通道，用于将信号源接收到的L频点射频导航信号下变频到模拟中频，再经模数转化模块（ADC）变换到数字中频给基带部分做解调处理。四路上变频通道均为发送通道，分别将载有S频点、B1频点、B3频点和L1频点导航电文基带信号经数模转化模块到模拟中频，然后经过各个通道的内部混频器变换到射频频率，最后经合路器输出。频率综合电路为整套设备提供频率基准，主要功能是产生五路频点的本振信号（LO-L、LO-S、LO-B1、LO-B3和LO-L1）供射频通道使用，和一路时钟信号（CLK 62MHz）供基带部分使用。

如图4所示，L频点下变频通道（即接收通道模块）包括低噪声放大器LNA、带通滤波器一BPF1、混频器1和中频带通滤波器IF_BPF。由手持暗室接收的L频点信号经由低噪声放大器LNA放大后传至带通滤波器一BPF1进行滤波，之后再与本周内信号LO_L一起输入至混频器1产生中频信号一，该中频信号经由中频带通滤波器IF_BPF生成L频点中频信号IF_L再传至ADC模块。

发射通道模块包括三个合路器、五个带通滤波器、四个衰减网络、五个混频器和四个低通滤波器。合路器可采用双路合路器。

B3频点上变频通道包括带通滤波器二BPF2、衰减网络1、混频器2和低通滤波器一LPF1。由DAC模块中DAC芯片一传来的B3频点中频信号IF_B3通过低通滤波器一LPF1滤波后，与本振信号LO_B3一起输入至混频器2产生中频信号二，中频信号二通过衰减网络1再经由带通滤波器二BPF2后生成B3频点信号，B3频点信号再传至合路器一的一个输入端。

B1频点上变频通道包括带通滤波器三BPF3、衰减网络2、混频器3和低通滤波器二LPF2。由DAC模块中DAC芯片二传来的B1频点中频信号IF_B1通过低通滤波器二LPF2滤波后，与本振信号LO_B1一起输入至混频器3产生中频信号，该中频信号通过衰减网络2再经由带通滤波器三BPF3后生成B1频点信号，B1频点信号再传至合路器一的另一输入端。

L1频点上变频通道包括带通滤波器四BPF4、衰减网络3、混频器4和低通滤波器三LPF3。由DAC模块中DAC芯片三传来的L1频点中频信号IF_L1通过低通滤波器三LPF3滤波后，与本振信号LO_L1一起输入至混频器4产生中频信号，该中频信号通过衰减网络3再经由带通滤波器四BPF4后生成L1频点信号，L1频点信号再传至合路器二的一个输入端。

S频点上变频通道包括带通滤波器三BPF5、衰减网络4、混频器5和低通滤波器四LPF4。由DAC模块中DAC芯片四传来的S频点中频信号IF_S通过低通滤波器四LPF4滤波后，与本振信号LO_S一起输入至混频器5产生中频信号，该中频信号通过衰减网络4再经由带通滤波器五BPF5后生成S频点信号，S频点信号再传至合路器二的另一输入端。

合路器一与合路器二的输出端分别与合路器三的两个输入端连接，合路器三的输出端将所有传至发射通道模块的信号合路为一套射频信号，这套射频信号经由射频线缆传至手持暗室。

接收通道模块用于实现对输入的射频信号进行下变频。发射通道模块的工作过程则为接收通道模块的逆过程。频率综合电路主要是将本地10MHz参考信号综合后产生变频用的本振信号和数字端用的62MHz时钟信号。

由于B1频点信号、B3频点信号、L频点信号和S频点信号属于北斗频点，L1频点信号属于GPS频点，因此本发明不仅支持北斗信号的模拟测试，还支持GPS信号的模拟测试。本发明为双系统三模五频点全闭环测试系统。

本发明的射频（RF）前端模块位于信号源射频接口与基带数字信号处理模块之间，其主要目的是将射频模拟信号下变频并离散成包含导航信号成分的、频率较低的数字中频信号，或者是将含有导航信号成分的、频率较低的数字中频信号上变频到导航射频信号。信号源射频前端对整个信号源输出的信号质量和接收的信号有非常关键的影响。因此，为了确保信号源输出的信号质量，每个通道都要具体频点和电平的不同进行精心设计。设计的主要思路是低噪声系数、低功耗和高线性度；确保接收或发射的每一级芯片或器件都能工作在最佳状态，减少由于芯片或器件饱和引起的非线性失真。

如图5所示，为了实现五频点，本发明的主板设计采用了DAC模块和ADC模块，其中ADC模块包括两片ADC芯片，DAC模块包括四片DAC芯片。

ADC模块完成射频电路输出的模拟中频信号的数字化过程，其将模拟信号量化后直接输出给FPGA进行相应处理。

DAC模块主要实现将数字信号转化成模拟中频信号的转换，再将转换后的信号输出给射频电路的发射通道模块。

本发明的ADC模块包括两片双通道的ADC芯片。该ADC芯片的分辨率为8bit，最大采样率为80MSPS，满足频率要求的AD采样率为62MSPS。每片芯片的外部电路结构一样，下面就其中一片ADC芯片的电路连接为例进行说明。

如图6所示，ADC芯片的通道A的8路管脚（AD采样管脚D0A至AD采样管脚D7A）分别各通过一个电阻与射频电路的L频点中频输出端（管脚ADC1-A0至管脚ADC1-A7）连接；其通道B的8路管脚（AD采样管脚D0B至AD采样管脚D7B）分别各通过一个电阻与射频电路的L频点中频输出端（管脚ADC1-B0至管脚ADC1-B7）连接；该ADC芯片的A路模拟信号正极输入管脚AINA通过电容C270与FPGA模块的B3频点中频信号输出端IN_OUT_B3_2连接，该管脚还通过电容C270串联电阻R162接地；A路模拟信号负极输入管脚                                                通过电容C268再串联电阻R160后接地；A端口使能管脚ENCA与时钟分配模块的62MHZ时钟信号输出端ADC1_62MHZ-CLK连接；其A路参考电平输入管脚REFINA通过电容C265接地；其参考电平输出管脚REFOUT接数字地；其B路参考电平输入管脚REFINB通过电容C266接地；其B路模拟信号正极输入管脚AINB通过电容C269与L频点中频信号输入端IF_RX_L连接，该管脚还通过电容C269串联电阻R161接地；其B路模拟信号负极输入管脚通过电容C267串联电组R159接地；B端口使能管脚ENCB与时钟分配模块的62MHZ时钟信号输出端ADC1_62MHZ-CLK连接；其输出数据格式选择管脚DFS通过电阻R163与ADC电源VCC_ADC3V3-?连接，该管脚还通过电阻R166接地；其工作模式选择管脚S1通过电阻R164与ADC电源VCC_ADC3V3-?连接，该管脚还通过电阻R167接地；其工作模式选择管脚S2通过电阻R165与ADC电源VCC_ADC3V3-?连接，该管脚还通过电阻R168接地。以上各接地处均为接模拟地。

本发明的模拟中频信号采用单端交流耦合方式输入，模拟输入端接模拟地，以确保PCB布线时中频信号不会跨过地分割造成的阻抗不连续。ADC芯片的双通道的时钟采用同一个时钟来源，考虑到PCB布线时为线分方式，经过查阅上级时钟分配芯片输出的负载为15pF，而ADC芯片输入的驱动只需要5pF，因此可以满足于线分方式。此外，本发明采用ADC芯片本身的参考电源，对双通道的配置上选择双通道均正常工作模式，即输出数据格式选择管脚管脚S1输出数据格式选择管脚管脚S2分别上拉和下拉，输出数据格式选择管脚管脚DFS下拉数据输出选择偏移二进制码，同时考虑到传输线阻抗匹配和电平过冲的影响，在与FPGA控制器的连线中串接22Ω电阻。

本发明的ADC芯片为单3.3V电源供电。为了使数据采样效果最佳，ADC芯片的输入电源区分了模拟电源和数字电源。ADC芯片的电源是由给FPGA模块供电的3.3V电源经过一个低压差LDO的输出提供的，该低压差LDO的输出再区分为模拟电源和数字电源。这两种电源之间还通过磁珠进行了隔离，选用的磁珠型号为BLM21PG300SN1。该款磁珠在100MHz信号附近处有最大阻抗30Ω，衰减可达60dB。

本发明的DAC模块包括四片DAC芯片。该芯片为内部具备14bit位宽的DAC转换器，最高的工作时钟可达1GHz，正交信号位宽18bit，芯片具备多种模数输出，如单载波和正交调制模式等，使用上非常灵活。DAC模块的各个DAC芯片互相独立，同步工作，但以其中一片芯片为主设备，其余三片为从设备。从设备均同步到主设备。

由于每片DAC芯片的外部电路结构一样，下面就其中一片DAC芯片的电路连接为例进行说明。

如图7所示，DAC芯片的数字输入端（管脚D0至管脚D17）分别与FPGA的输出管脚连接；其中频信号负极输出管脚与变压器芯片的一端输入连接；其中频信号正极输出管脚IOUT与该变压器芯片的另一端输入连接；该变压器芯片的输出端经过一个滤波器后就直接连接到射频模块；其时钟管脚PDCLK与FPGA控制器的时钟管脚DAC1_PCCLK连接；其同步输出负管脚SYNC_OUT-通过电阻R207与FPGA控制器的模式同步输出负管脚MOD1_SYNC-OUT-连接；其同步输出正管脚SYNC_OUT+通过电阻R208与FPGA控制器的模式同步输出正管脚MOD1_SYNC-OUT+连接；其片选管脚CS与FPGA控制器的片选控制管脚DAC1_CSN连接；其串口时钟管脚与FPGA控制器的串口时钟控制管脚DAC1_SCLK连接；其数字输入管脚SDIO与FPGA控制器的数字输入控制管脚DAC1_SDIO连接；其数字输出管脚SDO与FPGA控制器的数字输出控制管脚DAC1_SDO连接；其复位管脚DAC_RSET通过电阻R204接地；其主机复位管脚MASTER_RESET与FPGA控制器的主机复位控制管脚DAC1_MASTER_RESET连接；其外部电源休眠管脚EXT_PWR_DWN与FPGA控制器的DA电源修改控制管脚DAC1_EXT_PWR_DWN连接；其存储器触发管脚RT与FPGA控制器的DA存储器触发控制管脚DAC1_RT连接；其同步出错管脚SYNC_SMP_ERR与FPGA控制器的DA同步异常检测管脚DAC1_SYNC_SMP_ERR连接；其IO端口复位管脚I/O_RESET与FPGA控制器的DAI/O复位控制管脚DAC1_I/O_RESET连接；其IO端口升级管脚I/O_UPDATE与FPGA控制器的IO升级控制管脚DAC1_I/O_UPDATE连接；其发送数据使能管脚TXENABLE/FS与FPGA控制器的发送数据使能控制管脚DAC1_TXENABLE；其锁相环滤波管脚PLL_LOOP_FILTER通过电阻R20G再串联电容C327与DAC电源VCC_DAC1V8-AVDO1连接，该管脚还通过电容C328与DAC电源VCC_DAC1V8-AVDO1连接；其转换溢出管脚CCI_OVFL与FPGA控制器的转换溢出检测管脚DAC1_CCI_OVFL连接；其配置文件选择1管脚PROFILE0与FPGA控制器的配置文件选择1控制管脚DAC1_ PROFILE0连接；其配置文件选择2管脚PROFILE1与FPGA控制器的DA配置文件选择控制管脚DAC1_ PROFILE1连接；其配置文件选择3管脚PROFILE2与FPGA控制器的DA配置文件选择控制管脚DAC1_PROFILE2连接；其同步时钟管脚SYNC_CLK与FPGA控制器的同步时钟控制管脚DAC1_SYNC_CLK连接；其晶振选择管脚XTAL_SEL通过电阻R206接模拟地；其参考时钟低有效管脚通过电容C321与FPGA控制器的DA参考时钟负管脚MOD1_REF-CLK-连接，该管脚还通过电阻R202与该DAC芯片的参考时钟管脚REF-_CLK连接；该DAC芯片的参考时钟管脚REF-_CLK通过电容C322与FPGA控制器的DA参考时钟正管脚MOD1_REF-CLK+连接；其同步输入负管脚SYNC_IN-与FPGA控制器的DA同步输入负控制管脚MOD1_ SYNC_IN-连接，该管脚还通过电阻R203与其同步输入正管脚SYNC_IN+；该同步输入正管脚SYNC_IN+与FPGA控制器的DA同步输入正控制管脚MOD1_ SYNC_IN+连接。

DAC芯片的18bit数据端口、SPI接口和其他相关配置控制管脚均直连到FPGA控制器上。根据手册要求，对设置管脚DAC_RSET接10K电阻到地；锁相环滤波管脚PLL_LOOP_FILTER增加环路滤波器。该环路滤波器的取值与DAC芯片的工作频率等相关，可通过官方提供的软件进行设计。DAC芯片的时钟输入为差分形式，由于时钟输出端为LVPECL电平，而接收端为LVDS电平，选择交流耦合以减少匹配电路的设计，并在接收端增加100Ω匹配电阻。

本发明的FPGA模块主要由一片FPGA控制器及其配置电路构成，是主板的核心部分，实现整板的大部分功能，包括实现数据采集、数据缓存、数字下变频和外设控制或配置；其配置电路则实现FPGA控制器的上电加载功能。

如图8所示，FPGA模块包括S信号生成模块、四个DA数据处理模块、两个先入先出模块、两个DDR程序模块、信号捕获模块、数字下变频模块、USB模块和多路选择开关。

由ADC模块的ADC芯片传来的L频点信号分别传至FPGA控制器的一号先入先出模块FIFO1和数字下变频模块DDC：该先入先出模块的输出端与多路选择开关的一输入端连接，数字下变频模块DDC的输出端通过信号捕获模块与多路选择开关的另一输入端连接；该多路选择开关的输出端通过一号DDR程序模块与USB模块的输入端连接。

PC机通过串口与FPGA模块中的S信号生成模块的输入端连接，S信号生成模块的输出端通过一号DA数据处理模块与DAC模块的一号DAC芯片的输入端连接，用于传递S频点中频信号。

PC机还通过USB端口与FPGA控制器的USB模块连接；该USB模块的输出端通过二号DDR程序模块与二号先入先出模块FIFO2的输入端连接，该先入先出模块FIFO的两路输出端中的一路通过二号DA数据处理模块与DAC模块中二号DAC芯片的输入端连接，用于传递B3频点中频信号；该先入先出模块FIFO的两路输出端中的另一路通过三号DA数据处理模块与DAC模块中三号DAC芯片的输入端连接，用于传递B1频点中频信号；该先入先出模块FIFO的这一路通过四号DA数据处理模块与DAC模块中四号DAC芯片的输入端连接，用于传递L1频点中频信号。

数字下变频模块DDC（Direct Down Conversion）的作用是将输入的ADC芯片采集的数据进行频率变换，变换到北斗卫星信号的基准频率，变换后的信号才能进行下一步处理。

DDR程序模块是控制数据缓存芯片DDR2的程序模块。该程序模块控制数据写入数据缓存DDR2芯片以及控制数据从该DDR2芯片中的读出。

L频点信号输入：L频点信号通过ADC芯片采样后，输入给FPGA控制器。FPGA控制器内部分成2路进行后续处理，一路是输入给数字下变频模块DDC，做数字下变频，之后由数字下变频模块DDC输出的数据给捕获模块；另一路给一号先入先出模块FIFO做数据缓存。平时接收链路的一号DDR程序模块是接在信号捕获模块上；当有正常信号输入时，信号捕获模块就输出标志，此时DDR程序模块再切换至一号先入先出模块FIFO1上，将该先入先出模块中缓存的数据输入给该一号DDR程序模块，再通过USB模块输出给PC机，供PC机做后续处理。

S频点信号输出：FPGA中的S信号生成模块根据从PC机中接收参数，生成对应的S频点数字信号，再通过DA数据处理模块使输出的数据符合DAC芯片的要求。数据输出给DAC模块，从而生成S频点中频信号。

B3频点信号输出：PC机通过USB模块输出数据给DDR程序模块缓存，DDR程序模块再输出数据给先入先出模块FIFO做进一步缓存和数据流控制，先入先出模块FIFO输出的数据给DA数据处理模块，再输出给DAC芯片。

B1频点信号输出和L1频点信号输出：该链路的输出原理和B3频点信号的一样，只不过在DA数据处理模块有所不同。

FPGA的配置采用主SPI加载方式，通过在外部挂接一片的SPI FLASH芯片实现配置，电路原理图如图9所示。

本发明的SPI FLASH芯片容量为64Mbit，操作时钟可达50MHz，根据目前的逻辑设计需求，综合后的FPGA配置文件小于5MB(40Mbit)，因此所选器件满足当前的加载配置需求。芯片的电路原理如图10所示。对于保持管脚\HOLD和不需要写保护的情况下管脚\W都处于高电平状态，本发明采用上拉至高电平实现。该FLASH与FPGA控制器连接时，为防止信号过冲大引起的一些损害，增加33Ω的串联电阻。此外，将片选管脚\S上拉，在不进行SPI FLASH操作时，芯片处于“安静”状态，同时确保在不会出现误操作；数据管脚D则下拉到地。

如图11所示，FPGA加载时和加载后的一些管脚需要有指定电平，需要一一上拉或下拉处理，其中加载方式选择管脚M1和管脚M0配置为01，选择串行加载模式。

因为本发明将一部分运算功能移到PC端软件上实现，所以对FPGA的要求不是很高，仅用1片FPGA控制器就可以实现本发明所需的逻辑运算功能。

本发明的DDR2模块包括由FPGA控制器外挂的两片数据缓存DDR2芯片，每片容量2Gb，是实现数据缓存的核心。

DDR2模块的两片DDR2芯片分别连接到FPGA控制器的BANK1端口和BANK3端口上。两片DDR2芯片相互独立，分别控制，互不影响。该DDR2芯片的电路图如图12所示。

1. DDR2的控制线（行选信号管脚RAS_N、列选信号管脚CAS_N、写使能管脚WE_N、片选管脚CS_N、时钟使能管脚CKE、终端电阻使能管脚ODT）和地址线必须接到同一个BANK端口上。

2. 数据选择管脚DQS必须与对应的数据管脚DQ线接到同一个字节控制器上而且需要接到FPGA控制器的管脚DQS上，注意P/N（正负极）必须相互对应。

两片DDR2芯片的电源输入均为1.8V，二者采用同一个电源输入。考虑两片芯片在PCB板布局时距离较远，PCB板上也需要考虑电源压降，因此在每个芯片附近都需要放置有一个大容量的钽电解电容。

如图13所示，FPGA中的DDR2控制器需要有外部的参考电源0.90V输入，所有的未用电源参考管脚VREF均需要连接到参考电源上，此参考电源同时提供给DDR2芯片做电源参考，采用由型号为TPS51200的电源管理芯片的一路提供；+0.90V电源分别经由若干49.9Ω电阻同时为DDR2芯片的每个地址线、控制线提供电流，驱动电流值为6mA。

本发明的时钟分配模块包括两个部分：比较器电路和时钟分配电路。时钟分配电路包括62MHz时钟分配电路和DAC同步信号分配电路。比较器电路将正弦的62MHz时钟信号经过比较器后输出方波形式的时钟信号供后端使用。62MHz时钟分配电路将比较器输出的单路时钟信号经过功分成4路，分别提供给FPGA、ADC和DAC使用。DAC同步信号分配电路则是将DAC主设备输出的同步时钟信号功分成4路，分别输出给四个DAC芯片。

本发明的USB模块包括USB3.0接口驱动芯片及其外部电路。该模块与FPGA接口，实现高速数据的收发。

如图14所示，USB模块采用赛普拉斯公司的型号为CYUSB3041-BZXI且自带ARM926内核的USB3.0接口控制器，该控制器具备100MHz可编程的可选数据位宽的GPIF接口，最大的数据吞吐率为3.2Gbit/s（即400MB/s），远大于当前数据传输的最大速率124MB/s，满足数据传输需求；可选择IO电平，如低电压3.3V电源 LVCMOS33和低电压1.8V 电源LVCMOS18，方便低功耗设计。

该USB3.0接口控制器的GPIF接口电路选择32bit的数据位宽，确保传输速率带宽最大，以满足应用需求。为了可以后期进行功能拓展，将该接口控制器的GPIF接口上的控制管脚CTL0~CTL12全部连接到FPGA控制器上，前期仅适用控制管脚CTL0和CTL1即可。数据传输同步时钟管脚PCLK由FPGA控制器的时钟控制管脚GCLK输出100MHz时钟。

该USB3.0接口控制器的配置电路如图14至图16所示，确定芯片的内部驱动程序加载方式，确保可以实现USB BOOT模式；选择芯片的时钟，配置芯片为19.2MHz晶体输入方式，即FSCL0~FSCL2=000。 

如图16所示，该USB3.0接口控制器的高速串行接口包含了USB2.0标准接口和两对高速数据传输接口；其高速数据传输实行了收发分离，各自一对差分对。电路设计时采用交流耦合方式互连，即在发送端串接100nF电容隔离。值得注意的是，为了便于PCB走线，将发送端的正负信号反接已达到不增加过孔的目的，正负信号反接后芯片依然可以识别(自适应识别)。

本发明的电源模块完成不同电源输入的切换功能；该模块对输入后的电源进行再次变换，给主板正常工作所需的各类电源；具备一定过压和过流保护功能。

如图17所示，本发明的电源模块包括12V/5V电源电路、5V电源电路、三路3.3V电源电路、两路1.8V电源电路和1.2V电源电路。

外部电源输入至电源模块后分别转换成12V/5V电源电路以及经由电源变化电路后产生的5V电源电路。该5V电源电路用于天线馈电。该12V/5V电源电路分成5路电源输出：经由电源变换生成分别为晶振电路OSC、锁相环电路PLL、发送数据电路TX、接收数据电路RX提供电源的3.3V电源电路；经电源变化电路后的用于给USB模块、FPGA模块和型号为LT3022IMSE的稳压器提供电源的3.3V电源电路；经电源变化电路后的用于给DDR2模块提供电源的1.8V电源电路；经电源变化电路后的用于给FPGA模块和USB模块提供电源的1.2V电源电路；经两次电源变化电路后的用于给DAC模块提供电源的1.8V电源电路。3.3V电源电路中上述型号的稳压器生成用于给DAC模块提供电源的电源电路、用于给ADC模块提供电源的3.3V电源电路和用于给时钟分配模块提供电源的3.3V电源电路。（此段已根据图17做了修改，请审核）

整个主板的电源需求较多，种类较多。在设计时，为了简化设计同时考虑到相同电压情况下，本发明采用共电源方案，这样可在一定程度上改善电源纹波(涓流技术的一种)。如果芯片没有指明特定的电源要求，一般采取共电源方案。

本发明的接口电路包括主板上的所有内部和外部接口。主板上包括一定的功能性电路，辅助上述的几个模块完成所有的功能，包括LED和晶振电路等。

1. 电源接口

如图18所示，本发明的电源插座采用大4P形式，为间距5.08mm带有围墙的插座，适用于机箱内部。

为了抑制电压脉冲和过流的现象，在跳线电阻后端增加了TVS管和自恢复式保险丝，其中TVS管的方向击穿电压为13.8V，即高于13.8V的电源输入就短路实现保护负载的功能；自恢复式保险丝的熔点电流为2.6A，该器件针对+12V电源输入的情况。如果是选择+5V电源输入，则需要更换为熔断电流为5A的保险丝。

电源输入后放置适当电容进行滤波，包括1个330μF的铝电解电容和2个10μF瓷片电容用于滤除低频干扰、1个100nF的瓷片电容用于滤除高频干扰。这些电容的耐压值都高于25V。接口端滤波电容不可选择钽电容滤波，原因是钽电容易损坏，产生失效。

2．RS232接口

如图19所示，RS232接口的电平转换芯片选择美信公司的型号为MAX3232EEAE的芯片。该芯片工作电压为3.0~5V，数据吞吐率达1Mbps。RS232接口选择双排10针间距为2.54mm的插座，为防止信号过冲，在电平转换芯片与插座间的连线串接电阻。

3. USB3.0接口

如图20所示，USB3.0接口电路的插座采用标准的Micro USB3.0 AB型。

USB3.0接口上的高速差分对在输入后增加TVS管组后传输到USB控制器上；该接口上的电源输入电压范围4.75~5.25V，电流可达900mA，增加TVS管消除电压尖峰；再串接磁珠滤除部分干扰。将USB2.0接口上的ID信号直接拉低，使得控制器的USB2.0部分处于正常工作模式。插座表面的金属壳需与数字地进行分离，滤波后共在一起。

本发明主板的PCB设计采用10层板，板厚1.6mm。在布局布线时有如下考虑：（1）各个模块电路分开布局，距离分开，避免干扰；（2）数模地分割，实行单点共地；电源部分与数字其他电路在表底层实行地分割；（3）等长处理：USB3.0接口到USB3.0接口控制器的高速串行差分对等长布线；USB3.0接口控制器到FPGA的数据线等长布线；数据缓存DDR2芯片的数据、地址和控制信号等长布线，并严格按照DDR2的布线规则进行控制差额；（4）电源输出端采用表底层铺设铜皮形式，通常设置6个过孔用于通流，以满足最大3A电流负载能力；（5）ADC、DAC和射频电路周围增加屏蔽罩开窗，用于调试和测试过程中焊接屏蔽罩；（6）62MHz时钟线附近尽量增加地线或者地孔。

为了实现五频点，本发明的PC机端分几个模块控制主板。

如图21所示，本发明的PC机包括PC端界面、S信号生成模块、L信号解析模块、B3信号控制模块、B1信号控制模块、L1信号控制模块、和USB3.0数据控制模块。

PC端界面：主要用于人机交互，显示各项参数；输入各种用户设置的参数给底层程序。

S信号生成模块：该模块根据PC端界面输入的各种参数，生成串口数据，通过PC串口发送给检测仪主板上的FPGA，再由FPGA生成S频点数字信号输出给DA。

L信号解析模块：该模块接收USB3.0数据控制模块输送过来的L频点数据，数据解析后将各参数输送给PC端界面。

B3数据控制模块：该模块根据PC端界面输入的各种参数，控制输出给FPGA的B3频点数字信号。

B1数据控制模块：该模块根据PC端界面输入的各种参数，控制输出给FPGA的B1频点数字信号。

L1数据控制模块：该模块根据PC端界面输入的各种参数，控制输出给FPGA的L1频点数字信号。

如图22所示，PC机在进行入站数据处理时，入站数据处理模块收到FPGA模块通过USB3.0接口发过来的数据，首先进行数字下变频（DDC）处理，将信号变频到基准频率，然后再进行数字滤波，滤除其他不必要信号。为了减少运算量，加快运算速度，程序将滤波后的信号再进行量化抽取。把抽取后的数据送入相关器，进行相干积分运算和峰值检测处理。数据经过相关器后，得到相位变换数据及其他数据，再将这些数据输入至数据译码模块，最后将数据译码模块解码出的各类参数传输给界面显示出来。

本发明的部分测试指标如表1至表3所示。

 

表1：RDSS技术指标。

 

表2：RNSS技术指标。

 

表3：物理特性指标。

 

Claims (10)

1.一种北斗检测仪，其特征在于，包括支持多种频点信号的主机和用于罩住待测用户机的天线的手持暗室；主机通过射频线缆与手持暗室连接，待测用户机的串口与主机连接；主机包括PC机、射频电路、FPGA模块、DDR2模块、DAC模块、ADC模块、时钟分配模块、接口电路、USB模块和电源模块；FPGA模块通过DAC模块与射频电路的发射通道连接，射频电路的接收通道通过ADC模块与FPGA连接；DDR2模块与FPGA模块连接，时钟分配模块与FPGA模块连接，FPGA模块通过USB模块再经由接口电路与PC机的USB接口连接，FPGA模块通过接口电路与PC机的串口连接；电源模块提供电源。

2.根据权利要求1所述的北斗检测仪，其特征在于，所述手持暗室采用双脊喇叭无源天线。

3.根据权利要求1所述的北斗检测仪，其特征在于，所述射频电路包括接收通道模块、发射通道模块和用于将本地参考信号综合后产生变频用的本振信号和数字端用的时钟信号的频率综合电路；接收通道模块通过ADC模块与FPGA模块的IO端口连接，对输入的射频信号进行功分和下变频处理；发射通道模块通过DAC模块与FPGA模块的IO端口连接，为接收通道模块工作过程的逆过程。

4.根据权利要求3所述的北斗检测仪，其特征在于，所述接收通道模块包括低噪声放大器、带通滤波器、混频器和中频带通滤波器；由所述手持暗室接收的射频信号经由低噪声放大器放大后传至带通滤波器进行滤波，之后再与本振信号一同通过混频器产生中频信号，该中频信号经由中频带通滤波器传至所述ADC模块。

5.根据权利要求3所述的北斗检测仪，其特征在于，所述发射通道模块包括衰减器、若干合路器、若干带通滤波器、若干衰减网络、若干混频器和若干低通滤波器；

由所述DAC模块传来的射频信号中的一路信号通过低通滤波器滤波后，与本振信号一同通过混频器产生中频信号，该中频信号通过带通滤波器经由上变频通道再通过另一带通滤波器后传至合路器；

由所述DAC模块传来的射频信号中的其余各路信号分别按照同样结构的信号传输通道进行传输，所述信号传输通道为：射频信号通过低通滤波器滤波后，与本振信号一起通过混频器产生中频信号，该中频信号通过衰减网络经由另一带通滤波器后传至合路器；

由所述传至不同的合路器的各路射频信号最后经由若干合路器合路为一套射频信号，这套射频信号通过衰减器经由所述射频线缆传至所述手持暗室。

6.根据权利要求1所述的北斗检测仪，其特征在于，所述FPGA模块包括S信号生成模块、若干DA数据处理模块、若干先入先出模块、若干DDR程序模块、信号捕获模块、数字下变频模块、USB模块和多路选择开关；

所述PC机通过串口与FPGA模块中的S信号生成模块的输入端连接，S信号生成模块的输出端通过一DA数据处理模块与所述DAC模块的输入端连接；

USB模块的输出端通过一DDR程序模块与一先入先出模块的输入端连接，该先入先出模块的输出端分别通过多个DA数据处理模块与所述DAC模块的输入端连接；

由所述ADC模块传来的信号分别传至另一先入先出模块和数字下变频模块，该先入先出模块的输出端与多路选择开关的一输入端连接，数字下变频模块的输出端通过信号捕获模块与多路选择开关的另一输入端连接，该多路选择开关的输出端通过另一DDR程序模块与USB模块的输入端连接；

USB模块与PC机的USB端口连接。

7.根据权利要求1所述的北斗检测仪，其特征在于，所述DDR2模块包括两片数据缓存芯片，该两片芯片采用同一电源输入。

8.根据权利要求1所述的北斗检测仪，其特征在于，所述DAC模块包括四片14bit位宽的DAC转换器。

9.根据权利要求1所述的北斗检测仪，其特征在于，所述ADC模块包括一片双通道的ADC芯片；ADC芯片采用单3.3V电源供电。

10.根据权利要求1所述的北斗检测仪，其特征在于，所述USB模块包括赛普拉斯公司的型号为CYUSB3041-BZXI的USB3.0接口驱动芯片。