CN116208155B - 一种高速高精度adc芯片的量产测试系统及测试方法 - Google Patents

Abstract

本发明公开了一种高速高精度ADC芯片的量产测试系统及测试方法，涉及ADC芯片测试技术领域，解决了高速高精度ADC芯片的量产测试操作较为复杂，成本较高的技术问题。该系统包括FPGA平台、模拟信号发生器、上位机、以及多个模拟板；所述模拟信号发生器用于向每个所述模拟板输入模拟信号；所述模拟板与被测ADC芯片电连接；每个所述模拟板均与所述FPGA平台电连接；所述上位机与所述FPGA平台、模拟信号发生器电连接，用于控制所述模拟信号发生器的模拟信号开闭，输入，以及功率、频率的切换，并对测试结果进行记录。本发明可满足高速高精度ADC芯片测试的数据传输率要求，并可实现对ADC芯片的全覆盖自动化测试，提高了测试效率，降低测试成本。

Description

一种高速高精度ADC芯片的量产测试系统及测试方法

技术领域

本发明涉及ADC芯片测试技术领域，尤其涉及一种高速高精度ADC芯片的量产测试系统及测试方法。

背景技术

高速高精度ADC（analog-digital conversion，模数转换器）芯片广泛应用在雷达﹑光通讯、软件无线电和移动通信等领域，随着转换速率和采样精度的不断提高，需要对量产后ADC芯片进行测试。目前高速高精度ADC芯片的采样率已经达到500MSPS~3GSPS（SPS，sample per second，每秒采样次数），精度在14bit，同时还集成有数字下变频（DigitalDown Converters，DDC）功能及滤波抽取等复杂的数字信号处理功能。不同用户的高频输入与低频输入的动态指标有较大差异。因此，测试时需要针对ADC的性能、各项功能进行覆盖性验证。

现有量产测试方案主要包括两种。（1）测试机台采用J750/I-FLEX/S200，输入信号源采用罗德施瓦茨的SMA100A或者SMA100B，针对低速、中等速度的ADC。但现在的高速高精度ADC已经普遍采用了JESD204B接口，需要采用外挂FPGA，测试机台优势不明显，而且价格昂贵。（2）基于美国国家仪器公司NI的板卡及Labview，信号源采用罗德施瓦茨的SMA100B。但只覆盖了一个测试频点，多频点测试时需要测试人员手动设置信号源输出频率，同时ADC的数字部分（DDC）并没有覆盖且整套价格也较为昂贵。

在实现本发明过程中，发明人发现现有技术中至少存在如下问题：

现有的高速高精度ADC芯片的量产测试操作较为复杂，效率较低，难以进行自动化全覆盖测试。

发明内容

本发明的目的在于提供一种高速高精度ADC芯片的量产测试系统及测试方法，以解决现有技术中高速高精度ADC芯片的量产测试操作较为复杂，效率较低，难以进行自动化全覆盖测试的技术问题。本发明提供的诸多技术方案中的优选技术方案所能产生的诸多技术效果详见下文阐述。

为实现上述目的，本发明提供了以下技术方案：

本发明提供的一种高速高精度ADC芯片的量产测试系统，包括FPGA平台、模拟信号发生器、上位机、以及多个模拟板；所述模拟信号发生器用于向每个所述模拟板输入模拟信号；所述模拟板与被测ADC芯片电连接；每个所述模拟板均与所述FPGA平台电连接；所述上位机与所述FPGA平台、模拟信号发生器电连接，用于控制所述模拟信号发生器的模拟信号开闭，输入，以及功率、频率的切换，并对测试结果进行记录；所述FPGA平台包括FPGA芯片、时钟模块、以及多个FMC接口，所述FPGA平台为正八边形的PCBA板；所述FPGA芯片的型号为XCKU15P-3FFVE1517E；所述FPGA平台通过所述FMC接口与所述模拟板通过JESD204B协议进行数据传输，所述FMC接口的数量为6个，每个所述FMC接口有400个引脚，规格为40行10列，分别位于所述FPGA平台正八边形六条边的位置；每个所述FMC接口均与所述FPGA芯片连接，并与所述时钟模块的时钟输出信号连接；所述FPGA芯片的BANK224、BANK225、BANK230、BANK231、BANK228、BANK229、BANK226、BANK227、BANK127、BANK128、BANK129、BANK130与所述FMC接口的数据收发引脚、参考时钟信号引脚连接；所述FPGA芯片的BANK67、BANK68、BANK69、BANK70、BANK71与所述FMC接口的用户定义信号引脚、时钟信号引脚、I2C信号引脚连接；所述时钟模块与所述FPGA芯片连接，基于LMX2820、HMC7043芯片产生ADC芯片测试所需的采样时钟以及量产测试系统所需的同步时钟；所述FPGA平台还包括DDR3模块、第一电源接口和供电模块；所述DDR3模块与所述FPGA芯片电连接，通过TPS51200DRCR芯片进行供电，规格为2*4Gb；所述第一电源接口用于输入12V直流电源；所述供电模块采用LMZ31710芯片为所述第一电源接口输入的直流电源进行DC-DC转换，为所述FPGA平台的各模块供电；所述FPGA平台还包括以太网接口、USB3.0接口，所述以太网接口基于RTL8211CL-GR芯片，所述USB3.0接口基于FT601Q芯片。

优选的，所述模拟板包括芯片测试夹、FMC连接器、模拟输入通道及SYSREF输入接口；所述芯片测试夹用于安装固定所述被测ADC芯片；所述FMC连接器与所述FMC接口相互匹配；所述模拟输入通道与所述模拟信号发生器连接，用于向所述模拟板输入模拟测试信号；所述SYSREF输入接口用于输入时序参考信号。

优选的，所述模拟板还包括SPI接口、第二电源接口；所述SPI接口用于所述模拟板、FPGA平台之间进行数据传输；所述第二电源接口通过DC-DC电路为所述模拟板进行供电。

优选的，所述量产测试系统还包括时钟源、电源；所述时钟源通过所述FPGA平台的第一时钟接口、以及所述模拟板的第二时钟接口提供时钟信号，所述电源为所述FPGA平台供电。

一种高速高精度ADC芯片的量产测试方法，通过以上任一项所述的一种高速高精度ADC芯片的量产测试系统运行，包括以下步骤：S100：所述上位机控制打开所述模拟信号发生器，所述模拟信号发生器向所述模拟板输入模拟测试信号，所述上位机通过所述FPGA平台进行测试数据采集及分析；S200：所述上位机对模拟测试信号进行功率及频率的切换，所述FPGA平台对不同模拟测试信号对应的测试数据进行采集及分析；S300：所述上位机通过所述模拟板对所述被测ADC芯片进行配置，打开数字下变频DDC，设置对应的数字控制振荡器频率及JESD204B接口模式，通过所述FPGA平台得到数字下变频DDC测试结果；S400：将所述测试结果与所述被测ADC芯片的功能门限进行比较，得出测试通过或测试不通过的结论；所述S400步骤中，所述功能门限对应的功能包括噪底，直流偏移电压DC offset，不同频率及输入信号幅度下的信噪比SNR、无杂散动态范围SFDR、及数字下变频DDC。

优选的，所述S100步骤之前还包括校准流程，包括以下步骤：S10：所述上位机启动，对量产测试系统进行自检，并关闭所述模拟信号发生器的模拟信号输出；S20：所述模拟板对前台校准所需数据进行采集，所述上位机对前台校准数据进行校准计算，并将校准计算结果写入所述被测ADC芯片的OTP模块；S30：所述上位机对所述模拟板的模拟通道直流偏移电压值进行补偿计算，并将补偿计算结果写入所述被测ADC芯片的OTP模块。

实施本发明上述技术方案中的一个技术方案，具有如下优点或有益效果：

本发明通过FPGA平台替代现有的高速高精度ADC芯片的量产测试平台，操作更为简单，FPGA平台可满足高速高精度ADC芯片测试的数据传输率要求，并可实现对ADC芯片的全覆盖自动化测试，降低了测试成本，同时，整个系统可同时对多颗ADC芯片进行测试，提高了测试效率。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍，显而易见，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，附图中：

图1是本发明实施例一量产测试系统的原理框图；

图2是本发明实施例一的FPGA平台原理框图；

图3是本发明实施例一的模拟板原理框图；

图4中a是本发明实施例一的第一FMC接口引脚图一；

图4中b是本发明实施例一的第一FMC接口引脚图二；

图5中a是本发明实施例一的第一FMC接口引脚图三；

图5中b是本发明实施例一的第一FMC接口引脚图四；

图5中c是本发明实施例一的第一FMC接口引脚图五；

图6中a是本发明实施例一的第二FMC接口引脚图一；

图6中b是本发明实施例一的第二FMC接口引脚图二；

图7中a是本发明实施例一的第二FMC接口引脚图三；

图7中b是本发明实施例一的第二FMC接口引脚图四；

图7中c是本发明实施例一的第二FMC接口引脚图五；

图8中a是本发明实施例一的第三FMC接口引脚图一；

图8中b是本发明实施例一的第三FMC接口引脚图二；

图9中a是本发明实施例一的第三FMC接口引脚图三；

图9中b是本发明实施例一的第三FMC接口引脚图四；

图9中c是本发明实施例一的第三FMC接口引脚图五；

图10中a是本发明实施例一的第四FMC接口引脚图一；

图10中b是本发明实施例一的第四FMC接口引脚图二；

图11中a是本发明实施例一的第四FMC接口引脚图三；

图11中b是本发明实施例一的第四FMC接口引脚图四；

图11中c是本发明实施例一的第四FMC接口引脚图五；

图12中a是本发明实施例一的第五FMC接口引脚图一；

图12中b是本发明实施例一的第五FMC接口引脚图二；

图13中a是本发明实施例一的第五FMC接口引脚图三；

图13中b是本发明实施例一的第五FMC接口引脚图四；

图13中c是本发明实施例一的第五FMC接口引脚图五；

图14中a是本发明实施例一的第六FMC接口引脚图一；

图14中b是本发明实施例一的第六FMC接口引脚图二；

图15中a是本发明实施例一的第六FMC接口引脚图三；

图15中b是本发明实施例一的第六FMC接口引脚图四；

图15中c是本发明实施例一的第六FMC接口引脚图五；

图16是本发明实施例一的FPGA平台BANK67引脚图；

图17是本发明实施例一的FPGA平台BANK68引脚图；

图18是本发明实施例一的FPGA平台BANK69引脚图；

图19是本发明实施例一的FPGA平台BANK70引脚图；

图20是本发明实施例一的FPGA平台BANK71引脚图；

图21中a为本发明实施例一的FPGA平台BANK224引脚图；

图21中b为本发明实施例一的FPGA平台BANK225引脚图；

图22中a为本发明实施例一的FPGA平台BANK230引脚图；

图22中b为本发明实施例一的FPGA平台BANK231引脚图；

图23中a为本发明实施例一的FPGA平台BANK228引脚图；

图23中b为本发明实施例一的FPGA平台BANK229引脚图；

图24中a为本发明实施例一的FPGA平台BANK226引脚图；

图24中b为本发明实施例一的FPGA平台BANK227引脚图；

图25中a为本发明实施例一的FPGA平台BANK127引脚图；

图25中b为本发明实施例一的FPGA平台BANK128引脚图；

图26中a为本发明实施例一的FPGA平台BANK129引脚图；

图26中b为本发明实施例一的FPGA平台BANK130引脚图；

图27是本发明实施例一的时钟模块电路图一；

图28是本发明实施例一的时钟模块电路图二；

图29是本发明实施例二的流程图。

实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，下文将要描述的各种示例性实施例将要参考相应的附图，这些附图构成了示例性实施例的一部分，其中描述了实现本发明可能采用的各种示例性实施例。除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。

为了说明本发明所述的技术方案，下面通过具体实施例来进行说明，仅示出了与本发明实施例相关的部分。

实施例一：如图1所示，本发明提供了一种高速高精度ADC芯片的量产测试系统，包括FPGA平台、模拟信号发生器、上位机、以及多个模拟板。FPGA平台包括FPGA芯片及外围功能电路，模拟信号发生器用于产生测试用的各种模拟信号，上位机为笔记本、台式电脑、平板电脑等具有信息处理能力的设备，用于操作控制整个测试系统的运行，模拟板用于安装被测ADC芯片，数量优选为6个，包括第一模拟板、第二模拟板、第三模拟板、第四模拟板、第五模拟板、第六模拟板。模拟信号发生器用于向每个模拟板输入模拟信号，模拟信号发生器作为输入信号源，优选罗德施瓦茨公司的SMA100A或者SMA100B，频率选项从9 kHz到3 GHz/6 GHz，便于实现对被测ADC芯片的全覆盖测试，同时，也便于上位机切换多组输出频率、功率及输出幅度。模拟板与被测ADC芯片电连接，实现被测ADC芯片上电，每个模拟板安装一颗被测ADC芯片，多个模拟板就可以安装多颗ADC芯片，从而可实现多颗ADC芯片的同时测试，可降低测试成本，提高测试效率。每个模拟板均与FPGA平台电连接，用于将被测ADC芯片的数据通过FPGA平台进行处理，通过FPGA平台可满足被测ADC芯片的高采样率率测试的数据传输率要求。上位机与FPGA平台、模拟信号发生器电连接，上位机与模拟信号发生器之间优选通过以太网进行通信连接，用于控制模拟信号发生器的模拟信号开闭，输入，以及功率、频率的切换，并对测试结果进行记录，实现了对高速高精度ADC芯片的全覆盖自动测试，通过上位机操作代替手动设置，也提高了测试效率。本发明通过FPGA平台替代现有的高速高精度ADC芯片的量产测试平台，FPGA平台可满足高速高精度ADC芯片测试的数据传输率要求，并可以通过上位机控制实现对ADC芯片的全覆盖自动化测试，降低了测试成本，同时，整个系统可同时对多颗ADC芯片进行测试，进一步提高了测试效率。

作为可选的实施方式，如图2所示，FPGA平台包括FPGA芯片、时钟模块、以及多个FMC接口，优选FPGA平台为正八边形的PCBA板，既便于生产制造，也便于布置FPGA平台的各个功能模块。FPGA芯片的型号为XCKU15P-3FFVE1517E，为赛灵思Xilinx推出的FPGA芯片，可以实现FPGA平台、模拟板之间基于JESD204B协议的高速ADC的数据采集。JESD204B协议实现了多个ADC芯片的所有模数转换通道的数据输出同步，以及多个DAC芯片的所有数模转换通道的数据输入同步功能，解决了多个射频输入输出通道的相位一致性问题。FPGA平台通过FMC接口与模拟板进行数据传输，FMC接口的数量优选为6个，与模拟板的数量对应，包括第一FMC接口、第二FMC接口、第三FMC接口、第四FMC接口、第五FMC接口、第六FMC接口，分别位于FPGA平台正八边形六条边的位置，另两条边的位置可用于布置以太网接口、USB3.0接口、第一电源接口等。通过FPGA平台、FMC接口数据传输可采用JESD204B协议，最高支持16.3Gbps/lane，支持的采样率更高，更适用于高速高精度ADC芯片的测试。从而本系统可同时外接总计6颗4通道14bit 500MSPS的ADC芯片，或者6颗2通道14bit 1GSPS的ADC芯片，或3颗2通道14bit 3GSPS的ADC芯片的校准及测试。较一次只能对一颗ADC芯片进行校准、测试大大提高了测试效率。

如图4-图15所示，每个FMC接口有400个引脚，规格为40行10列，FMC是一个应用范围、适应环境范围和市场领域范围都很广的通用模块，本实施例中FMC接口均为传输差分信号，P表示正信号，N表示负信号。FMC接口的引脚包括电源信号引脚、I2C信号引脚（FMC-*_SCL、FMC-*_SDA，仅第一FMC接口、第二FMC接口定义，第三FMC接口、第四FMC接口、第五FMC接口、第六FMC接口未定义）、地址引脚（FMC_GA0、FMC_GA1，用于模拟板的EEPROM芯片的地址线选择）、用户定义信号引脚（FMC-*_LA00_P_CC、FMC-*_LA00_N_CC、FMC-*_LA01_P_CC、FMC-*_LA01_N_CC、FMC-4_LA#_P、FMC-4_LA#_N，#表示引脚编号）、数据收发引脚（FMC-*_DP##_C2M_P、FMC-*_DP##_C2M_N、FMC-*_DP##_M2C_P、FMC-*_DP##_M2C_N，##表示引脚编号0、1、2、3、4、5、6，C2M代表数据流是从FPGA平台到模拟板，进行DAC测试；M2C是代表数据流由模拟板到FPGA平台，进行ADC测试）及其时钟信号引脚（FMC-*_SYSREF_P、FMC-*_SYSREF_N、FMC-*_CLK_P、FMC-*_CLK_N)。FMC接口还包括FMC-*_GBTCLK0_M2C_P、FMC-*_GBTCLK0_M2C_N、FMC-*_GBTCLK1_M2C_P、FMC-*_GBTCLK1_M2C_N引脚，为参考时钟信号引脚，在使用时，可根据需要从外部接入相应的时钟信号。每个FMC接口均与FPGA芯片连接，具体而言，如图16-图20所示，为FPGA芯片与各个FMC接口的用户定义信号引脚连接的各BANK引脚图，分别为FPGA芯片的BANK67、BANK68、BANK69、BANK70、BANK71，上述BANK中还包括有时钟信号引脚（CLK_BANK_&_P、CLK_BANK_&_N，&表示67、68、69、70、71）、I2C信号引脚（FMC-*_SCL、FMC-*_SDA，仅第一FMC接口、第二FMC接口定义，第三FMC接口、第四FMC接口、第五FMC接口、第六FMC接口未定义）。前文中的*表示1、2、3、4、5、6，分别指第一FMC接口、第二FMC接口、第三FMC接口、第四FMC接口、第五FMC接口、第六FMC接口。如图21-图26所示，为FPGA芯片与各个FMC接口的数据收发引脚连接的各BANK引脚图，分别为FPGA芯片的BANK224、BANK225、BANK230、BANK231、BANK228、BANK229、BANK226、BANK227、BANK127、BANK128、BANK129、BANK130，当然，上述各个BANK中也包括有参考时钟信号引脚。

作为可选的实施方式，如图27-图28所示为时钟模块的电路图，时钟模块通过LMX2820、HMC7043两种芯片相互连接实现时钟信号输出的功能，基于LMX2820、HMC7043芯片产生ADC芯片测试所需的采样时钟以及量产测试系统所需的同步时钟。具体地，LMX2820是一款高性能宽带合成器，为锁相环芯片，可输出频率为45MHz～22.6GHz，快速校准模式校准速度2.5us，可以生成或重复符合JESD204B标准的时钟信号，允许其用作高速数据转换器的低噪声时钟源。LMX2820芯片通过内部锁相环扇出时钟到HMC7043芯片，HMC7043能提供14路低噪声且可配置的输出，生成符合JESD204B接口要求的CLK时钟信号对和SYSREF时钟参考信号对，通过选择适当的输出分频值，可实现频率调节。HMC7043还可以对14个通道分别进行独立灵活的相位管理，如综合使用分频器基于周跳、数字/粗调和模拟/微调延迟调节，则各通道可编程设置不同的相位失调，便于实现JESD204B的同步。本实施例中CLOCKOUT0、CLOCKOUT2、CLOCKOUT4、CLOCKOUT6、CLOCKOUT8、CLOCKOUT10分别为第一FMC接口、第二FMC接口定义，第三FMC接口、第四FMC接口、第五FMC接口、第六FMC接口提供时钟信号，SCLKOUT1、SCLKOUT3、SCLKOUT5、SCLKOUT7、SCLKOUT9、SCLKOUT11分别为第一FMC接口、第二FMC接口、第三FMC接口、第四FMC接口、第五FMC接口、第六FMC接口提供时钟参考信号，SCLKOUT13悬空。图21中，EXT_SMA_CLK_P、EXT_SMA_CLK_N用于转换成差分信号后，通过SMA接口给测试系统的其他部分供时钟信号。

作为可选的实施方式，如图2所示，FPGA平台还包括DDR3模块、第一电源接口和供电模块。DDR3模块与FPGA芯片电连接，优选位于FPGA芯片的相邻位置，以降低延迟，DDR3模块用于实现上位机配置字的下发及寄存器的读写等功能，也可用于缓存FPGA平台处理后的ADC芯片采样数据，其具体的引脚连接可采用现有技术进行实现。优选DDR3模块通过TPS51200DRCR芯片进行供电，TPS51200DRCR是一款用于DDR2、DDR3、DDR3L和DDR4的VTTREF缓冲基准的3A灌电流/拉电流DDR终端稳压器，有低损耗反向极性保护、DDR终端调节器和多重保护等功能，适用于DDR内存等应用，具有低成本、高效率、小尺寸的优势。DDR3模块的规格为2*4Gb，这个容量大小可以有效满足测试中数据存储的需求。第一电源接口用于输入12V直流电源，12V直流电源便于实现和DC-DC转换，通用性好，成本较低。供电模块采用LMZ31710芯片为第一电源接口输入的直流电源进行DC-DC转换，LMZ31710将ADC/DC转换器、功率MOSFET、屏蔽电感和数个无源元件集合在一个扁平QFN封装中，是一种整体电源解决方案，便于与印刷电路板焊接，可实现紧凑型的负载点设计，输出电压范围为0.6V-5.5V，基准精度达1%。从而通过多个LMZ31710芯片可将12V直流电源分别转换为5V、3.3V、1.8V、1.5V、1.2V等，为FPGA平台的各模块供电。

作为可选的实施方式，如图2所示，FPGA平台还包括以太网接口、USB3.0接口，以太网接口基于RTL8211CL-GR芯片，USB3.0接口基于FT601Q芯片，以太网接口、USB3.0接口均用于FPGA平台与上位机之间的数据传输。通过RTL8211CL-GR芯片实现以太网通信、FT601Q芯片实现USB3.0通信技术方案成熟，便于实现和降低成本。RTL8211CL-GR具有交叉检测和自动校正、极性校正、自适应均衡、串扰消除、回声消除、定时恢复和错误校正等功能，能提供10Mbps、100Mbps、或1000Mbps的发送和接收功能，可以满足测试的需求。FT601Q是一款超高速USB3.0芯片，提供高达5Gbps的带宽，便于满足FPGA平台、上位机之间的数据传输需求，同时，该芯片不需要额外的固件开发，共有4个写通道和4个读通道，每个通道的缓冲大小均为4KB。当然，FPGA平台还包括FLASH模块，用于存储初始化配置文件，在上电后自动加载，完成初始化配置。

作为可选的实施方式，如图3所示，模拟板包括芯片测试夹、FMC连接器、模拟输入通道及SYSREF输入接口。芯片测试夹用于安装固定被测ADC芯片，从而模拟板通电后可以给被测ADC芯片上电。FMC连接器与FMC接口相互匹配，优选FMC连接器位于模拟板的背部以便于FPGA平台、模拟板之间的安装。模拟输入通道与模拟信号发生器连接，用于向模拟板输入模拟测试信号，优选模拟输入通道的数量为4个，可同时测试4路信号，当然输入通道也可以根据需要设置为其他数量以方便测试，此处不再赘述。SYSREF输入接口用于输入时序参考信号，用于对齐ADC芯片的时钟信号，确保ADC芯片能够进行相应测试。

作为可选的实施方式，如图3所示，模拟板还包括SPI接口、第二电源接口。SPI接口用于模拟板、FPGA平台之间进行数据传输，作为FMC接口进行数据传输的备选方案，提高了本系统的适用性。图21、图22中，NSS、SCLK、MOSI、MISO为配置芯片寄存器的SPI口的4根信号线。第二电源接口接入外部电源后，可通过DC-DC电路为模拟板进行供电，当然为了实现对模拟板各部分的更灵活可靠供电，DC-DC电路还可以结合LDO低压差线性稳压器一起为模拟板供电。优选的，模拟板上还可以设置电源柱，可对模拟板每部分功能模块进行单独供电或者用于电压测量。

作为可选的实施方式，如图1所示，量产测试系统还包括时钟源、电源。时钟源通过FPGA平台的第二时钟接口、以及模拟板的第一时钟接口提供时钟信号，时钟源用来提供频率稳定且电平匹配的方波时钟脉冲信号，第一时钟接口、第二时钟接口均优选SMA接头实现时钟信号的输入，SMA（Small A Type）是一种典型的微波高频连接器，使用最高频率达18GHz，通过SMA接头便于实现时钟信号传输。FPGA芯片中各个BNAK、DDR3模块、以太网接口、USB3.0接口等工作所需的时钟信号均可由时钟源提供。电源为FPGA平台供电，FPGA平台可通过FMC接口向模拟板供电，优选提供12V直流电源，便于FPGA平台使用。

实施例二：一种高速高精度ADC芯片的量产测试方法，通过实施例一中的一种高速高精度ADC芯片的量产测试系统运行，如图29所示，包括以下步骤。S100：通过上位机控制打开模拟信号发生器，模拟信号发生器向模拟板输入模拟测试信号，上位机通过FPGA平台进行测试数据采集及分析，上位机通过FPGA平台采集被测ADC芯片的测试数据可采用现有技术进行。S200：上位机对模拟测试信号进行功率及频率的切换，FPGA平台对不同模拟测试信号对应的测试数据进行采集及分析。S300：上位机通过模拟板对被测ADC芯片进行配置，打开数字下变频DDC，设置对应的数字控制振荡器频率及JESD204B接口模式，通过FPGA平台得到数字下变频DDC测试结果。S400：将测试结果与ADC芯片的功能门限进行比较，得出测试通过或不通过的结论。本方法基于FPGA平台进行操作，简单方便，可同时对高速高精度多颗ADC芯片同时进行测试，大大提高了测试效率。

作为可选的实施方式，S400步骤中，功能门限对应的功能包括噪底，直流偏移电压DC offset，不同频率及输入信号幅度下的信噪比SNR、无杂散动态范围SFDR、及数字下变频DDC。通过上述功能指标，可实现对ADC芯片的全覆盖测试。

作为可选的实施方式，如图29所示，S100步骤之前还包括校准流程。S10：上位机启动，对量产测试系统进行自检，并关闭模拟信号发生器的模拟信号输出；S20：模拟板对前台校准所需数据进行采集，上位机对前台校准数据计算，并将计算结果写入被测ADC芯片的OTP模块；S30：上位机计算模拟板的模拟通道直流偏移电压（DC offset）值，并将补偿数据写入被测ADC芯片的OTP模块，将补偿数据写入OTP模块后即可得到准确测试数据的基准值。通过本方法，实现了对被测ADC的前台校准及直流偏移DC offset电压校准，便于得出被测ADC芯片更准确的测试结果，从而提高了可靠性，拓展了本发明的功能和适用范围。

本发明进行量产测试的具体操作过程如下：（1）确认FPGA平台与上位机USB连接成功。（2）选择bin文件通过USB通信芯片烧写到FPGA RAM区域实现FPGA数据采集、传输功能。（3）通过上位机选择将要采集数据的采样点数、加窗函数类型以及采样频率等静态参数。（4）模拟信号发生器SMA100B通过以太网水晶接头、直流电源通过usb转串口线连接上位机电脑，上位机检测到对应的串口，并进行连接。（5）上位机对存储测试数据的路径进行选择。（6）上位机设定控制模拟信号发生器SMA100B的信号频率和幅值。（7）上位机会依次执行如下步骤（如有多个频点的测试步骤①~⑤循环执行多次）：①打开直流电源的通道给模拟板供电，根据步骤6预设的频率和幅值控制SMA100B输出通道产生对应波形给模拟板的信号输入端；②上位机向USB通讯芯片发送相应的指令之后由通讯芯片为媒介，FPGA返回相应的数据（USB3.0最高可达5Gbps，同时返回8ch*64K = 512K数据完全满足），上位机读取返回的数据并根据芯片输出格式进行偏移或者补码格式转换，得到具有n个通道的n个十进制数据集；③根据加窗傅里叶算法对n个数据集进行FFT运算，值得注意的是加窗FFT虽然极大缓解频谱泄露，但是其对时域信号进行了整形，功率有所衰减，因此需要恢复系数校准使得信号在FFT前后的功率近似相等；④根据具有恢复系数FFT后的幅度谱进行ADC指标运算，得到如SNR、SFDR等重要指标，并将指标和频域波形显示在主界面上便于查看，且将各项指标保存为.csv文件方便数据追朔，每个芯片对应的测试频点保存为一个文件；⑤上位机发送指令关闭直流电源通道和模拟信号发生器SMA100B信号输出通道。（8）上位机将测试产生的多个文件整理为一个文件以便于进行查阅和分析。

以上所述仅为本发明的较佳实施例而已，本领域技术人员知悉，在不脱离本发明的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等同替换。本发明不受此处所公开的具体实施例的限制，所有落入本申请的权利要求范围内的实施例都属于本发明的保护范围。

Claims (6)

1.一种高速高精度ADC芯片的量产测试系统，其特征在于，包括FPGA平台、模拟信号发生器、上位机、以及多个模拟板；所述模拟信号发生器用于向每个所述模拟板输入模拟信号；所述模拟板与被测ADC芯片电连接；每个所述模拟板均与所述FPGA平台电连接；所述上位机与所述FPGA平台、模拟信号发生器电连接，用于控制所述模拟信号发生器的模拟信号开闭，输入，以及功率、频率的切换，并对测试结果进行记录；

所述FPGA平台包括FPGA芯片、时钟模块、以及多个FMC接口，所述FPGA平台为正八边形的PCBA板；所述FPGA芯片的型号为XCKU15P-3FFVE1517E；所述FPGA平台通过所述FMC接口与所述模拟板通过JESD204B协议进行数据传输，所述FMC接口的数量为6个，每个所述FMC接口有400个引脚，规格为40行10列，分别位于所述FPGA平台正八边形六条边的位置；每个所述FMC接口均与所述FPGA芯片连接，并与所述时钟模块的时钟输出信号连接；所述FPGA芯片的BANK224、BANK225、BANK230、BANK231、BANK228、BANK229、BANK226、BANK227、BANK127、BANK128、BANK129、BANK130与所述FMC接口的数据收发引脚、参考时钟信号引脚连接；所述FPGA芯片的BANK67、BANK68、BANK69、BANK70、BANK71与所述FMC接口的用户定义信号引脚、时钟信号引脚、I2C信号引脚连接；所述时钟模块与所述FPGA芯片连接，基于LMX2820、HMC7043芯片产生ADC芯片测试所需的采样时钟以及量产测试系统所需的同步时钟；

所述FPGA平台还包括DDR3模块、第一电源接口和供电模块；所述DDR3模块与所述FPGA芯片电连接，通过TPS51200DRCR芯片进行供电，规格为2*4Gb；所述第一电源接口用于输入12V直流电源；所述供电模块采用LMZ31710芯片为所述第一电源接口输入的直流电源进行DC-DC转换，为所述FPGA平台的各模块供电；

所述FPGA平台还包括以太网接口、USB3.0接口，所述以太网接口基于RTL8211CL-GR芯片，所述USB3.0接口基于FT601Q芯片。

2.根据权利要求1所述的一种高速高精度ADC芯片的量产测试系统，其特征在于，所述模拟板包括芯片测试夹、FMC连接器、模拟输入通道及SYSREF输入接口；所述芯片测试夹用于安装固定所述被测ADC芯片；所述FMC连接器与所述FMC接口相互匹配；所述模拟输入通道与所述模拟信号发生器连接，用于向所述模拟板输入模拟测试信号；所述SYSREF输入接口用于输入时序参考信号。

3.根据权利要求2所述的一种高速高精度ADC芯片的量产测试系统，其特征在于，所述模拟板还包括SPI接口、第二电源接口；所述SPI接口用于所述模拟板、FPGA平台之间进行数据传输；所述第二电源接口通过DC-DC电路为所述模拟板进行供电。

4.根据权利要求1所述的一种高速高精度ADC芯片的量产测试系统，其特征在于，所述量产测试系统还包括时钟源、电源；所述时钟源通过所述FPGA平台的第一时钟接口、以及所述模拟板的第二时钟接口提供时钟信号，所述电源为所述FPGA平台供电。

5.一种高速高精度ADC芯片的量产测试方法，其特征在于，通过权利要求1-4中任一项所述的一种高速高精度ADC芯片的量产测试系统运行，包括以下步骤：

S100：所述上位机控制打开所述模拟信号发生器，所述模拟信号发生器向所述模拟板输入模拟测试信号，所述上位机通过所述FPGA平台进行测试数据采集及分析；

S200：所述上位机对模拟测试信号进行功率及频率的切换，所述FPGA平台对不同模拟测试信号对应的测试数据进行采集及分析；

S300：所述上位机通过所述模拟板对所述被测ADC芯片进行配置，打开数字下变频DDC，设置对应的数字控制振荡器频率及JESD204B接口模式，通过所述FPGA平台得到数字下变频DDC测试结果；

S400：将所述测试结果与所述被测ADC芯片的功能门限进行比较，得出测试通过或测试不通过的结论；

所述S400步骤中，所述功能门限对应的功能包括噪底，直流偏移电压DC offset，不同频率及输入信号幅度下的信噪比SNR、无杂散动态范围SFDR、及数字下变频DDC。

6.根据权利要求5所述的一种高速高精度ADC芯片的量产测试方法，其特征在于，所述S100步骤之前还包括校准流程，包括以下步骤：

S10：所述上位机启动，对量产测试系统进行自检，并关闭所述模拟信号发生器的模拟信号输出；

S20：所述模拟板对前台校准所需数据进行采集，所述上位机对前台校准数据进行校准计算，并将校准计算结果写入所述被测ADC芯片的OTP模块；

S30：所述上位机对所述模拟板的模拟通道直流偏移电压值进行补偿计算，并将补偿计算结果写入所述被测ADC芯片的OTP模块。