CN112929007A - 一种acjvs装置集成电子学系统 - Google Patents

Abstract

本发明提供一种ACJVS装置集成电子学系统，系统包括：通讯模块、输入信号采集电路、数据处理与控制模块、驱动信号生成电路以及时钟分配器；通过使用FPGA电路实现数据处理与控制模块，FPGA内部的数据处理和控制模块可以并行进行数据解算以及各个外围模块控制信号的发送，可以将ACJVS装置电子学部分的功能整合于一个系统中，降低了ACJVS电路的复杂度，具有集成化，低成本，多功能，多通道以及设计灵活的特点，同时采用了统一的时钟分配器为各个模块提供同源的参考时钟，保证了输出的稳定性。

Description

一种ACJVS装置集成电子学系统

技术领域

本发明涉及集成电路技术领域，具体涉及一种ACJVS装置集成电子学系统。

背景技术

交流约瑟夫森电压标准，又叫交流量子电压标准，是一种基于约瑟夫森效应建立的交流电压的自然基准。由于交流量子电压标准具有可重复性好，不确定性低等优点，被作为电信号的刻度广泛运用于精密测量领域中。

经过30余年的发展，交流量子电压标准装置产生了两种技术方案，分别是可编程量子电压标准(PJVS)以及脉冲驱动的交流约瑟夫森电压标准(ACJVS)。

生成量子电压的基本单元是约瑟夫森结，为了获得高电平输出信号，量子电压标准装置会采用多个约瑟夫森结组成的约瑟夫森结阵列。一般来说，这些约瑟夫森结阵列会被集成于专用的约瑟夫森芯片中。

其中，PJVS通常采用控制驱动的约瑟夫森结的数目的方法来生成不同的电压信号。PJVS装置将约瑟夫森结阵列进行二进制分组，上位机编码可以控制每组约瑟夫森结阵列是否接入驱动电流，从而控制PJVS最终的电压输出。这种生成交流电压的方式受限于约瑟夫森结阵列驱动电流源的响应切换时间，因此，PJVS常被用来生成直流信号以及低频的交流信号。

而ACJVS生成交流电信号的原理是：当电流脉冲工作于量子电压台阶时，使用一个任意幅值的脉冲去驱动一个约瑟夫森结，其会产生一个时间积分面积恒定的电压脉冲信号。如果将待合成的波形通过∑-Δ调制生成一系列脉冲数字码型，脉冲序列发生器根据此码型产生的脉冲驱动信号可以驱动约瑟夫森结阵列输出交流信号。最后对输出交流信号低通滤波以滤除量化噪声，将得到目标波形。ACJVS常用于生成频率较高的交流量子电压标准。为了达到一个较高的输出电平，ACJVS装置会选择用多路驱动信号去驱动多个约瑟夫森结阵列，由多个约瑟夫森结阵列组成的装置叫做约瑟夫森芯片。

目前已有的ACJVS装置，其一般是依靠多个独立仪器搭建起其电子学系统，集成度低，这导致了整个试验系统过于复杂而难以调整，同时，各个独立器件的参考时钟也需要频繁校准保持同步，设计实现复杂且实现成本高。

例如现有专利(CN 104639119B),公开了一种使用双极性脉冲合成交流量子电压的方法，其在脉冲驱动的交流量子电压标准基础上，修改了脉冲序列的编码方式，同时使用商用的双极性脉冲发生器以产生所需的双极性脉冲，简化了驱动信号生成电路，提高了合成量子电压信号的准确度。该专利描述了通过改进的编码方式以及脉冲形式实现交流量子电压波形的方式，但该专利所述装置的各个模块均采用已有的商用仪器(如NI PXI-5922)，这导致了该装置的集成度低且价格昂贵。

发明内容

有鉴于此，本发明实施例提供一种ACJVS装置集成电子学系统，以提供一种低成本的ACJVS装置。

为实现上述目的，本发明实施例提供如下技术方案：

一种ACJVS装置集成电子学系统，包括：

通讯模块、输入信号采集电路、数据处理与控制模块、驱动信号生成电路以及时钟分配器；

所述通讯模块用于获取上位机发送的配置数据，将所述配置数据发送给所述数据处理与控制模块，所述配置数据包括控制指令以及目标波形的参数数据，获取所述数据处理与控制模块的上传数据，将所述上传数据发送给所述上位机；

数据处理与控制模块，所述数据处理与控制模块采用FPGA电路实现，用于依据所述控制指令控制所述输入信号采集电路和所述驱动信号生成电路的工作状态；在获取到信号采集指令时，获取所述输入信号采集电路发送的数字化波形，基于预设处理逻辑对所述数字化波形进行处理，将处理后的数字化波形反馈给上位机；在获取到信号生成指令时，基于接收到的参数数据生成波形数据，将所述波形数据发送给所述驱动信号生成电路；

所述输入信号采集电路，用于将实现外部输入信号进行数字化处理，并将处理后的外部信号发送给所述数据处理与控制模块；

所述驱动信号生成电路，用于将获取到的波形数据合成为模拟信号，将所述模拟信号经过耦合以及滤波发送给向约瑟夫森结阵列；

所述时钟分配器，用于产生并向所述输入信号采集电路、所述数据处理与控制模块、和所述驱动信号生成电路提供时钟信号。

可选的，本申请上述ACJVS装置集成电子学系统中，还包括：

存储模块，用于存储数据处理与控制模块基于接收到的参数数据生成波形数据。

可选的，本申请上述ACJVS装置集成电子学系统中，所述数据处理与控制模块，包括：

控制模块，数据调度模块，数据处理模块以及内部时钟模块；

所述控制模块，用于接收来自上位机的控制指令，并依据所述控制指令控制所述输入信号采集电路和所述驱动信号生成电路的工作状态；

所述数据调度模块，用于获取来自上位机的波形参数，将所述波形参数发送给所述数据处理模块，通过通讯模块将处理后的数字化波形反馈给上位机；

所述数据处理模块，用于依据接收到的波形参数生成波形数据，以及根据用户的配置对采集到的数字化波形进行处理；

所述内部时钟模块，用于接收来自所述时钟分配器的参考时钟，向所述控制模块，所述数据调度模块和所述数据处理模块分发各自的工作时钟。

可选的，本申请上述ACJVS装置集成电子学系统中，所述内置有数字式∑-Δ调制器以及DDS模块用于生成需要的初始波形数据。

可选的，本申请上述ACJVS装置集成电子学系统中，所述时钟分配器，包括：

时钟源以及时钟分配芯片；

所述分配芯片用于将所述时钟源提供的时钟信号分配给所述输入信号采集电路、数据处理与控制模块、驱动信号生成电路。

可选的，本申请上述ACJVS装置集成电子学系统中，所述输入信号采集电路，包括：

第一输入通道和第二输入通道；

所述第一输入通道为约瑟夫森结芯片反馈信号输入通道，所述第一输入通道中具有反馈信号滤波模块，所述反馈信号滤波模块中具有量化噪声滤波器，所述量化噪声滤波器用于滤除约瑟夫森结芯片反馈信号所携带的量化噪声。

可选的，本申请上述ACJVS装置集成电子学系统中，所述驱动信号生成电路，包括：

脉冲序列发生模块，微波信号生成模块，补偿信号生成模块以及后端处理电路；

脉冲序列发生模块，用于根据收到的所述波形数据合成脉冲序列信号；

微波信号生成模块，用于根据收到的所述波形数据合成微波频段正弦波信号；

补偿信号生成模块，用于负责根据收到的所述波形数据合成补偿电流信号；

后端处理电路，用于对所述脉冲序列信号与所述微波正弦信号进行耦合以及滤波处理。

可选的，本申请上述ACJVS装置集成电子学系统中，所述后端处理电路包括：

混频器，隔直电容和低通滤波器；

所述混频器，用于将所述脉冲序列发生模块和所述微波信号生成模块合成的输出信号进行耦合；

所述隔直电容，用于将耦合后的信号的高频成分滤除；

所述低通滤波器，用于滤除补偿信号生成模块合成信号的高频成分。

可选的，本申请上述ACJVS装置集成电子学系统中，所述驱动信号生成电路中的各个模块和电路采用同一时钟作为参考时钟。

基于上述技术方案，本发明实施例提供的上述方案，使用FPGA电路实现数据处理与控制模块200，FPGA内部的数据处理和控制模块可以并行进行数据解算以及各个外围模块控制信号的发送，可以将ACJVS装置电子学部分的功能整合于一个系统中，降低了ACJVS电路的复杂度，具有集成化，低成本，多功能，多通道以及设计灵活的特点，同时采用了统一的时钟分配器为各个模块提供同源的参考时钟，保证了输出的稳定性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请实施例提供的ACJVS装置集成电子学系统的结构示意图；

图2为本申请实施例提供的数据处理与控制模块的结构示意图；

图3为本申请实施例提供的输入信号采集电路的结构示意图；

图4为本申请实施例提供的输入信号采集电路的结构示意图；

图5为本申请实施例提供的ACJVS装置集成电子学系统的工作流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

首先，对本申请中所用到的各个专业技术名词进行解释：

FPGA：Field-Programmable-Gate-Arrays现场可编程门阵列

USB：Universal Serial Bus通用串行总线

PPG:Pulse Pattern Generator脉冲序列发生器

CWG:Continuous Waveform Generator连续波发生器

AWG:Arbitrary Waveform Generator任意波形发生器

CCS:Current Compensating Source电流补偿源

ADC：Analog to Digital Converter模-数转换器

DAC:Digital-to-Analog Converter数-摸转换器

JVS:Josephson Voltage Standard约瑟夫森电压标准

ACJVS:AC Josephson Voltage Standard交流约瑟夫森电压标准

PJVS:Programmable Josephson Voltage Standard可编程约瑟夫森电压标准

DDS：Direct Digital Synthesis直接数字频率合成

参见图1，本申请公开了一种ACJVS装置集成电子学系统，包括：

通讯模块100、数据处理与控制模块200、输入信号采集电路300、驱动信号生成电路400以及时钟分配器500；

所述通讯模块100，用于获取上位机发送的配置数据，所述上位机可以为智能终端，用户采用上位机通过通讯总线将所述配置参数发送给所述通讯模块100，所述通讯模块100在获取到数据处理与控制模块200的数据读取指令时，会将配置参数发送给所述数据处理与控制模块200，当然，也可以在获取到配置参数时直接发送给数据处理与控制模块200；所述配置数据包括控制指令以及目标波形的参数数据，所述通讯模块100，还用于获取所述数据处理与控制模块200的上传数据，将所述上传数据发送给所述上位机；

所述数据处理与控制模块200，数据处理与控制模块200采用FPGA电路实现，用于负责解算出生成目标波形所需要的数字码形并向驱动信号生成电路400发送控制指令和波形数据，以及接收存储来自输入信号采集电路300的数据并根据所述数据处理与控制模块200的当前工作模式对这些数据进行进一步处理，同时，所述数据处理与控制模块200也负责控制通讯模块100，通过通讯模块100与上位机进行沟通，向上位机发送数据，并从上位机处取得控制指令以控制ACJVS装置集成电子学系统的工作状态。具体的，在被本方案中，所述数据处理与控制模块200，用于依据所述控制指令控制所述输入信号采集电路300和所述驱动信号生成电路400的工作状态；在获取到信号采集指令时，获取所述输入信号采集电路300发送的数字化波形，基于预设处理逻辑对所述数字化波形进行处理，将处理后的数字化波形反馈给上位机；在获取到信号生成指令时，基于接收到的参数数据生成波形数据，将所述波形数据发送给所述驱动信号生成电路400；

所述输入信号采集电路300，用于将其输入信号进行数字化处理，并将处理后的信号发送给所述数据处理与控制模块200，在本方案中，所述输入信号采集电路300包括前端电路及滤波高速的模拟数字变换电路，所述前端电路用于实现输入信号的阻抗匹配以及模拟滤波，所述模拟数字变换电路用于将经前端电路处理过的模拟信号数字化并将数字化的结果传递给数据处理及控制模块；

所述驱动信号生成电路400，用于将获取到的波形数据合成为模拟信号，将所述模拟信号经过耦合以及滤波发送给约瑟夫森结阵列，具体的，所述驱动信号生成电路400包括高速的数字模拟变换电路以及后端耦合滤波电路，所述数字模拟变换电路用于把从数据处理与控制模块200传来的数字信号合成为模拟信号，所述后端耦合滤波电路用于将模拟信号经过耦合以及滤波后向约瑟夫森结阵列输出；

所述时钟分配器500，用于产生并向所述输入信号采集电路300、所述数据处理与控制模块200和所述驱动信号生成电路400提供时钟信号。

本发明使用FPGA电路实现数据处理与控制模块200，FPGA内部的数据处理和控制模块可以并行进行数据解算以及各个外围模块控制信号的发送，可以将ACJVS装置电子学部分的功能整合于一个系统中，降低了ACJVS电路的复杂度，具有集成化，低成本，多功能，多通道以及设计灵活的特点，同时采用了统一的时钟分配器为各个模块提供同源的参考时钟，保证了输出的稳定性。

下面对本申请上述实施例中公开的ACJVS装置集成电子学系统中的各个工作模块的具体结构和功能进行展开说明。

参见图2，本申请上述实施例公开的所述数据处理与控制模块200，可以包括：

控制模块210，数据调度模块220，数据处理模块230以及内部时钟模块240；

所述控制模块，用于通过所述通讯模块100接收来自上位机的控制指令，并依据所述控制指令控制所述输入信号采集电路300和所述驱动信号生成电路400的工作状态，例如，控制这两个电路启动或关闭等；

所述数据调度模块220，用于通过所述通讯模块100获取来自上位机的波形参数，将所述波形参数发送给所述数据处理模块230，通过通讯模块100将处理后的数字化波形反馈给上位机。具体的，所述数据调度模块220是实现数据处理模块230、控制模块内部数据传递以及和外部数据交流的模块.其负责：

1.从所述通讯模块100中获取波形参数，向所述通讯模块100发送需要递交上位机处理的数据(例如下文提到的数字化波形)。在本实施例中，所述波形参数包括目标波形的幅度参数以及DDS模块合成正弦数字波形所需的步进参数与相位参数。

2.向数据处理模块230发送波形参数以及采集到的数字波形，并从数据处理模块230获得处理后的波形数据。

3.从输入信号采集电路300获得数字化处理后的外部输入信号。

4.向存储模块600中存储所述波形数据，在获取到波形读取指令时，从存储模块600中取得波形数据。

5.向驱动信号生成电路400发送输出数字波形。

数据调度模块220会根据需要执行上述其中的一项或多项任务。

在本申请实施例公开的技术方案中，所述数据处理模块230，用于依据接收到的波形参数生成波形数据，以及根据用户的配置对采集到的数字化波形(输入信号采集电路300数字化处理后的外部输入信号)进行处理；

具体的，所述数据处理模块230会根据波形参数生成驱动信号生成电路400所需要的数字波形，所述数字波形包含脉冲序列数据生成，正弦波数据生成和任意波数据生成等功能。其中，正弦波数据生成依靠得到的步进参数与初相位参数进行DDS合成，所述数据处理模块230内置有Σ-Δ调制器，所述脉冲序列依靠内部的Σ-Δ调制器生成。具体的，所述Σ-Δ调制器通过将前一时刻与后一时刻的信号做比较，对差值进行低位量化得到输出脉冲数据码形。Σ-Δ调制器的计算主要分为求差计算、积分计算、量化计算、反馈信号计算四个部分。

所述内部时钟模块240，用于接收来自所述时钟分配器的参考时钟，向所述控制模块，所述数据调度模块220和所述数据处理模块230分发各自的工作时钟。

参见图3，所述输入信号采集电路300，包括：

第一输入通310和第二输入通道320；

所述第一输入通310道为约瑟夫森结芯片反馈信号输入通道，所述第一输入通310道中具有反馈信号滤波模块，所述反馈信号滤波模块中具有量化噪声滤波器，所述量化噪声滤波器用于滤除约瑟夫森结芯片反馈信号所携带的量化噪声，所述第二输入通道320用于输入外部实验信号；

为了进一步的提高信号质量，所述输入信号采集电路300可以通过前端放大电路对获取到的约瑟夫森结芯片反馈信号和实验信号进行放大与匹配，以满足ADC对输入信号，采用模数转换模块对信号进行模数转换，将输入信号数字化传递给系统的数据处理与控制模块200；

与第二输入通道320相比，第一输入通310道输入的约瑟夫森结芯片反馈信号会在经过专用输入通道时在量化噪声滤波器进行一次额外的低通滤波，其目的是为了去除反馈信号所携带的量化噪声。

进一步的，本方案中，所述输入信号采集电路300可以具有多个输入通道，以满足实验中对多路输入信号进行数字化的需求。

所述驱动信号生成电路400是负责根据收到的输出数字波形合成约瑟夫森结阵列驱动信号的电路，其分为信号合成部分与后端处理部分。具体的，参见图4，所述驱动信号生成电路400的信号合成部分可以包括：

脉冲序列发生模块410(PPG)，微波信号生成模块420(CWG)，补偿信号生成模块430(CCS)；

脉冲序列发生模块410，用于根据收到的所述波形数据合成脉冲序列信号；

微波信号生成模块420，用于根据收到的所述波形数据合成微波频段正弦波信号；

补偿信号生成模块430，用于负责根据收到的所述波形数据合成补偿电流信号；

分别是脉冲序列发生模块410，微波信号生成模块420与补偿信号生成模块430，这三个模块的电路均是高速数字模拟转换电路，但在作用上有所区别。脉冲序列发生模块410用于将接收到的波形数据合成为高速脉冲序列信号，微波信号生成模块420与用于将接收到的波形数据合成连续微波频段的正弦波信号(例如此信号约10GHz)，所述补偿信号生成模块430用于将根据收到的所述波形数据合成补偿电流信号；

在本申请实施例公开的技术方案中，脉冲序列发生模块410，微波信号生成模块420，补偿信号生成模块430三个模块可以都接收来自时钟分配器的同一个时钟作为参考时钟，这保证了生成的各个信号的同步性以及具有稳定的相位关系，从而让驱动信号生成电路400可以长时间连续工作。

参见图4，关于后端处理电路440，后端处理电路440用于对所述脉冲序列信号与所述微波正弦信号进行耦合以及滤波处理，具体的，所述后端处理电路可以包括：混频器441，隔直电容442和低通滤波器443；

所述混频器441，用于将所述脉冲序列发生模块410和所述微波信号生成模块420合成的输出信号进行耦合；

所述隔直电容442，用于将耦合后的信号的高频成分滤除；

所述低通滤波器443，用于滤除补偿信号生成模块430合成信号的高频成分。

由上述内容可见，在本方案中，后端处理电路主要有混频与滤波两个功能。由于在ACJVS实验装置中约瑟夫森结阵列末端会串联终端电阻，在流过终端电阻时驱动信号的低频成分会产生共模误差信号。为了消除此共模信号，脉冲序列发生模块410，微波信号生成模块420生成的信号可以采用交流耦合的方式去除低频成分，即通过一个混频器进行耦合后，再使用一个隔直电容滤除混频器输出信号的低频成分，最终得到高频输出驱动信号。

但是驱动信号的低频成分对约瑟夫森结的驱动是必不可少的，为了保证驱动约瑟夫森结能够生成目标波形，需要通过另一个回路将低频成分重新注入。为了实现这一点，补偿信号生成模块430合成的补偿电流信号会经过低通滤波器得到一个最终的低频补偿信号，这个低频补偿信号即为对被隔直电容滤除的低频成分重新生成的结果。

由此可见，本方案中，驱动信号生成电路400的最终输出结果即为输出驱动信号与低频补偿信号。同时，系统中具有多个驱动信号电路，以满足驱动多个约瑟夫森结阵列的需求。

在本申请实施例公开的技术方案中，所述时钟分配器，主要由时钟源以及时钟分配芯片构成；所述分配芯片用于将所述时钟源提供的时钟信号分配给所述输入信号采集电路300、数据处理与控制模块200、驱动信号生成电路400，所述时钟源高精度时钟源。所述驱动信号生成电路400中的各个模块和电路采用同一时钟作为参考时钟。

下面，结合上述实施例对本申请中所提供的ACJVS装置集成电子学系统的工作流程进行说明：

步骤a)初始状态，系统不执行任何功能，等待上位机发送指令，数据处理与控制模块200接收到上位机发动的用于触发系统工作的指令后，进入并行步骤1b)和步骤2b)，否则停留在步骤a)；

步骤1b)数据处理与控制模块200接收到上位机指令后判断是否启动采集功能，如果判断启动采集则进入步骤1c)，否则停留于此步骤待命。

步骤1c)控制输入信号采集电路300工作，数据处理与控制模块200从输入信号采集电路300获得数字化波形，进入步骤1d)

步骤1d)数据处理与控制模块200根据已有程序判断是否需要进行数据处理，若无数据处理要求，进入步骤3e)，若有数据处理要求，进入步骤4e；

步骤3e)数据处理与控制模块200中的数据调度模块220通过通讯模块将数字化波形发送给上位机，进入步骤3f)

步骤3f)数据处理与控制模块200判断是否接收到外部终止信号，若接收到终止信号，返回步骤a)，若未接收到终止信号，返回步骤3e)；

步骤4e)数据调度模块220将数字化波形发送给数据处理模块230，进入步骤4f)

步骤4f)数据调度模块220从数据处理模块230取出经数据处理模块230处理过的数字化波形并发送给上位机，进入步骤4g)

步骤4g)判断是否接收到外部终止信号，若接收到终止信号，返回步骤a),若未接收到终止信号，返回步骤4e)

步骤2b)接收到上位机指令后判断是否启动信号生成功能，如果判断启动信号生成则进入步骤2c)，否则停留于此步骤待命。

步骤2c)数据调度模块220将上位机发送的配置数据发送给数据处理模块230，并将数据处理模块230基于所述配置数据生成的波形数据存于存储模块600，当生成的数据达到足够数目后，进入步骤2d)

2d)数据调度模块220从存储模块600中取出波形数据并发送给驱动信号生成电路400，进入步骤2e)

2e)判断是否接收到终止信号，若接收到终止信号，返回步骤a),若未接收到终止信号，返回步骤2d)。

综合上述各个实施例可见，本发明提出了一种基于FPGA的集成式的ACJVS装置电子学系统。相比与已有的实验仪器，本发明在实现ACJVS实验所需的电子学功能的同时，还具有集成度高，低成本，多通道，设计灵活，时钟同步性高的特点。

本发明将以前ACJVS实验中所需的电子学仪器的功能整合于一个电路中，使用FPGA控制整个电路的工作状态，电路采用已有的商业芯片进行设计，取代了使用多个独立的仪器相互连接的系统搭建方式，提高了集成度，从而方便了实验系统的搭建，降低了搭建成本。

本发明采用一个时钟分配器向各个模块提供同源时钟，保证了各个电路的参考时钟的同步性，使得各个输出信号具有稳定的相位关系以及可以长时间连续输出，简化了对输出驱动信号进行调节的工作，保证可以始终输出高质量的驱动信号。

本发明采用FPGA作为电路的控制和计算核心，基于FPGA可编程性与可重复配置的特点，本发明可以灵活地实现各种工作模式，满足实验人员的不同需求。

本发明具有多个输入输出通道，可以满足ACJVS装置多路驱动信号输出，以及采集多个输入实验信号的需求。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (9)

1.一种ACJVS装置集成电子学系统，其特征在于，包括：

通讯模块、输入信号采集电路、数据处理与控制模块、驱动信号生成电路以及时钟分配器；

所述通讯模块用于获取上位机发送的配置数据，将所述配置数据发送给所述数据处理与控制模块，所述配置数据包括控制指令以及目标波形的参数数据，获取所述数据处理与控制模块的上传数据，将所述上传数据发送给所述上位机；

数据处理与控制模块，所述数据处理与控制模块采用FPGA电路实现，用于依据所述控制指令控制所述输入信号采集电路和所述驱动信号生成电路的工作状态；在获取到信号采集指令时，获取所述输入信号采集电路发送的数字化波形，基于预设处理逻辑对所述数字化波形进行处理，将处理后的数字化波形反馈给上位机；在获取到信号生成指令时，基于接收到的参数数据生成波形数据，将所述波形数据发送给所述驱动信号生成电路；

所述输入信号采集电路，用于将实现外部输入信号进行数字化处理，并将处理后的外部信号发送给所述数据处理与控制模块；

所述驱动信号生成电路，用于将获取到的波形数据合成为模拟信号，将所述模拟信号经过耦合以及滤波发送给向约瑟夫森结阵列；

所述时钟分配器，用于产生并向所述输入信号采集电路、所述数据处理与控制模块、和所述驱动信号生成电路提供时钟信号。

2.根据权利要求1所述的ACJVS装置集成电子学系统，其特征在于，还包括：

存储模块，用于存储数据处理与控制模块基于接收到的参数数据生成的波形数据。

3.根据权利要求2所述的ACJVS装置集成电子学系统，其特征在于，所述数据处理与控制模块，包括：

控制模块，数据调度模块，数据处理模块以及内部时钟模块；

所述控制模块，用于接收来自上位机的控制指令，并依据所述控制指令控制所述输入信号采集电路和所述驱动信号生成电路的工作状态；

所述数据调度模块，用于获取来自上位机的波形参数，将所述波形参数发送给所述数据处理模块，通过通讯模块将处理后的数字化波形反馈给上位机；

所述数据处理模块，用于依据接收到的波形参数生成波形数据，以及根据用户的配置对采集到的数字化波形进行处理；

所述内部时钟模块，用于接收来自所述时钟分配器的参考时钟，向所述控制模块，所述数据调度模块和所述数据处理模块分发各自的工作时钟。

4.根据权利要求3所述的ACJVS装置集成电子学系统，其特征在于，所述内置有数字式∑-Δ调制器以及DDS模块用于生成需要的初始波形数据。

5.根据权利要求3所述的ACJVS装置集成电子学系统，其特征在于，所述时钟分配器，包括：

时钟源以及时钟分配芯片；

所述分配芯片用于将所述时钟源提供的时钟信号分配给所述输入信号采集电路、数据处理与控制模块、驱动信号生成电路。

6.根据权利要求1所述的ACJVS装置集成电子学系统，其特征在于，所述输入信号采集电路，包括：

第一输入通道和第二输入通道；

所述第一输入通道为约瑟夫森结芯片反馈信号输入通道，所述第一输入通道中具有反馈信号滤波模块，所述反馈信号滤波模块中具有量化噪声滤波器，所述量化噪声滤波器用于滤除约瑟夫森结芯片反馈信号所携带的量化噪声。

7.根据权利要求1所述的ACJVS装置集成电子学系统，其特征在于，所述驱动信号生成电路，包括：

脉冲序列发生模块，微波信号生成模块，补偿信号生成模块以及后端处理电路；

脉冲序列发生模块，用于根据收到的所述波形数据合成脉冲序列信号；

微波信号生成模块，用于根据收到的所述波形数据合成微波频段正弦波信号；

补偿信号生成模块，用于负责根据收到的所述波形数据合成补偿电流信号；

后端处理电路，用于对所述脉冲序列信号与所述微波正弦信号进行耦合以及滤波处理。

8.根据权利要求7所述的ACJVS装置集成电子学系统，其特征在于，所述后端处理电路包括：

混频器，隔直电容和低通滤波器；

所述混频器，用于将所述脉冲序列发生模块和所述微波信号生成模块合成的输出信号进行耦合；

所述隔直电容，用于将耦合后的信号的高频成分滤除；

所述低通滤波器，用于滤除补偿信号生成模块合成信号的高频成分。

9.根据权利要求7所述的ACJVS装置集成电子学系统，其特征在于，所述驱动信号生成电路中的各个模块和电路采用同一时钟作为参考时钟。

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