CN102354256A - 基于fpga和ad9959的多通道同步信号发生器 - Google Patents
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本发明涉及一种基于FPGA和AD9959的多通道同步信号发生器，包括远程PC机(1)、存储模块(2)、时钟发生器(3)、FPGA芯片(12)、信号预处理模块(9)、通用接口模块(10)、数字频率发生模块(11)和用户操作前面板(13)；所述的FPGA芯片(12)分别与远程PC机(1)、存储模块(2)、时钟发生器(3)、信号预处理模块(9)、通用接口模块(10)、数字频率发生模块(11)、用户操作前面板(13)连接；所述的信号预处理模块(9)与数字频率发生模块(11)连接。与现有技术相比，本发明具有电路结构简单、应用价值高等优点。
Description
技术领域
本发明涉及一种同步信号发生器，尤其是涉及一种基于FPGA和AD9959的多通道同步信号发生器。
背景技术
信号发生器又称为信号源或振荡器，是用来产生各种电子信号的仪器，在生产实践和科技领域中有着广泛的应用。在实际应用中，有时候需要信号源的输出频率捷变，频段范围尽量宽，并且能够实现多通道信号输出，这对于多通道系统(例如多激励源电阻抗成像系统、相控超声系统等)是非常重要的，并且对于同步性能要求高的系统，必须满足同步各通道所需要的设计要求。对于传统的信号发生器，输出频率频段范围窄，并且通道单一，不能满足多通道同步性的要求。而在一些应用中，要求多个通道的输出保持一定的相位关系。
现有的信号发生器多以单片机为控制单元，且不能实现多通道的同步输出及精确的相位控制功能。并且对由电路布局布线、不同芯片间延时时间的差异所引起的输出信号的相位误差没有考虑。
直接数字频率合成(Direct Digital Synthesis，以下简称DDS)技术是从相位概念出发，由不同的相位给出不同的电压幅度，即相位-幅度变换，最后滤波，平滑输出所需的频率，直接合成所需波形的一种频率合成技术。DDS是目前频率合成中的一种主要技术，具有低沉本、低功耗、高分辨率、快速转换时间、可以产生任意波形以及切换时输出波形相位连续等特点，在信号发生器设计中被广泛采用。
AD9959是ADI公司开发的内置四通道10bit DAC的500MSPS直接数字频率合成器。AD9959由四个直接数字频率合成器(DDS)内核构成，每个通道均可提供独立的频率、相位和幅度控制。由于所有通道共享一个公共系统时钟，因此它们具有固有的同步性，支持多个设备的同步。AD9959可以执行高达16阶的频率、相位或幅度调制(FSK、PSK、ASK)。通过将数据施加到模式引脚，可执行调制。此外，AD9959还支持线性频率、幅度或相位扫描，适合雷达、仪器仪表等应用。
MicroBlaze是基于Xilinx公司FPGA的微处理器IP核，和其它外设IP核一起，可以完成可编程系统芯片(SOPC)的设计。MicroBlaze内核是一款32位RISC哈佛架构软核处理器，具有丰富的、针对嵌入式应用进行了优化的指令集。MicroBlaze软核处理器解决方案可使设计人员能够全面灵活地选择外设、存储器和接口功能组合，从而能够在单个FPGA上以尽可能低的成本获得所需的理想系统。
发明内容
本发明的目的就是为了克服上述现有技术存在的缺陷而提供一种电路结构简单、应用价值高的基于FPGA和AD9959的多通道同步信号发生器。
本发明的目的可以通过以下技术方案来实现：
一种基于FPGA和AD9959的多通道同步信号发生器，其特征在于，包括远程PC机1、存储模块2、时钟发生器3、FPGA芯片12、信号预处理模块9、通用接口模块10、数字频率发生模块11和用户操作前面板13；
所述的FPGA芯片12分别与远程PC机1、存储模块2、时钟发生器3、信号预处理模块9、通用接口模块10、数字频率发生模块11、用户操作前面板13连接；所述的信号预处理模块9与数字频率发生模块11连接。
所述的FPGA芯片12包括通讯模块4、时钟管理模块5、控制模块6、鉴相模块7和MicroBlaze8，所述的MicroBlaze8分别与通讯模块4、时钟管理模块5、控制模块6、鉴相模块7连接，所述的时钟管理模块5与鉴相模块7连接。
所述的通讯模块4挂接在MicroBlaze8的PLB总线上，用于实现USB、LAN、GPIB驱动通讯；所述的通讯模块4分别与远程PC机1、用户操作前面板13进行通讯。
所述的时钟管理模块5挂接在MicroBlaze8的PLB总线上，实现以下信号的输出：
外部输入时钟信号的无延时输出，给多片AD9959提供参考时钟；
外部输入时钟信号的四分频输出，给多片AD9959提供同步时钟；
外部输入时钟信号的八倍频输出，用于鉴相模块7的高频计数。
所述的控制模块6挂接在MicroBlaze8的PLB总线上，实现将远程PC机1及用户操作前面板13通过通讯模块4传递的相位和频率控制字信息传给数字频率发生模块11。
所述的鉴相模块7挂接在MicroBlaze8的PLB总线上，所述的鉴相模块7先对信号预处理模块9输出的方波信号进行异或逻辑运算，得相位差方波信号，再利用时钟管理模块5输出的高频时钟信号对相位差方波信号进行计数。
所述的远程PC机1实现用户远程需求参数的输入以及相位检测结果的输出显示。
所述的数字频率发生模块11选用ADI公司的AD9959四通道直接数字合成芯片。
所述的信号预处理模块9为高速电压比较器芯片，该高速电压比较器芯片对数字频率发生模块11输出的正弦波信号进行过零检测，输出数字方波信号，送入FPGA芯片12中。
所述的用户操作前面板13提供友好的用户操作界面，配备有LCD显示屏和按键，使用户通过简单的按键访问所有的功能。
与现有技术相比，本发明具有以下优点：
1)能实现多通道正弦波信号的同步输出，具有精确的相位控制功能，并且可对外部输入信号提供相位检测功能；
2)信号发生器的通道数目可以根据需要增减；每个机箱内最多8或16个基于AD9959的插卡，每个插卡上1或2片AD9959，最多可以输出32或128个同步信号；机箱之间可以通过同步时钟信号进行同步，从而进一步扩展通道数目；
3)选择的核心控制芯片为带有软核(MicroBlaze)的FPGA芯片，增加了系统的可扩展性；且在FPGA芯片外部搭配Flash存储器，方便FPGA下载程序的存储；
4)信号发生器提供了USB、LAN、GPIB通讯接口，可方便与远程计算机进行通讯，可工作在远程计算机控制和独立工作两种工作模式下；
5)多通道信号发生器电路结构简单、应用价值高。
附图说明
图1为本发明的结构示意图。
具体实施方式
下面结合附图和具体实施例对本发明进行详细说明。
实施例
如图1所示，一种基于FPGA和AD9959的多通道同步信号发生器，包括远程PC机1、存储模块2、时钟发生器3、FPGA芯片12、信号预处理模块9、通用接口模块10、数字频率发生模块11和用户操作前面板13；所述的FPGA芯片12分别与远程PC机1、存储模块2、时钟发生器3、信号预处理模块9、通用接口模块10、数字频率发生模块11、用户操作前面板13连接；所述的信号预处理模块9与数字频率发生模块11连接。所述的FPGA芯片12包括通讯模块4、时钟管理模块5、控制模块6、鉴相模块7和MicroBlaze8，所述的MicroBlaze8分别与通讯模块4、时钟管理模块5、控制模块6、鉴相模块7连接，所述的时钟管理模块5与鉴相模块7连接。
工作原理：带有软核(MicroBlaze)的FPGA芯片12是整个系统的核心，实现整个系统的逻辑控制功能。其中远程PC机1主要实现用户需求参数的输入以及相位检测结果的输出显示；配合通讯模块使得本发明的信号发生器可工作在远程计算机控制模式下。存储模块2优选Xilinx公司的Xilinx Platform Flash配置存储器器件，用于存储FPGA下载程序，可有效缩小配置所需的板空间。时钟发生器3选择高精度有源晶振，为FPGA芯片12提供工作时钟。鉴相模块7在FPGA芯片12内部实现，挂接在FPGA芯片12内部软核(MicroBlaze)的PLB总线上，鉴相模块7先对信号预处理模块9输出的方波信号进行异或逻辑运算，得相位差方波信号，再利用时钟管理模块5输出的高频时钟信号对相位差方波信号进行计数。为了提高系统的可扩展性及实用性，在FPGA芯片12引脚上预留了IO口，构成了通用接口模块10，用于鉴相模块的扩展，可将外部的多路信号输入FPGA芯片12，进行单纯的相位检测功能。其中时钟管理模块5挂接在软核(MicroBlaze)8的PLB总线上，利用FPGA芯片12的延时锁相环(DLL)模块实现，主要实现外部输入时钟信号的无延时输出，给多片AD9959提供参考时钟；外部输入时钟信号的四分频输出，给多片AD9959提供同步时钟；外部输入时钟信号的八倍频输出，用于鉴相模块7的高频计数。通讯模块4挂接在软核(MicroBlaze)的PLB总线上，在FPGA芯片12内实现，主要实现USB、LAN、GPIB驱动通讯，与远程PC机1进行通讯；RS232驱动通信与用户操作前面板13进行通讯。控制模块6挂接在软核(MicroBlaze)的PLB总线上，在FPGA芯片12内实现。主要负责将远程PC机1及用户操作前面板13通过通讯模块4传递的相位、频率控制字等控制信息传给数字频率发生模块11。数字频率发生模块11选用ADI公司的AD9959四通道直接数字合成芯片。设计32通道需要8片AD9959。若要扩展成64路，则选择16片AD9959。八片AD9959输出32路正弦波信号，送入信号预处理模块9。信号预处理模块9由高速电压比较器芯片构成，高速电压比较器对数字频率发生模块11输出的正弦波信号进行过零检测，输出数字方波信号，送入相位检测模块。用户操作前面板13提供了友好的用户操作界面，配备有LCD显示屏和按键，使用户可用简单的按键访问所有的功能；如波形选择、输出频率、相位检测结果显示等。使得本发明的信号发生器可工作在独立工作模式。
发明设计的多通道信号发生器电路结构简单、应用价值高。能实现多通道信号的同步输出，具有精确的相位控制功能，并且可对外部输入信号提供相位检测功能；本发明所设计的信号发生器的通道数目可以根据需要增减。每个机箱内最多8或16个基于AD9959的插卡，每个插卡上1或2片AD9959，最多可以输出32或128个同步信号。机箱之间可以通过同步时钟信号进行同步，从而进一步扩展通道数目；选择的核心控制芯片为带有软核(MicroBlaze)的FPGA芯片，增加了系统的可扩展性。且在FPGA芯片外部搭配Flash存储器，方便FPGA下载程序的存储；本发明所设计的信号发生器提供了USB、LAN、GPIB通讯接口，可方便与远程计算机进行通讯，可工作在远程计算机控制和独立工作两种工作模式下。
尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。
Claims (10)
1.一种基于FPGA和AD9959的多通道同步信号发生器，其特征在于，包括远程PC机(1)、存储模块(2)、时钟发生器(3)、FPGA芯片(12)、信号预处理模块(9)、通用接口模块(10)、数字频率发生模块(11)和用户操作前面板(13)；
所述的FPGA芯片(12)分别与远程PC机(1)、存储模块(2)、时钟发生器(3)、信号预处理模块(9)、通用接口模块(10)、数字频率发生模块(11)、用户操作前面板(13)连接；所述的信号预处理模块(9)与数字频率发生模块(11)连接。
2.根据权利要求1所述的一种基于FPGA和AD9959的多通道同步信号发生器，其特征在于，所述的FPGA芯片(12)包括通讯模块(4)、时钟管理模块(5)、控制模块(6)、鉴相模块(7)和MicroBlaze(8)，所述的MicroBlaze(8)分别与通讯模块(4)、时钟管理模块(5)、控制模块(6)、鉴相模块(7)连接，所述的时钟管理模块(5)与鉴相模块(7)连接。
3.根据权利要求2所述的一种基于FPGA和AD9959的多通道同步信号发生器，其特征在于，所述的通讯模块(4)挂接在MicroBlaze(8)的PLB总线上，用于实现USB、LAN、GPIB驱动通讯；所述的通讯模块(4)分别与远程PC机(1)、用户操作前面板(13)进行通讯。
4.根据权利要求2所述的一种基于FPGA和AD9959的多通道同步信号发生器，其特征在于，所述的时钟管理模块(5)挂接在MicroBlaze(8)的PLB总线上，实现以下信号的输出：
外部输入时钟信号的无延时输出，给多片AD9959提供参考时钟；
外部输入时钟信号的四分频输出，给多片AD9959提供同步时钟；
外部输入时钟信号的八倍频输出，用于鉴相模块(7)的高频计数。
5.根据权利要求2所述的一种基于FPGA和AD9959的多通道同步信号发生器，其特征在于，所述的控制模块(6)挂接在MicroBlaze(8)的PLB总线上，实现将远程PC机(1)及用户操作前面板(13)通过通讯模块(4)传递的相位和频率控制字信息传给数字频率发生模块(11)。
6.根据权利要求2所述的一种基于FPGA和AD9959的多通道同步信号发生器，其特征在于，所述的鉴相模块(7)挂接在MicroBlaze(8)的PLB总线上，所述的鉴相模块(7)先对信号预处理模块(9)输出的方波信号进行异或逻辑运算，得相位差方波信号，再利用时钟管理模块(5)输出的高频时钟信号对相位差方波信号进行计数。
7.根据权利要求1所述的一种基于FPGA和AD9959的多通道同步信号发生器，其特征在于，所述的远程PC机(1)实现用户远程需求参数的输入以及相位检测结果的输出显示。
8.根据权利要求1所述的一种基于FPGA和AD9959的多通道同步信号发生器，其特征在于，所述的数字频率发生模块(11)选用ADI公司的AD9959四通道直接数字合成芯片。
9.根据权利要求1所述的一种基于FPGA和AD9959的多通道同步信号发生器，其特征在于，所述的信号预处理模块(9)为高速电压比较器芯片，该高速电压比较器芯片对数字频率发生模块(11)输出的正弦波信号进行过零检测，输出数字方波信号，送入FPGA芯片(12)中。
10.根据权利要求1所述的一种基于FPGA和AD9959的多通道同步信号发生器，其特征在于，所述的用户操作前面板(13)提供友好的用户操作界面，配备有LCD显示屏和按键，使用户通过简单的按键访问所有的功能。
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20120215 |