CN102739203A - 一种脉冲波形输出方法和装置 - Google Patents

Abstract

本发明公开了一种脉冲波形输出方法和装置，该方法包括：当接收到第一时钟脉冲时，将在第一时钟脉冲周期内依据波形指令解码出的多个波形输入到并行转串行模块；当接收到第二时钟脉冲时，依据预先设定所述多个波形的输出顺序，从所述并行转串行模块中的多个波形中确定一个当前待输出波形，并将所述当前待输出波形输出；其中，所述第二时钟脉冲的频率为所述第一时钟脉冲的频率的预设倍数。利用该方法进行波形输出时，可以使得波形输出频率具有可调性，从而提高波形输出的灵活性。

Description

一种脉冲波形输出方法和装置

技术领域

本发明涉及数字脉冲波形技术领域，更具体的说是涉及一种脉冲波形输出方法和装置。

背景技术

数字波形脉冲发生器是一种产生数字波形信号输出的装置，利用其输出的波形信号可以实现多仪器之间的同步和控制。随着电子技术的发展，基于可编程逻辑器件（FPGA，Field－Programmable Gate Array）的脉冲波形发生器也应运而生，它可以采用硬件编程语言对其输出的波形进行调整，因此被广泛应用于科研、工业等各个领域中。

基于FPGA的波形脉冲发生装置可以通过对波形指令码进行解析，得到输出波形，并按照波形输出顺序依次进行输出。但是，基于FPGA的波形脉冲发生装置的波形输出频率受限于FPGA模块的工作频率，而FPGA模块的工作频率一般较低（一般FPGA模块的工作频率低于500MHZ），从而导致波形输出的频率较低，无法得到足够高的脉冲频率。如，当FPGA模块工作在500MHZ时，则2ns才能更新一个波形。因此，由于波形输出频率受限于该FPGA模块的工作频率，波形输出频率无法改变，使得波形输出频率较为固定，不能满足某些特殊要求。例如，当需要比较高的波形输出频率时，如大于该FPGA的工作频率时，现有的脉冲波形输出方式显然不能满足要求。

发明内容

有鉴于此，本发明提供一种脉冲波形输出方法和装置，能够灵活改变波形输出频率，从而满足对波形输出的特殊要求。

为实现上述目的，本发明提供如下技术方案：一种脉冲波形输出方法，包括：

当接收到第一时钟脉冲时，将在第一时钟脉冲周期内依据波形指令解码出的多个波形输入到并行转串行模块；

当接收到第二时钟脉冲时，依据预先设定的所述多个波形的输出顺序，从所述并行转串行模块中的多个波形中确定一个当前待输出波形，并将所述当前待输出波形输出；

其中，所述第二时钟脉冲的频率为所述第一时钟脉冲的频率的预设倍数。

优选的，所述多个波形的个数与所述预设倍数的值相同。

优选的，所述当接收到第一时钟脉冲时，将在第一时钟脉冲周期内依据波形指令解码出的多个波形输入到并行转串行模块，包括：

将第一时钟脉冲周期内依据波形指令解码出的多个波形存储到预设的存储区；

当接收到所述第一时钟脉冲时，将所述存储区中存储的多个波形输入到并行转串行模块。

优选的，当接收到第一时钟脉冲时，依据预先设定的所述多个波形的输出顺序，将所述多个波形并行的输入到所述并行转串行模块中的多个具有固有顺序的输入端；

依据所述输入端的固有顺序，确定所述多个输入端接收到的波形的输出顺序，当接收到第二时钟脉冲时，依据确定出的输出顺序，将当前待输出的波形从所述并行转串行模块输出。

另一方面本发明还提供了一种脉冲波形输出装置，包括：解码模块、并行转串行模块和脉冲产生模块；

所述脉冲产生模块，用于生成第一时钟脉冲和第二时钟脉冲，并将所述第一时钟脉冲和第二时钟脉冲输出到所述并行转串行模块，其中，所述第二时钟脉冲的频率为所述第一时钟脉冲的频率的预设倍数；

所述解码模块，用于依据波形指令解码波形，并在所述脉冲产生模块产生第一时钟脉冲时，将第一时钟脉冲周期内解码出的多个波形输入到所述并行转串行模块；

所述并行转串行模块，用于当接收到第一时钟脉冲时，接收所述解码模块输入的多个波形，并当接收到第二时钟脉冲时，依据预先设定的所述多个波形的输出顺序，确定当前待输出波形，并将所述当前待输出波形输出。

优选的，所述脉冲产生模块产生第二脉冲的频率与产生第一脉冲的频率之比等于所述脉冲解码模块在第一时钟脉冲周期内产生的波形的个数。

优选的，所述解码模块还包括存储区；

所述存储区，用于存储所述解码模块在第一时钟脉冲周期内依据波形指令解码出的多个波形，并当在所述脉冲产生模块产生第一时钟脉冲时，将存储的多个波形输入到并行转串行模块。

优选的，所述解码模块具体为：用于当所述脉冲产生模块产生第一时钟脉冲时，将第一时钟脉冲周期内依据波形解码指令解码输出的多个波形按照预先设定的波形输出顺序，并行输入到所述并行转串行模块中的多个具有固有顺序的输入端；

所述并行转串行模块具体为，用于依据所述输入端的固有顺序，确定所述多个输入端接收到的波形的输出顺序，当接收到第二时钟脉冲时，依据确定出的输出顺序，将当前待输出的波形从所述并行转串行模块输出。

经由上述的技术方案可知，与现有技术相比，本发明公开提供了一种脉冲波形输出方法和装置，该方法中通过在第一时钟脉冲到达时将该第一时钟脉冲周期内解码出的多个波形同时输入到并行转串行模块，并在第二时钟脉冲到达时，从该并行转串行模块中输出一个确定出的当前待输出波形，从而在第一时钟脉冲周期内将并行解码得到的多个波形实现串行输出，由于第一时钟脉冲周期内得到的多个波形可以按照第二时钟脉冲的频率进行串行输出，且第一时钟脉冲和第二时钟脉冲的频率比可以根据需要设定，从而实现了灵活改变波形输出频率的效果。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明一种脉冲波形输出方法的一个实施例的流程示意图；

图2为本发明一种脉冲波形输出方法的另一个实施例的流程示意图；

图3为本发明一种脉冲波形输出装置的一个实施例的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例公开了一种脉冲输出方法和装置，该方法当接收到第一时钟脉冲时，将在第一时钟脉冲周期内依据波形指令解码出的多个波形输入到并行转串行模块；

当接收到第二时钟脉冲时，依据所述预先设定的多个波形的输出顺序，从所述并行转串行模块中的多个波形中确定一个当前待输出波形，并将所述当前待输出波形输出。

其中，所述第二时钟脉冲的频率为所述第一时钟脉冲的频率的预设倍数。每接收到一个第二时钟脉冲就触发并行转串行模块输出一个波形，当设定第二时钟脉冲的周期小于进行波形解码的第一时钟脉冲的周期时，以第二时钟脉冲来触发波形输出提高了波形输出的频率，而前端的解码模块等器件都可以工作在第一时钟周期这样一个较低的时钟脉冲下。当然也可以设定第二时钟脉冲的周期大于第一时钟脉冲的周期，从而降低波形输出频率，从而实现灵活调节波形输出频率的功能。

参见图1，示出了本发明一种脉冲波形输出方法的一个实施例的流程示意图，本实施例的方法可以应用于基于FPGA的脉冲波形发生器、也可以应用于其他类型的波形脉冲发生器。本实施例的方法包括：

步骤101：当接收到第一时钟脉冲时，将在第一时钟脉冲周期内依据波形指令码解码出的多个波形输入到并行转串行模块。

该第一时钟脉冲周期是指该第一时钟脉冲的周期，也即相邻两个第一时钟脉冲产生的时间间隔。

一般的，脉冲发生器中依据波形指令码进行解码得到的输出波形（也称为脉冲波形）是由解码模块来执行的，但是解码模块自身的工作周期较大，使得该解码模块从调取波形指令码到依据该波形指令码解码输出单个波形的周期也较长。换言之，该解码模块的工作频率较低，从而该解码模块对单个脉冲波形的解码输出频率较低。

为了能够在解码模块的一个工作周期内解码出多个波形，可以采用多路并行解码的方法，每路解码出一个波形，从而可以在一个工作周期内得到多个波形，虽然单个波形的解码频率没有提高，但是该工作周期内解码出了多个波形，在该工作周期内所有波形的平均解码频率提高。当然，也可以采用流水线式的多级电路解码方式进行解码，该种解码方式将在后面的实施例中进行详细的描述。

其中，在该第一时钟脉冲的周期内可以保证能够依据一条波形指令码解码出与该波形指令码对应的输出波形。可选的，该第一时钟脉冲的频率可以与该解码模块的工作频率相同，也即该第一时钟脉冲周期与该解码模块的工作周期相同。由于解码模块依据波形指令码解码得到单个波形的周期与该解码模块的工作周期相同，因此也可以说该第一时钟脉冲周期等于依据波形指令码解码出波形的周期（时间），自然该第一时钟脉冲的频率与依据解码指令解码出单个波形的频率相同。

当该解码模块采用多路并行解码时，如果该解码模块的工作周期与该第一时钟脉冲周期相同，则在该第一时钟脉冲周期依据波形指令码解码出的多个波形的个数与该解码模块并行解码的解码路数有关。例如，该解码模块采用4路并行解码，则当在一个第一时钟脉冲周期内，这解码模块将并行解码得到4个输出波形。

可以理解的是，尽管该解码模块采用多路并行解码，并将这并行的多路解码通道解码出的多路波形同时输入到并行转串行模块，但是输入到该并行转串行模块的这多个波形从并行转串行模块输出时也具有相应的输出顺序，而这多个波形的输出顺序则与这多个波形所对应波形指令码输入到该解码模块的输入顺序有关。

与现有技术不同，为了能够提高波形的输出频率，本发明中增设了并行转串行模块，并当系统接收到第一时钟脉冲时，将第一时钟脉冲周期内依据波形指令码解码出的多个波形输入到并行转串行模块。

步骤102：当接收到第二时钟脉冲时，依据预先设定的所述多个波形的输出顺序，从所述并行转串行模块中的多个波形中确定一个当前待输出波形，并将所述当前待输出波形输出，其中，所述第二时钟脉冲的频率为所述第一时钟脉冲的频率的预设倍数。

当系统接收到第二时钟脉冲时，依据该多个波形的输出顺序，从该并行转串行模块中的多个波形中确定一个当前待输出波形，并将该当前待输出波形从该并行转串行模块输出，而当下次再接收到该第二时钟脉冲时，则继续依据该并行转串行模块中剩余的波形的输出顺序，确定一当前待输出波形，并继续将该波形输出。

其中，该第二时钟脉冲的频率为第一时钟脉冲的频率的预设倍数。该预设倍数具体为多少可以根据实际需要进行设定。在为了提高波形的输出频率时，可以将该预设倍数设定为大于一，使得第二时钟脉冲的频率大于第一时钟脉冲的频率并保证该第二时钟脉冲的频率大于该解码模块的工作频率，以保证最终输出波形频率提高。特别的，当第一时钟脉冲的频率与该解码模块的工作频率相同时，该第二时钟脉冲频率也是该解码模块工作频率的预设倍数。

另外，该第一时钟脉冲周期也可以大于依据一条波形指令码解码出单个输出波形的时间，但是只要保证该第二时钟脉冲的周期小于依据一条波形指令码解码出单个波形的时间即可，这样就可以提高波形的输出效率。例如，第一时钟脉冲的周期为4ns，而读取一条波形指令码并解码出相应的波形需要2ns，同时采用2路并行解码，则在第一时钟脉冲周期内可以得到4个波形，因此在第一时钟脉冲达到时，输入到该并行转串行模块的波形个数可以为4个，此时设该第二时钟脉冲的周期为1ns，则系统每隔1ns从该并行转串行模块输出一个波形，输出波形的周期大于依据波形指令码解码出相应波形的时间，从而提高了波形输出效率。

上面是以提高波形输出频率为例进行描述的，但是在实际应用中也可以根据需要设定该第一时钟脉冲的频率和第二时钟脉冲的频率，从而达到降低输出频率的目的，从而可以达到灵活调整输出频率的作用。具体过程与上面提高输出波形的方式类似，只不过需要将该第二时钟脉冲的周期设定为大于依据波形指令码解码出相应波形的时间。

为了避免在第一时钟脉冲周期内输入到该并行转串行模块的波形数量过多，当下次接收到第一时钟脉冲时，该并行转串行模块中仍有多个波形未输出，可以将该第二时钟脉冲的频率与第一时钟脉冲的频率的比值设定为与该第一时钟脉冲周期内依据波形指令码解码出的波形个数的值相同，即第二时钟脉冲的频率是第一时钟脉冲的频率的预设倍数，该预设倍数的值与该第一时钟脉冲周期内解码出的波形个数的值相同。如，当第一时钟脉冲周期内解码出4个波形，则该第二时钟脉冲的频率是第一时钟脉冲的频率的4倍。

本实施例中步骤101和步骤102可以反复执行，且该步骤101和步骤102可以同时执行。例如，当第一时钟脉冲的频率为250MHZ，第二时钟脉冲的频率为1000MHZ时，则系统可能同时接收到第一时钟脉冲和第二时钟脉冲，则当同时接收到第一时钟脉冲和第二时钟脉冲时，系统将同时执行步骤101和步骤102的操作，即同时执行将第一时钟脉冲周期内得到的多个波形输入到并行转串行模块，并从多个波形中确定一当前待输出波形，并将该当前待输出波形从该并行转串行模块输出的操作。

需要说明的是，在实际应用中，当第一时钟脉冲时刻接收到多个波形时，一般将多个波形在并行转串行模块中进行缓存，当接收到第二时钟脉冲时，从缓存的波形中确定出当前待输出的一个波形，并将该波形输出，这样，当同时接收到第一时钟脉冲和第二时钟脉冲时，则执行将第一时钟脉冲周期内解码出的多个波形并行输入到并行转串行模块，同时，在上一个第一时钟脉冲周期接收到的，且缓存在并行转串行模块中的波形中确定待输出波形，并输出该待输出波形。

本实施例中通过在系统中增设并行转串行模块，并将在第一时钟脉冲周期内得到的多个波形输入到该并行转串行模块，进而当接收到第二时钟脉冲时，依据该并行转串行模块中的多个波形的输出顺序确定出待输出波形，并将该待输出波形从该并行转串行模块输出，通过设置该第一时钟脉冲与第二时钟脉冲的频率，可以提高波形输出频率，也可以降低波形输出频率，从而提高了波形输出的灵活性，适应前后端工作元件的性能。

在本实施例中可以将第一时钟脉冲周期内解码出的多个波形存储到一预设的存储区，该存储区可以理解为一缓存区，具体的可以在解码模块内设置一缓存区。将第一时钟脉冲周期内依据波形指令码解码出的多个波形存储在该预设存储区内，当接收到第一时钟脉冲时，将该存储区中存储的多个波形并行输入到并行转串行模块。例如，当该第一时钟脉冲周期大于读取波形指令码并依据波形指令码解码得到输出波形的时钟时，则可以在未到第一时钟脉冲时，将解码出的输出波形在该存储区进行存储。

本发明中除了可以采用多路并行解码，可以第一时钟脉冲周期内得到多个波形外，还可以采用一种流水线式方式的解码，也就是说是将一条波形指令码的解码过程分成多步来进行，每一级电路只处理其中的一步，这样多级电路同时处理流水线上的多个指令，实现在解析指令的同时输出波形，使得以前在多个时钟周期内才能解析的一条指令缩短到平均一个时钟周期以内。在当解码模块采用该种方式进行波形解码时，也需要在该解码模块中设置一存储区，从而在接收到第一时钟脉冲前，将解码出的波形进行存储。该种流水线式波形解码方法本申请人正在作为另一个独立的专利另行申请，为了更加详细地体现出本发明在一个时钟周期内可以得到多个波形，参见图2，示出了本发明一种脉冲波形输出方法另一实施例的流程示意图，包括：

步骤201：解析获得的当前波形控制指令，得到当前波形控制指令携带的波形解码指令的存储地址，以及下一条波形控制指令的存储地址。

根据波形控制指令的存储地址获得对应的波形控制指令，即当前波形控制指令，解析所述当前波形控制指令，得到当前波形控制指令对应波形解码指令的存储地址，以及下一条波形控制指令的存储地址。

其中，波形控制指令中可以包含三部分信息，分别是：该波形控制指令所生成的波形解码指令的存储地址、循环信息，以及循环次数信息。

当所述循环信息为循环执行信息时，则下一条波形控制指令的存储地址为当前波形控制指令的存储地址加1。所述循环次数信息为波形控制指令的循环执行次数；

当所述循环信息为不循环执行当前波形控制指令的信息时，则将所述循环次数信息替换为下一条波形控制指令的存储地址。

步骤202：解析根据波形解码指令的存储地址获取的波形解码指令，解析该波形解码指令得到输出波形，并将该解码出的输出波形存储到指定存储区进入步骤203；同时，依据下一条波形控制指令的存储地址获得的下一条波形控制指令作为当前波形控制指令，返回执行步骤201。

解析当前波形控制指令所得到的波形解码指令的存储地址为地址块地址，包含波形指令所在存储区域的起始地址及地址块长度，存储模块不能直接利用地址块进行寻址，故需要将该地址块信息解析成存储模块能够直接进行寻址的寻址地址，进而根据该寻址地址获得波形指令。解析该波形指令，得到波形。

与此同时，依据下一条波形控制指令的存储地址获得下一条波形控制指令，作为当前波形控制指令，返回执行步骤S201，直到所有的波形控制指令都解析完。

其中，在图1所示实施例的波形指令码包括本实施例中所处的波形控制指令和波形解码指令。

步骤203：将在第一时钟脉冲的周期内解码出的多个波形，存入到指定存储区，该多个波形具有预先设定的输出顺序。

步骤204：当接收到第一时钟脉冲时，将所述存储区中存储的多个波形并行输入到并行转串行模块。

步骤205：当接收到第二时钟脉冲时，依据预先设定的所述多个波形的输出顺序，从所述并行转串行模块中的多个波形中确定一个当前待输出波形，并将该当前待输出波形输出，其中，所述第二时钟脉冲的频率为所述第一时钟脉冲的频率的预设倍数。

其中，步骤204和步骤205的执行过程与图1所示实施例中的操作过程类似，在此不再赘述。

在以上图1或图2任一实施例中，将第一时钟脉冲周期内解码出的多个波形并行输入到并行转串行模块时，可以依据该多个波形的输出顺序，将该多个波形分别从该并行转串行模块的多个具有序号排列顺序的输入端输入到该并行转串行模块。进而依据该输入端的序号排列顺序，确定各个输入端接收到的波形的输出顺序。其中，该并行转串行模块的各个输入端具有固定顺序，例如设并行转串行模块具有三个输入端，分别为输入端1、输入端2和输入端3，在确定待输出波形时，依据并行转串行模块的输入端的固有顺序，确定各个输入端接收到的波形的输出顺序，当接收到第二时钟脉冲时，依据确定出的输出顺序，将当前待输出的波形从所述并行转串行模块的串行输出端输出。

通常该并行转串行模块具有多个输入端，而将第一时钟脉冲周期内解码出的多个波形并行输入到该并行转串行模块时，则是依据波形的个数从并行转串行模块中选取相应个数的输入端，将多个波形并行输入到并行转串行模块时，将在该并行转串行模块中选择出的输入端中的每个输入端输入一个波形。同时，选出的输入端具有固定排列顺序，该输入端的固定顺序与波形的输出顺序相对应。

例如，当解码模块采用4路并行解码，在第一时钟脉冲周期内解码出4个波形，而该并行转串行模块上具有4个输入端口（输入引脚），则可以将这4路并行解码的输出端分别与该并行转串行端口的4个输入端依次相连，且如果4路并行解码出的4个波形分别为波形1、波形2、波形3和波形4，且这四个波形的目标输出顺序也是从第1路解码出的波形到第4路解码输出的波形，即波形输出顺序为波形1、波形2、波形3、波形4，将这4个波形并行的从该并行转串行模块的四个输入端输入，且波形1从输入端1输入并行转串行模块、波形2从输入端2输入并行转串行模块，波形3从输入端3输入并行转串行模块，波形4从输入端4输入并行转串行模块。当接收到第二时钟脉冲时，则将输入端1输入的波形1作为当前待输出波形，并将波形1从该并行转串行模块输出，再次接收到第二时钟脉冲时，则将输入端2输入的波形2作为待输出波形，并将波形2从并行转串行模块输出，依次类推。当然，也可以依据该解码出的多个波形的输出顺序，将这多个波形按照序号排列顺序的逆序从多个输入端输入，如将波形1从输入端4输入并行转串行模块，将波形2从输入端3输入并行转串行模块，依次类推，当接收到第二时钟脉冲时，则将从输入端1输入到并行转串行模块的波形4输出，再次接收到第二时钟脉冲时，则将从该输入端2输入到并行转串行模块的波形3输出，依次类推。

为了能够清楚的理解本发明的方案，下面以一具体实例对本发明的脉冲波形输出方法进行介绍，为了方便描述以基于可编程逻辑器件（FPGA，Field－Programmable Gate Array）的脉冲波形发生装置为例，基于FPGA的脉冲发生器中由于FPGA模块具有一定的工作频率，该FPGA模块包括解码模块，该解码模块的工作频率与该FPGA模块的工作频率一致，而该脉冲波形发生装置的输出波形的频率也受限于该FPGA的工作频率，一般波形输出频率与该FPGA的输出频率一致，从而不能灵活改变波形输出频率。即使采用多路并行处理可以在该解码模块的一个工作周期内得到多个波形，但是波形输出时的输出频率却仍然与该解码模块的工作频率相同，无法提高波形输出频率。本发明中通过将解码出的波形并行输入并行转串行模块后串行输出，来提高该脉冲波形的输出频率，假设解码模块的工作频率为250MHZ，则该解码模块的一个工作周期为4ns，设该解码模块在一个工作周期内可以并行解码出4个波形，同时设该第一时钟脉冲的频率为250MHZ，且该第二时钟脉冲的频率为1000MHZ，则在第一时钟脉冲的周期（4ns）内依据波形指令码解码出的波形数量为4个，当第一时钟脉冲到达时，则将该4个波形并行的从并行转串行模块的4个输入引脚输入到并行转串行模块中，并依据并行转串行模块的4个引脚的固有顺序，确定这4个输入引脚接收到的波形的输出顺序，即从引脚1输入的波形的输出顺序为第一个输出，从引脚2输入的波形的输出顺序为第二个输出，从引脚3输入的波形的输出顺序为第三个输出，从引脚4输入的波形的输出顺序为第四个输出，并依此循环。当第二时钟脉冲到达时，则将依据这4个波形输入并行转串行模块时的输入端的引脚顺序，从该并行转串行模块接收到的多个波形中，选择从一个引脚输入的波形作为当前待输出波形，并将该待输出波形输出，再次接收到第二时钟脉冲时，则从该并行转串行模块的多个波形中选择从下一个输入引脚输入的波形作为待输出波形，并将该待输出波形输出，由于该第二时钟脉冲的频率为1000MHZ，则波形的输出频率也为1000MHZ，远大于以解码模块的工作频率来进行波形输出的频率，从而提高了波形的输出频率。

可见，本发明中波形的输出频率由并行转串行模块的第二时钟脉冲的频率决定，从而起到了灵活改变波形输出频率的作用。

对应本发明的方法，本发明还提供了一种脉冲波形输出装置，参见图3，示出了本发明一种脉冲波形输出装置一个实施例的结构示意图，本实施例中该脉冲波形输出装置包括：脉冲产生模块1、解码模块2和并行转串行模块3。

其中，脉冲产生模块1，用于生成第一时钟脉冲和第二时钟脉冲，并将所述第一时钟脉冲和第二时钟脉冲输出到所述并行转串行模块，其中，所述第二时钟脉冲的频率为所述第一时钟脉冲的频率的预设倍数。

该解码模块2，用于依据波形指令解码波形，并在脉冲产生模块产生第一时钟脉冲时，将第一时钟脉冲周期内解码出的多个波形输入到并行转串行模块。

该并行转串行模块3，用于当接收到第一时钟脉冲时，接收解码模块输入的多个波形，并当接收到第二时钟脉冲时，依据预先设定的所述多个波形的输出顺序，确定当前待输出波形，并将当前待输出波形输出。

其中，所述脉冲产生单元1包括第一时钟脉冲输出单元11和第二时钟脉冲输出单元12。

该第一时钟脉冲输出单元11用于输出第一时钟脉冲，并将输出的第一时钟脉冲输入到所述解码模块和所述并行转串行模块；

该第二时钟脉冲输出单元12用于输出第二时钟脉冲，并将输出的第二时钟脉冲输入到所述并行转串行模块。

为了避免输入到并行转串行模块的波形不能及时输出，脉冲产生模块产生第二脉冲的频率与产生第一脉冲的频率之比等于所述脉冲解码模块在第一时钟脉冲周期内产生的波形的个数。例如，所述脉冲产生单元中第二时钟脉冲输出单元输出的第二时钟脉冲的频率为第一时钟脉冲输出单元输出第一时钟脉冲的频率的5倍时，则当接收到第一时钟脉冲周期内解码出的波形个数为5个，当接收到第一时钟脉冲时，输入到该并行转串行模块的波形的个数为5个。

其中，该脉冲产生单元输出第一时钟脉冲的频率可以根据需要设定。可选的，该第一时钟脉冲周期与该解码模块读取一条波形指令码并依据该条波形指令码解码出一个波形的时间相同，即该第一时钟脉冲的频率与该解码模块的工作频率相同，则在第一时钟周期内，如果解码模块采用多路并行解码，则可以解码出与该多路同样个数的波形，如采用5路并行解码，则可以在第一时钟脉冲周期内每路解码出一个波形，从而得到5个波形。当该解码模块采用流水线式解码时，由于可以缩短解码模块的波形平均解码频率，则在第一时钟周期内也可以得到多个波形。

当然，该脉冲产生单元输出第一时钟脉冲周期也可以大于该解码模块对一条指令码进行解码并解码出波形的时间。该第二时钟脉冲的频率也可以根据需要设定，一般的如果需要提高波形的输出频率，则可以令该第二时钟脉冲的周期小于该解码模块读取一条波形指令并解码出与该条波形指令对应的波形的时间，从而使得该第二时钟脉冲的频率大于该解码模块的工作频率，从而依据该第二时钟脉冲的频率从该并行转串行模块向外输出波形，则提高了波形的输出频率。

进一步的，所述解码模块还包括存储区；该存储区，用于存储所述解码模块在第一时钟脉冲周期内依据波形指令解码出的多个波形，并当在所述脉冲产生模块产生第一时钟脉冲时，将存储的多个波形输入到并行转串行模块。

该存储区可以理解为一个缓冲存储区，在接收到第一时钟脉冲之前，将该解码模块依据波形指令码解码出的波形缓存在该解码模块的存储区内。

当到达第一时钟脉冲时，该解码模块将第一时钟脉冲周期内解码出的多个波形通过该解码模块上多个输出端输入到该并行转串行模块的多个输入端。因此，该解码模块具体为：用于当所述脉冲产生模块产生第一时钟脉冲时，将第一时钟脉冲周期内依据波形解码指令解码输出的多个波形按照预先设定的波形输出顺序，并行输入到所述并行转串行模块中的多个具有固有顺序的输入端；

对应的，并行转串行模块具体为，用于依据所述输入端的固有顺序，确定所述多个输入端接收到的波形的输出顺序，当接收到第二时钟脉冲时，依据确定出的输出顺序，将当前待输出的波形从所述并行转串行模块输出。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种脉冲波形输出方法，其特征在于，包括：

当接收到第一时钟脉冲时，将在第一时钟脉冲周期内依据波形指令解码出的多个波形输入到并行转串行模块；

当接收到第二时钟脉冲时，依据预先设定的所述多个波形的输出顺序，从所述并行转串行模块中的多个波形中确定一个当前待输出波形，并将所述当前待输出波形输出；

其中，所述第二时钟脉冲的频率为所述第一时钟脉冲的频率的预设倍数。

2.根据权利要求1所述的方法，其特征在于，所述多个波形的个数与所述预设倍数的值相同。

3.根据权利要求1所述的方法，其特征在于，所述当接收到第一时钟脉冲时，将在第一时钟脉冲周期内依据波形指令解码出的多个波形输入到并行转串行模块，包括：

将第一时钟脉冲周期内依据波形指令解码出的多个波形存储到预设的存储区；

当接收到所述第一时钟脉冲时，将所述存储区中存储的多个波形输入到并行转串行模块。

4.根据权利要求1或3所述的方法，其特征在于，当接收到第一时钟脉冲时，依据预先设定的所述多个波形的输出顺序，将所述多个波形并行的输入到所述并行转串行模块中的多个具有固有顺序的输入端；

依据所述输入端的固有顺序，确定所述多个输入端接收到的波形的输出顺序，当接收到第二时钟脉冲时，依据确定出的输出顺序，将当前待输出的波形从所述并行转串行模块输出。

5.一种脉冲波形输出装置，其特征在于，包括：解码模块、并行转串行模块和脉冲产生模块；

所述脉冲产生模块，用于生成第一时钟脉冲和第二时钟脉冲，并将所述第一时钟脉冲和第二时钟脉冲输出到所述并行转串行模块，其中，所述第二时钟脉冲的频率为所述第一时钟脉冲的频率的预设倍数；

所述解码模块，用于依据波形指令解码波形，并在所述脉冲产生模块产生第一时钟脉冲时，将第一时钟脉冲周期内解码出的多个波形输入到所述并行转串行模块；

所述并行转串行模块，用于当接收到第一时钟脉冲时，接收所述解码模块输入的多个波形，并当接收到第二时钟脉冲时，依据预先设定的所述多个波形的输出顺序，确定当前待输出波形，并将所述当前待输出波形输出。

6.根据权利要求5所述的装置，其特征在于，所述脉冲产生模块产生第二脉冲的频率与产生第一脉冲的频率之比等于所述脉冲解码模块在第一时钟脉冲周期内产生的波形的个数。

7.根据权利要求5所述的装置，其特征在于，所述解码模块还包括存储区；

所述存储区，用于存储所述解码模块在第一时钟脉冲周期内依据波形指令解码出的多个波形，并当在所述脉冲产生模块产生第一时钟脉冲时，将存储的多个波形输入到并行转串行模块。

8.根据权利要求5或7所述的装置，其特征在于，所述解码模块具体为：用于当所述脉冲产生模块产生第一时钟脉冲时，将第一时钟脉冲周期内依据波形解码指令解码输出的多个波形按照预先设定的波形输出顺序，并行输入到所述并行转串行模块中的多个具有固有顺序的输入端；

所述并行转串行模块具体为，用于依据所述输入端的固有顺序，确定所述多个输入端接收到的波形的输出顺序，当接收到第二时钟脉冲时，依据确定出的输出顺序，将当前待输出的波形从所述并行转串行模块输出。

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