KR20110097478A

KR20110097478A - 테스트모드신호 생성회로

Info

Publication number: KR20110097478A
Application number: KR1020100017339A
Authority: KR
Inventors: 이인재; 양종열
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-02-25
Filing date: 2010-02-25
Publication date: 2011-08-31

Abstract

테스트모드신호 생성회로는 테스트모드 수행 시 발생되는 커맨드펄스 및 클럭을 입력받아 내부커맨드펄스와 버스트종료펄스를 생성하는 제어펄스생성부와, 상기 내부커맨드펄스에 응답하여 병렬로 입력되는 다수의 어드레스들을 직렬어드레스로 변환하는 제1 변환부와, 상기 버스트종료펄스에 응답하여 상기 직렬어드레스를 다수의 컬럼어드레스로 변환하는 제2 변환부 및 상기 다수의 컬럼어드레스를 디코딩하여 테스트모드신호를 생성하는 디코더를 포함한다.

Description

테스트모드신호 생성회로{TEST MODE SIGNAL GENERATION CIRCUIT}

본 발명은 반도체메모리장치에 관한 것으로, 더욱 구체적으로는 테스트모드신호 생성회로에 관한 것이다.

반도체메모리장치는 공정 중 발생한 불량들을 검증하기 위한 다양한 테스트모드를 구비하고 있다. 최근, 반도체메모리장치의 공정이 더 미세화됨에 따라 발생되는 불량들도 증가하고 있고, 이와 같이 증가하는 불량들을 검증하기 위해 필요한 테스트모드들의 수도 증가하고 있다.

도 1은 종래기술에 따른 테스트모드를 진행하기 위한 테스트모드신호들을 생성하는 테스트모드디코더의 구성을 도시한 도면이다.

도 1에 도시된 바와 같이, 테스트모드디코더는 다수의 어드레스신호들(ADD<1:n>)을 입력받아 테스트모드를 진행하기 위한 다수의 테스트모드신호(TM<1:m>)를 생성한다.

그런데, 종래의 테스트모드디코더는 다수의 어드레스신호들(ADD<1:n>)을 병렬로 직접 입력받아 디코딩 동작을 수행한다. 따라서, 어드레스신호들(ADD<1:n>)은 X영역에서와 같이 긴라인(long line)을 따라 전송되며, 긴라인(long line)의 수는 어드레스신호들(ADD<1:n>)의 수만큼 사용되므로 레이아웃 면적을 크게 증가시킨다.

본 발명은 레이아웃 면적을 감소시킬 수 있도록 한 테스트모드신호 생성회로 를 개시한다.

이를 위해 본 발명은 테스트모드 수행 시 발생되는 커맨드펄스 및 클럭을 입력받아 내부커맨드펄스와 버스트종료펄스를 생성하는 제어펄스생성부와, 상기 내부커맨드펄스에 응답하여 병렬로 입력되는 다수의 어드레스들을 직렬어드레스로 변환하는 제1 변환부와, 상기 버스트종료펄스에 응답하여 상기 직렬어드레스를 다수의 컬럼어드레스로 변환하는 제2 변환부 및 상기 다수의 컬럼어드레스를 디코딩하여 테스트모드신호를 생성하는 디코더를 포함하는 테스트모드신호 생성회로를 제공한다.

도 1은 종래기술에 따른 테스트모드를 진행하기 위한 테스트모드신호들을 생성하는 테스트모드디코더의 구성을 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 테스트모드신호 생성회로의 구성을 도시한 블럭도이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 2는 본 발명의 일 실시예에 따른 테스트모드신호 생성회로의 구성을 도시한 블럭도이다.

도 2에 도시된 바와 같이, 본 실시예의 테스트모드신호 생성회로는 제어펄스생성부(1), 제1 변환부(2), 제2 변환부(3) 및 디코더(4)를 포함한다.

제어펄스생성부(1)는 커맨드펄스(tregp)에 응답하여 구동되어 다수의 펄스를 생성하는 다수의 카운터(미도시)들로 구성된다. 여기서, 커맨드펄스(tregp)는 테스트모드 수행 시 발생되는 펄스를 포함한다. 제어펄스생성부(1)에 포함된 다수의 카운터(미도시)들은 커맨드펄스(tregp)의 펄스가 입력되는 경우 클럭(CLK)에 동기되어 수행되는 카운팅동작을 통해 다수의 펄스를 생성한다. 다수의 카운터(미도시)들에서 출력되는 다수의 펄스는 내부커맨드펄스(Itregp)로 출력된다. 다수의 카운터(미도시)들에서 출력되는 펄스의 수는 제1 변환부(2)에 입력되는 제1 내지 제n 어드레스(ADD<1:n>)의 수와 동일하게 구현되는 것이 바람직하다. 또한, 제어펄스생성부(1)는 버스트종료펄스(BST_ENDP)를 생성하는데, 버스트종료펄스(BST_ENDP)의 펄스는 다수의 카운터(미도시)들에서 출력되는 마지막 펄스가 발생되는 시점보다 소정 구간 경과 후 발생되는 것이 바람직하다. 이는 버스트종료펄스(BST_ENDP)의 펄스는 디코더(4)에 마지막 컬럼어드레스 입력시점을 결정하기 때문이다.

제1 변환부(2)는 다수의 레지스터들(미도시)을 포함한다. 제1 변환부(2)에 포함되는 다수의 레지스터들(미도시)의 수는 입력되는 제1 내지 제n 어드레스(ADD<1:n>)의 수와 동일하게 n개로 구현되는 것이 바람직하다. 다수의 레지스터들(미도시)은 제1 내지 제n 어드레스(ADD<1:n>)를 각각 입력받아 저장하고, 내부커맨드펄스(Itregp)의 펄스가 발생될때마다 저장된 제1 내지 제n 어드레스(ADD<1:n>)를 직렬어드레스(PADD)의 펄스로 출력한다.

제2 변환부(3)는 다수의 시프트 레지스터들(미도시)을 포함한다. 제2 변환부(3)에 포함된 다수의 시프트 레지스터들(미도시)은 직렬어드레스(PADD)의 펄스를 입력받아 시프팅하여 제1 내지 제n 컬럼어드레스(YADD<1:n>)를 출력한다. 여기서, 마지막 출력되는 제n 컬럼어드레스(YADD<n>)는 버스트종료펄스(BST_ENDP)의 펄스가 입력되는 시점에서 디코더(4)로 출력된다.

디코더(4)는 제1 내지 제n 컬럼어드레스(YADD<1:n>)를 디코딩하여 제1 내지 제m 테스트모드신호(TM<1:m>)를 생성한다. 디코더(4)는 일반적인 디코더로 구현된다.

이와 같이 구성된 테스트모드신호 생성회로의 동작을 살펴보면 다음과 같다.

우선, 제어펄스생성부(1)는 커맨드펄스(tregp)의 펄스가 입력되는 경우 클럭(CLK)에 동기되어 수행되는 카운팅동작을 통해 다수의 펄스를 생성하여 내부커맨드펄스(Itregp)로 출력한다. 또한, 제어펄스생성부(1)는 카운팅동작을 통해 마지막 펄스가 발생되는 시점보다 소정 구간 경과 후 발생되는 펄스를 포함하는 버스트종료펄스(BST_ENDP)를 생성한다.

다음으로, 제1 변환부(2)는 제1 내지 제n 어드레스(ADD<1:n>)를 각각 입력받아 저장하고, 내부커맨드펄스(Itregp)의 펄스가 발생될때마다 저장된 제1 내지 제n 어드레스(ADD<1:n>)를 직렬어드레스(PADD)의 펄스로 출력한다.

다음으로, 제2 변환부(3)는 직렬어드레스(PADD)의 펄스를 입력받아 시프팅하여 제1 내지 제n 컬럼어드레스(YADD<1:n>)를 출력한다. 여기서, 마지막 출력되는 제n 컬럼어드레스(YADD<n>)는 버스트종료펄스(BST_ENDP)의 펄스가 입력되는 시점에서 디코더(4)로 출력된다.

마지막으로, 디코더(4)는 제1 내지 제n 컬럼어드레스(YADD<1:n>)를 디코딩하여 제1 내지 제m 테스트모드신호(TM<1:m>)를 생성한다.

이상 설명한 본 실시예에 따른 테스트모드신호 생성회로에서는 제1 내지 제n 어드레스(ADD<1:n>)를 직렬어드레스(PADD)로 변환하고, 직렬어드레스(PADD)를 다시 제1 내지 제n 컬럼어드레스(YADD<1:n>)로 변환하여 디코더(4)에 전달되도록 함으로써, Y1 및 Y3 영역에서는 어드레스가 병렬로 전달되고, Y2 영역에서는 어드레스가 직렬로 전달되도록 하고 있다. 이와 같이, 본 실시예에 따른 테스트모드신호 생성회로는 어드레스를 직렬로 전환함으로써, 어드레스가 Y1 및 Y3에서만 병렬로 전달되도록 함으로써, 어드레스를 전달하기 위해 사용되는 긴라인의 수를 감소시키고 있다.

1: 제어펄스생성부 2: 제1 변환부
3: 제2 변환부 4: 디코더

Claims

테스트모드 수행 시 발생되는 커맨드펄스 및 클럭을 입력받아 내부커맨드펄스와 버스트종료펄스를 생성하는 제어펄스생성부;
상기 내부커맨드펄스에 응답하여 병렬로 입력되는 다수의 어드레스들을 직렬어드레스로 변환하는 제1 변환부;
상기 버스트종료펄스에 응답하여 상기 직렬어드레스를 다수의 컬럼어드레스로 변환하는 제2 변환부; 및
상기 다수의 컬럼어드레스를 디코딩하여 테스트모드신호를 생성하는 디코더를 포함하는 테스트모드신호 생성회로.
제 1 항에 있어서, 상기 제어펄스생성부는 상기 커맨드펄스의 펄스가 입력되는 경우 상기 클럭에 동기하여 구동되는 다수의 카운터들은 구비하고, 상기 다수의 카운터들의 카운팅 동작에 의해 발생되는 다수의 펄스를 포함하는 상기 내부커맨드펄스를 생성하는 테스트모드신호 생성회로.
제 2 항에 있어서, 상기 제어펄스생성부는 상기 디코더의 컬럼어드레스 입력종료시점에 동기하여 발생되는 펄스를 포함하는 버스트종료펄스를 생성하는 테스트모드신호 생성회로.
제 1 항에 있어서, 상기 제1 변환부는 다수의 어드레스들을 입력받아 저장하는 다수의 레지스터들을 포함하고, 상기 다수의 레지스터들에 저장된 어드레스들은 상기 내부커맨드펄스에 응답하여 상기 직렬어드레스의 펄스로 출력되는 테스트모드신호 생성회로.
제 1 항에 있어서, 상기 제2 변환부는 상기 직렬어드레스의 펄스를 입력받아 시프팅하여 상기 다수의 컬럼어드레스를 출력하는 다수의 시프트 레지스터를 포함하되, 상기 다수의 컬럼어드레스의 출력은 상기 버스트종료펄스에 동기되어 종료되는 테스트모드신호 생성회로.