CN105425662A - 基于fpga的集散控制系统中的主处理器及其控制方法 - Google Patents

Abstract

为了解决现有技术中基于FPGA的DCS中的主处理器可能因为内部逻辑算法多样性导致运算结果可能出错的技术问题，本发明提供一种能够实现算法变量同步的基于FPGA的集散控制系统中的主处理器及其控制方法。主处理器包括：输入接口模块、算法运算模块、输出接口模块，算法运算模块可以对所述输入接口模块的数据进行并行处理，并且输入接口模块和所述输出接口模块中的数据都设置有数据信号值和数据有效位；主处理器还设置有对主处理器运算周期进行分频处理的分频模块，算法运算模块基于分频模块的时钟信号，对输入接口模块的输入参数进行逻辑运算；因此，可以让主处理器在并行处理输入数据的同时，保证所有变量在整个主处理器运算周期内保持信号同步。

Description

基于FPGA的集散控制系统中的主处理器及其控制方法

技术领域

本发明涉及一种集散控制系统的技术领域，尤其涉及一种基于FPGA的集散控制系统中的主处理器及其控制方法。

背景技术

DCS是分布式控制系统系统(DistributedControlSystem)的缩写，又称为集散控制系统，是相对于集中式控制系统的另一种新型计算机控制系统。在特殊控制领域，如核电站控制系统，DCS又被称作数字化控制系统(Digitalcontrolsystem)，但是其实质仍为分布式操作系统。DCS凭借着高可靠性、灵活性、易维护性等优点，在工业控制领域得到了广泛的应用。而集散控制系统中的主控器是集散控制系统的核心处理单元，用于完成输入信号的运算处理，对其研究显得相当重要。

发明人在实现本发明的过程中发现，现有技术中的DCS平台大多基于嵌入微处理器(MCU)架构设计，MCU按照编译好的目标代码串行运算；而DCS系统中，一般采用控制周期来描述DCS系统的采集和控制，控制周期的定义是主控制器循环调度执行一次完整的算法、通信和输入输出的周期，在DCS应用系统中，主控制器在设定的控制周期下，循环地执行以下任务：从I/O设备采集现场数据->执行控制逻辑运算->向I/O输出设备输出指令；所以对于基于微处理器的DCS控制器，其运算处理采用串行方法进行，即将逻辑算法编程成可执行代码，微处理器按照时钟周期逐条执行，逻辑运算的时间是所有待运算逻辑时间的和，运算过程所需要的时间比较长，因此基于微处理器的DCS的主处理单元的控制周期也较长。

为了解决现有技术中DCS平台大多基于嵌入微处理器(MCU)架构设计存在控制周期长的技术问题，一种解决方案是采用基于FPGA的DCS的控制器，因为基于FPGA的系统时钟并行处理，其原理架构并非采用指令集，所以基于FPGA的DCS的主处理器的控制周期较基于微处理器的运算周期可以大大缩短。但是发明人在实现本发明的过程中发现，在同一运算周期内，当基于FPGA的DCS的控制器采集的同一周期的I/O输入信号进行并行逻辑运算时，由于主处理器内部逻辑算法有多种多样，因此运算路径及路径长度均不一致，因此所需要的FPGA系统时钟的节拍数量均不一样，同一运算周期的变量在运算过程中出现先后顺序不一致，从而可能导致运算结果出现错误。

发明内容

为了解决现有技术中基于FPGA的DCS中的主处理器可能因为内部逻辑算法多样性导致运算结果可能出错的技术问题，本发明提供一种能够实现算法变量同步的基于FPGA的集散控制系统中的主处理器及其控制方法。

为了实现上述目的，本发明提供的技术方案包括：

一方面，提供一种基于FPGA的集散控制系统中的主处理器，其特征在于，该主处理器包括：

用于接收数据的输入接口模块；

与所述输入接口模块连接的算法运算模块，所述算法运算模块可以对所述输入接口模块的数据进行并行处理；

将所述算法运算模块的计算结果输出至外部的输出接口模块；

其中，所述输入接口模块和所述输出接口模块中的数据都设置有数据信号值和数据有效位，并且算法运算模块可以基于所述数据有效位计算出数据信号值对应的算法长度；

所述主处理器还设置有对主处理器运算周期进行分频处理的分频模块，所述算法运算模块基于所述分频模块的时钟信号，对所述输入接口模块的输入参数进行逻辑运算，并且基于所述算法运算模块计算的并行处理数据中对应算法长度和分频模块的时钟信号，输出运算结果。

进一步地，所述输入接口模块可以接收I/O输入卡板的信号或网络输入卡板的信号；所述算法运算模块内部包含根据不同应用环境而组态的算法逻辑，算法逻辑由算法块组合而成，所述输出接口模块可以将运算结果输出至I/O输出卡板或网络输出卡板。

进一步地，所述分频模块对主处理器运算周期进行分频的周期为M，所述算法运算模块计算需要运算的最大算法长度为N，并且M＝N+1。

进一步地，所述输入接口模块接收的开关量信号用1个byte存储，其中所述1个byte中有1个bit存储所述数据有效位，1个bit存储所述开关量数据信号值；所述输入接口模块接收的模拟量信号用6个byte存储，其中，所述6个byte中有1个bit存储所述数据有效位，4个byte存储所述模拟量数据信号值。

进一步地，主处理器中的算法运算模块在所述分频模块的时钟信号下降沿时，通过OLK触发输出接口模块，输出运算结果，并通过RLK清除所述所有模块中数据有效位；等待下一个主处理器运算周期开始。

因此，采用本发明提供上述基于FPGA的集散控制系统中的主处理器，可以在并行处理输入数据的同时，保证所有变量在整个主处理器运算周期内保持信号同步；充分利用FPGA作为主处理器进行并联逻辑运算，即提高运算处理速度的同时，可以解决算法变量不同步而导致逻辑错误的技术问题。

另一方面，本发明还提供一种基于FPGA的集散控制系统中主处理器的控制方法，其特征在于，该方法包括：

一、接收设置有数据信号值和数据有效位的输入数据，并且所述输入数据为并行处理的数据；

二、对主处理器的运算周期进行分频处理，得到分频时钟信号；

三、根据所述分频时钟信号和数据有效位的时序，对所述输入数据进行逻辑运算；

四、将所述逻辑运算结果输出至主处理器的外部。

进一步地，上述步骤三中，对所述输入数据进行逻辑运算之前还需要清除所述数据有效位，保留所述数据信号值进行逻辑运算。

进一步地，对所述输入数据进行逻辑运算之前还需要通过所述数据有效位计算出每个运算算法在分频周期内的算法长度值；如果分频时钟信号的周期为M，所述运算算法中最大算法长度为N，则M＝N+1。

进一步地，上述步骤三具体的过程包括：1)、在算法运算模块中包含若干逻辑运算块，当逻辑运算块的输入数据有效位全为“1”，且分频时钟CLK信号处于上升沿时，输入数据进行一次逻辑运算，同时输出信号的有效值置“1”；2)、当输入信号有效位有任何一个为“0”时，不进行逻辑运算。

采用本发明提供的上述技术方案，提供了一种让主处理器在进行并联逻辑运算的同时，保证算法变量在整个处理器周期内保持信号同步的控制方法。

发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书变得显而易见，或者通过实施本发明的技术方案而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构和/或流程来实现和获得。

附图说明

图1为本发明实施例提供的一种基于FPGA的集散控制系统中数据运算逻辑关系图；

图2为本发明实施例提供的一种基于FPGA的集散控制系统中的主处理器的结构框图；

图3为本发明实施例提供的主处理器中输入接口模块处理示意图；

图4为本发明实施例提供的变量同步控制时序原理图；

图5为本发明实施例提供的一种基于FPGA的集散控制系统中主处理器的控制方法的流程图；

图6为本发明实施例提供的主处理器中算法运算模块中算法块处理过程流程图。

具体实施方式

以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，这些具体的说明只是让本领域普通技术人员更加容易、清晰理解本发明，而非对本发明的限定性解释；并且只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。

另外，在附图的流程图示出的步骤可以在诸如一组控制器可执行指令的控制系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

下面通过附图和具体实施例，对本发明的技术方案进行详细描述：

如图2所示，本实施例提供了一种基于FPGA(全称为现场可编程门阵列，英文为Field－ProgrammableGateArray)的集散控制系统中的主处理器，即该主处理器是采用FPGA100构成的，主处理器包括：

用于接收数据的输入接口模块101，该输入接口模块101可以接收I/O输入板卡104的数据和网络输入卡板105的数据；

与输入接口模块101连接的算法运算模块102，该算法运算模块102可以对输入接口模块101的数据进行并行处理；

将算法运算模块102的计算结果输出至外部的输出接口模块103；该输出接口模块103可以将运算结果分别输出至外部的I/O输入板卡104和网络输入卡板105；

其中，输入接口模块101和输出接口模块103中的数据都设置有数据信号值和数据有效位，并且算法运算模块可以基于数据有效位计算出数据信号值对应的算法长度(下文会有详细的介绍)；

主处理器还设置有对主处理器运算周期进行分频处理的分频模块(未示出)，算法运算模块基于分频模块的时钟信号，对输入接口模块的输入参数进行逻辑运算，并且基于算法运算模块计算的并行处理数据中对应算法长度和分频模块的时钟信号，输出运算结果。

因此，采用本实施例提供上述基于FPGA的集散控制系统中的主处理器，可以在并行处理输入数据的同时，保证所有变量在整个主处理器运算周期内保持信号同步；充分利用FPGA作为主处理器进行并联逻辑运算，即提高运算处理速度的同时，可以解决算法变量不同步而导致逻辑错误的技术问题。

如图3所示，优选地，输入接口模块接收的开关量信号用1个byte存储，其中1个byte中有1个bit存储数据有效位，1个bit存储开关量数据信号值；输入接口模块接收的模拟量信号用6个byte存储，其中，前2个byte中有1个bit存储数据有效位，后4个byte存储模拟量数据信号值。

优选地，分频模块对主处理器运算周期进行分频的周期为M，算法运算模块计算需要运算的最大算法长度为N，并且M＝N+1。具体地，如图4所示，FPGA100内部的输入接口模块101、算法运算模块102、输出接口模块103工作在FPGA系统时钟CLK下，通过CLK分频产生FPGA主处理器运算周期时钟MLK，若MLK周期为10ms，则即产生以10ms为周期的时钟，而CLK的脉冲频率为50MHz；算法运算模块102在MLK后第2个CLK上升沿开始算法运算，其中，上述算法运算模块102内部包含根据不同应用环境而组态的算法逻辑，算法逻辑由算法块组合而成(如图1所示)，算法块为基本的逻辑电路，如“与”、“或”逻辑等，即运算过程是根据特定的应用逻辑进行，应用逻辑是由算法块组合构成，具体的算法块实现如下文中对图6的描述，在MLK高电平后第N个CLK的上跳沿，算法运算模块102输出运算结果到输出接口模块103，其中N取决于算法运算模块102中中最长算法路径的长度，如图1所示，最长算法路径为INPUT1到OUTPUT1，共有2个算法块，则M最小可设置为3。

优选地，主处理器中的算法运算模块102在所述分频模块的时钟信号下降沿时，通过OLK(区别于CLK的时钟脉冲信号，用于触发输出接口模块的脉冲信号)触发输出接口模块，输出运算结果，并通过RLK清除所述算法运算模块102中所有算法块中数据有效位。等待下一个主处理器运算周期开始。即本实施例中：1、所有输入接口模块和输出接口模块中的信号都有数据有效位；2、算法运算模块在接收到输入接口模块的数据时，会把输入接口模块的有效位向后面传递；3、经过M个周期后，通过RLK清除输入接口模块、算法运算模块、输出接口模块有效位，并通过输出接口模块输出。等待下一主处理运算周期数据。

另一方面，本实施例还提供一种基于FPGA的集散控制系统中主处理器的控制方法，该方法包括：

S501、接收设置有数据有效位的输入数据：

接收设置有数据信号值和数据有效位的输入数据，并且输入数据为并行处理的数据；

S502、对主处理器的运算周期进行分频处理：对主处理器的运算周期进行分频处理，得到分频时钟信号；

S503、对所述输入数据进行逻辑运算：根据分频时钟信号和数据有效位的时序，对输入数据进行逻辑运算；

S504、逻辑运算结果输出：将逻辑运算结果输出至主处理器的外部。

优选地，步骤503中，对输入数据进行逻辑运算之后还需要清除数据有效位，等待下一个主处理器运算周期开始。。

优选地，对输入数据进行逻辑运算之前还需要通过数据有效位计算出每个运算算法在分频周期内的算法长度值；如果分频时钟信号的周期为M，运算算法中最大算法长度为N，则M＝N+1。

优选地，步骤503具体的过程包括：：1)、在算法运算模块中包含若干逻辑运算块，当逻辑运算块的输入数据有效位全为“1”，且分频时钟CLK信号处于上升沿时，输入数据进行一次逻辑运算，同时输出信号的有效值置“1”；2)、当输入信号有效位有任何一个为“0”时，不进行逻辑运算。更具体的运算过程如图6所示，算法运算模块102中包含若干算法块，算法块执行步骤包括：

S601、运算块开始；

S602、在CLK上升沿的情况下，判断运算块处理的数据有效位是否全为“1”，如果是，执行S603，否则不进行逻辑运算；

S603、进行逻辑运算，具体逻辑电路可以参考图1；

S604、算法块的逻辑运算结果输出，并将运算结果有效位置“1”。运算结果发送到输出接口模块，当OLK上升沿到来时，由输出接口模块将运算结果输出，当RLK上升沿到来时，FPGA算法运算模块102有效位将被清除。

如图1所示，当主处理器不进行分频信号处理时，即对同一周期采集的I/O输入信号进行逻辑运算时，在FPGA内部是基于系统时钟进行运算的情况下，由于主处理器内部逻辑运算路径长度不一致，所需要的系统时钟的周期数量是不一样的。可能会出现同一周期采集到的数据，在运算过程中出现不同步，进而导致运算结果出现运算错误。对于主处理器运算周期为节拍的运算其真值表应为：

表1控制器运算周期真值表

注：图1中RS触发器为复位优先型

假设Output前一控制器运算周期输出为Q，当前控制器运算周期Input1由1->0、Input2由0->1，按照表1，Output1的输出应保持上一拍值为0。

表2控制器运算周期变化

表3RS触发器实际变化

算法运算采用系统时钟CLK(如50MHz)进行运算，能够很长程度上提高系统的运行速度。但如果不采用本事实施提供的对主处理器运算周期MLK和FPGA的系统时钟CLK两种时钟处理方式，在同一DCS控制器运算周期内，对于中按照表2变化时，RS触发器其值变化情况如表3所示意。在经过3个CLK周期后RS的Q端输出为“1”，并非预期的“0”值，出现了运算错误。

而采用本实施例提供的MLK和FPGA的系统时钟CLK两种时钟处理方式(表4所示)；当新的MLK周期开始后，RS触发器输入端的数据并没有立即参与运算，而是等到R、S端数据有效位都为“1”时，才进行运算，从而解决了数据不同步的问题。

表4采用同步设计RS触发器实际变化

采用本实施例提供的上述技术方案，提供了一种让主处理器在进行并联逻辑运算的同时，保证算法变量在整个处理器周期内保持信号同步的控制方法。

最后需要说明的是，上述说明仅是本发明的最佳实施例而已，并非对本发明做任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围内，都可利用上述揭示的做法和技术内容对本发明技术方案做出许多可能的变动和简单的替换等，这些都属于本发明技术方案保护的范围。

Claims (9)

1.一种基于FPGA的集散控制系统中的主处理器，其特征在于，该主处理器包括：

用于接收数据的输入接口模块；

与所述输入接口模块连接的算法运算模块，所述算法运算模块可以对所述输入接口模块的数据进行并行处理；

将所述算法运算模块的计算结果输出至外部的输出接口模块；

其中，所述输入接口模块和所述输出接口模块中的数据都设置有数据信号值和数据有效位，并且算法运算模块可以基于所述数据有效位计算出数据信号值对应的算法长度；

所述主处理器还设置有对主处理器运算周期进行分频处理的分频模块，所述算法运算模块基于所述分频模块的时钟信号，对所述输入接口模块的输入参数进行逻辑运算，并且基于所述算法运算模块计算的并行处理数据中对应算法长度和分频模块的时钟信号，输出运算结果。

2.根据权利要求1所述的主处理器，其特征在于，所述输入接口模块可以接收I/O输入卡板的信号或网络输入卡板的信号；所述算法运算模块内部包含根据不同应用环境而组态的算法逻辑，算法逻辑由算法块组合而成，所述输出接口模块可以将运算结果输出至I/O输出卡板或网络输出卡板。

3.根据权利要求1所述的主处理器，其特征在于，所述分频模块对主处理器运算周期进行分频的周期为M，所述算法运算模块计算需要运算的最大算法长度为N，并且M＝N+1。

4.根据权利要求1所述的主处理器，其特征在于，所述输入接口模块接收的开关量信号用1个byte存储，其中所述1个byte中有1个bit存储所述数据有效位，1个bit存储所述开关量数据信号值；所述输入接口模块接收的模拟量信号用6个byte存储，其中，所述6个byte中有1个bit存储所述数据有效位，4个byte存储所述模拟量数据信号值。

5.根据权利要求1所述的主处理器，其特征在于，主处理器中的算法运算模块在所述分频模块的时钟信号下降沿时，通过OLK触发输出接口模块，输出运算结果，并通过RLK清除所述所有模块中数据有效位；等待下一个主处理器运算周期开始。

6.一种基于FPGA的集散控制系统中主处理器的控制方法，其特征在于，该方法包括：

一、接收设置有数据信号值和数据有效位的输入数据，并且所述输入数据为并行处理的数据；

二、对主处理器的运算周期进行分频处理，得到分频时钟信号；

三、根据所述分频时钟信号和数据有效位的时序，对所述输入数据进行逻辑运算；

四、将所述逻辑运算结果输出至主处理器的外部。

7.根据权利要求6所述的方法，其特征在于，步骤三中，对所述输入数据进行逻辑运算之前还需要清除所述数据有效位，保留所述数据信号值进行逻辑运算。

8.根据权利要求6所述的方法，其特征在于，对所述输入数据进行逻辑运算之前还需要通过所述数据有效位计算出每个运算算法在分频周期内的算法长度值；如果分频时钟信号的周期为M，所述运算算法中最大算法长度为N，则M＝N+1。

9.根据权利要求6所述的方法，其特征在于，步骤三具体的过程包括：1)、在算法运算模块中包含若干逻辑运算块，当逻辑运算块的输入数据有效位全为“1”，且分频时钟CLK信号处于上升沿时，输入数据进行一次逻辑运算，同时输出信号的有效值置“1”；2)、当输入信号有效位有任何一个为“0”时，不进行逻辑运算。