CN110008158B - 一种时序逻辑信号生成装置及方法 - Google Patents

Abstract

本发明提供一种时序逻辑信号生成装置及方法，其中逻辑信号生成装置通过指令模块、通信模块、中央控制模块、数模转换模块以及逻辑运算模块对控制指令进行包括编码处理等一系列处理，输出多路所述逻辑信号；本发明的逻辑信号生成装置及方法，可以应用于集成电路的修调系统中，通过多个逻辑运算模块与各个输出接口连接，具有丰富灵活的逻辑信号的输出结构，进而优化了集成电路的修调系统的接口种类，应用广泛，降低了生产测试成本。

Description

一种时序逻辑信号生成装置及方法

技术领域

本发明涉及一种电路控制领域，特别是涉及一种时序逻辑信号生成装置及方法。

背景技术

在高精度集成电路中，由于不同的工艺类型和器件结构，多个不同的OTP存储器(One Time Programmable，一次可编程存储器)具有不同的可编程接口类型。目前市面上出现的类型大致有如下类别：不同的接口电压、不同的数据接口(并口或串口)、不同的编程时序或不同的编程结构等。传统的高精度集成电路修调系统中，往往只针对实际的一种接口类型进行设计，现有的时序逻辑信号生成装置无法满足多接口类型的设计，无法满足多品种通用的要求。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种时序逻辑信号生成装置及方法，用于解决现有技术中时序逻辑信号生成装置输出单一的问题。

为实现上述目的及其他相关目的，本发明提供一种时序逻辑信号生成装置，包括：

指令模块，用于生成控制所述时序逻辑信号生成装置输出信号的指令信号；

通信模块，与所述指令模块连接，用于接收所述指令信号并对所述指令信号进行编码处理以生成控制信号码流；

中央控制模块，与所述通信模块连接，用于生成用于表示并行接口单元输出信息的第一控制信号以及用于表示串行接口单元输出信息的第二控制信号；

数模转换模块，用于生成用于表示电压信号的第三控制信号；

逻辑运算模块，与所述中央控制模块以及所述数模转换模块连接，用于接收所述第一控制信号、所述第二控制信号以及所述第三控制信号并生成多个逻辑信号。

在某些实施方式中，所述指令模块可以是上位机，当本发明的时序逻辑信号生成装置应用于集成电路的修调系统时，修调系统对集成电路进行测试得到实际测试结果参数且修调系统根据实际测试结果参数匹配相应的修调数据，指令模块即上位机此时接收修调数据并生成控制信号。

在某些实施方式中，指令模块可以为个人计算机或其他嵌入式设备，所述指令模块可通过标准的RS-232电缆与所述通信模块进行连接。

在某些实施方式中，所述通信模块可以为RS-232标准串行通信接口，如此，所述通信模块可以将接收到的RS232电平转换为TTL电平，即所述通信模块输出的控制信号码流为TTL电平。可选的，所述时序逻辑信号生成装置还包括与所述中央控制模块连接的指示模块，用于接收所述第四控制码并显示所述时序逻辑信号生成装置的工作状态。

在某些实施方式中，所述指示模块为双色有机发光二极管，诸如红绿双色有机发光二极管，用于显示时序逻辑信号生成装置的工作状态，诸如，当时序逻辑信号生成装置输出正逻辑电压时，有机发光二极管显示红色，当时序逻辑信号生成装置输出负逻辑电压时，有机发光二极管显示绿色，如此，可以直观的看见时序逻辑信号生成装置工作的输出状态。

可选的，所述中央控制模块包括算法单元、与所述算法单元连接的并行接口单元以及与所述算法单元连接的串行接口单元；

所述算法单元用于对所述控制信号码流进行解析处理并输出用于表示所述并行接口单元控制信息的所述第一控制码、用于表示所述串行接口单元控制信息的所述第二控制码、用于表示所述数模转换模块控制信息的所述第三控制码以及用于表示所述指示模块控制信息的所述第四控制码；

所述并行接口单元用于接收所述第一控制码并输出用于表示所述并行接口单元输出信息的所述第一控制信号；

所述串行接口单元用于接收所述第二控制码并输出用于表示所述串行接口单元输出信息的所述第二控制信号。

可选的，所述数模转换模块用于接收所述第三控制码并生成用于表示电压信号的所述第三控制信号。

可以理解的，所述数模转换模块用于产生可编程的直流电压，该直流电压输入所述逻辑运算模块以便所述逻辑运算模块进行电压运算。

可选的，所述时序逻辑信号生成装置还包括与所述逻辑运算模块连接的输出接口模块，所述输出接口模块用于输出多路所述逻辑信号。

可选的，所述逻辑运算模块包括多个逻辑运算电路单元，所述逻辑运算电路单元包括：

电平转换单元、第一运算放大单元、第二运算放大单元、第三运算放大单元、第一电阻、第二电阻、第三电阻以及第四电阻；

所述电平转换单元的输入端与所述中央控制模块的输出端连接，所述电平转换单元的输出端与所述第一电阻一端连接；

所述第一运算放大单元的输入端与所述数模转换模块的输出端连接，所述第一运算放大单元的输出端与所述电平转换单元的输出电压端连接；

所述第二运算放大单元的输入端与所述数模转换模块的输出端连接，所述第二运算放大单元的输出端与所述第三电阻一端连接；

所述第三运算放大单元的第一输入端与所述第一电阻的另一端和所述第二电阻的一端连接，所述第三运算放大单元的第二输入端与所述第三电阻的另一端和所述第四电阻的一端连接，所述第三运算放大单元与所述的输出端与所述第四电阻的另一端和所述输出接口模块的输入端连接；

所述第二电阻的另一端接地。

在某些实施方式中，串行接口单元和并行接口单元输出信号为固定电压的高电平(如：5V)或低电平(如：0V)信号，通过逻辑运算模块后进行电平变换，可以产生正逻辑电压或负逻辑电压；当产生正电压逻辑时，高电平电压可编程范围为1.8～5V，低电平电压为0V；输出为负电压逻辑时，高电平电压为0V，低电平电压可编程范围为-5V～-1.8V，如此，所述逻辑运算模块能够产生可编程正逻辑电压或负逻辑电压。

可选的，所述逻辑运算模块包括多组相互独立的逻辑运算电路单元，诸如包括29组逻辑运算电路单元。

可选的，所述输出接口模块包括多个连接器，所述连接器可以为BNC连接器(Bayonet Neill-Concelman，尼尔-康塞曼卡口)，所述连接器的数量为可以是29个且相互独立。可以理解的，逻辑运算模块中的一逻辑运算电路单元与一输出接口模块的连接器进行连接。

本发明还提供一种时序逻辑信号生成方法，包括：

通过指令模块生成控制所述时序逻辑信号生成装置输出信号的指令信号；

通过通信模块对所述指令信号进行编码处理以生成控制信号码流；

通过中央控制模块生成用于表示并行接口单元输出信息的第一控制信号以及用于表示串行接口单元输出信息的第二控制信号；

通过数模转换模块生成用于表示电压信号的第三控制信号；

通过逻辑运算模块接收所述第一控制信号、所述第二控制信号以及所述第三控制信号并生成多个逻辑信号。

可选的，所述时序逻辑信号生成方法包括：控制指示模块接收所述第四控制码以通过所述指示模块显示时序逻辑信号生成装置的工作状态。

可选的，所述中央控制模块包括算法单元、与所述算法单元连接的并行接口单元以及与所述算法单元连接的串行接口单元，所述时序逻辑信号生成方法包括：

通过所述算法单元对所述控制信号码流进行解析处理并输出用于表示所述并行接口单元控制信息的所述第一控制码、用于表示所述串行接口单元控制信息的所述第二控制码、用于表示所述数模转换模块控制信息的所述第三控制码以及用于表示所述指示模块控制信息的所述第四控制码；

通过所述并行接口单元接收所述第一控制码并输出用于表示所述并行接口单元输出信息的所述第一控制信号；

通过所述串行接口单元接收所述第二控制码并输出用于表示所述串行接口单元输出信息的所述第二控制信号。

可选的，所述通过所述算法单元对所述控制信号码流进行解析处理并输出用于表示所述并行接口单元控制信息的所述第一控制码、用于表示所述串行接口单元控制信息的所述第二控制码、用于表示所述数模转换模块控制信息的所述第三控制码以及用于表示所述指示模块控制信息的所述第四控制码包括：

通过所述中央控制模块接收所述控制信号码流，判断所述中央控制模块是否识别所述控制信号码流；

若是，所述算法单元的内部算法启动，所述算法单元接收第一字节数据；

判断所述第一字节数据是否与起始字符相等；若所述第一字节数据与所述起始字符不相等，所述算法单元结束所述内部算法；

若所述第一字节数据与所述起始字符相等，所述算法单元继续接收长字节数据，判断所述长字节数据是否与结束字符相等；

若所述长字节数据与所述结束字符不相等，所述算法单元结束所述内部算法；

若所述长字节数据与所述结束字符相等，计算所述控制信号码流的循环冗余校验码值，判断所述循环冗余校验码值的低字节与预设低字节是否相同以及判断所述循环冗余校验码值的高字节与所述预设高字节是否相同；

若所述循环冗余校验码值的低字节与预设低字节不相同或所述循环冗余校验码值的高字节与所述预设高字节不相同，所述算法单元结束所述内部算法；

若所述循环冗余校验码值的低字节与预设低字节相同且所述循环冗余校验码值的高字节与所述预设高字节相同，提取得到用于表示所述并行接口单元控制信息的所述第一控制码、用于表示所述串行接口单元控制信息的所述第二控制码、用于表示所述数模转换模块控制信息的所述第三控制码以及用于表示所述指示模块控制信息的所述第四控制码，所述算法单元结束所述内部算法。

可选的，包括通过所述数模转换模块接收所述第三控制码并生成用于表示电压信号的所述第三控制信号。

指令信号本发明还提供一种集成电路的修调系统，包括上述的时序逻辑信号生成装置。

如上所述，本发明的逻辑信号生成装置及方法，应用于集成电路的修调系统中，过指令模块、通信模块、中央控制模块、数模转换模块以及逻辑运算模块对指令信号进行包括编码处理等一系列处理，输出多个所述逻辑信号；具有丰富灵活的逻辑信号的输出结构。

附图说明

图1显示为本发明的一种时序逻辑信号生成装置的框图。

图2显示为本发明的又一种时序逻辑信号生成装置的框图。

图3显示为本发明的再一种时序逻辑信号生成装置的框图。

图4显示为本发明的一种时序逻辑信号生成装置的结构示意图。

图5显示为本发明的一种时序逻辑信号生成装置的结构示意图。

图6显示为本发明的一种时序逻辑信号生成方法的流程示意图。

图7显示为本发明的一种时序逻辑信号生成装置的算法单元的解析流程图。

图8显示为本发明的一种时序逻辑信号生成装置的时序逻辑输出信号的测试图。

图9显示为本发明又一时序逻辑信号生成装置的时序逻辑输出信号的测试图。

元件标号说明

10 指令模块

20 通信模块

30 中央控制模块

31 算法单元

33 并行接口单元

35 串行接口单元

40 指示模块

50 数模转换模块

60 逻辑运算模块

61 逻辑运算电路单元

70 输出接口模块

71 连接器

U1 电平转换单元

U2 第一运算放大单元

U3 第二运算放大单元

U4 第三运算放大单元

R1 第一电阻

R2 第二电阻

R3 第三电阻

R4 第四电阻

S10～S50 步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

请参阅图1，本发明提供一种时序逻辑信号生成装置，包括：

指令模块10，用于生成控制所述时序逻辑信号生成装置输出信号的指令信号；

通信模块20，与所述指令模块10连接，用于接收所述指令信号并对所述指令信号进行编码处理以生成控制信号码流；

中央控制模块30，与所述通信模块20连接，用于生成用于表示并行接口单元输出信息的第一控制信号以及用于表示串行接口单元输出信息的第二控制信号；

数模转换模块50，用于生成用于表示电压信号的第三控制信号；

逻辑运算模块60，与所述中央控制模块30以及所述数模转换模块50连接，用于接收所述第一控制信号、所述第二控制信号以及所述第三控制信号并生成多个逻辑信号。

在某些实施方式中，所述指令模块10可以是上位机，当本发明的时序逻辑信号生成装置应用于集成电路的修调系统时，修调系统对集成电路进行测试得到实际测试结果参数且修调系统根据实际测试结果参数匹配相应的修调数据，指令模块10即上位机此时接收修调数据并生成指令信号。

在某些实施方式中，指令模块10可以为个人计算机或其他嵌入式设备，所述指令模块10可通过标准的RS-232电缆与所述通信模块20进行连接。

在某些实施方式中，所述通信模块20可以为RS-232标准串行通信接口，如此，所述通信模块20可以将接收到的RS232电平转换为TTL电平，即所述通信模块20输出的控制信号码流为TTL电平。

在某些实施方式中，请参阅图2，所述时序逻辑信号生成装置还包括与所述中央控制模块30连接的指示模块40，用于接收所述第四控制码并显示所述时序逻辑信号生成装置的工作状态。

在某些实施方式中，所述指示模块40为双色有机发光二极管，诸如红绿双色有机发光二极管，用于显示时序逻辑信号生成装置的工作状态，诸如，当时序逻辑信号生成装置输出正逻辑电压时，有机发光二极管显示红色，当时序逻辑信号生成装置输出负逻辑电压时，有机发光二极管显示绿色，如此，可以直观的看见时序逻辑信号生成装置工作的输出状态。

在某些实施方式中，请参阅图3，所述中央控制模块30包括算法单元31、与所述算法单元31连接的并行接口单元33以及与所述算法单元31连接的串行接口单元35；

所述算法单元31用于对所述控制信号码流进行解析处理并输出用于表示所述并行接口单元33控制信息的所述第一控制码、用于表示所述串行接口单元35控制信息的所述第二控制码、用于表示所述数模转换模块50控制信息的所述第三控制码以及用于表示所述指示模块40控制信息的所述第四控制码；

所述并行接口单元33用于接收所述第一控制码并输出用于表示所述并行接口单元33输出信息的所述第一控制信号；

所述串行接口单元35用于接收所述第二控制码并输出用于表示所述串行接口单元35输出信息的所述第二控制信号。

在某些实施方式中，所述数模转换模块50用于接收所述第三控制码并生成用于表示电压信号的所述第三控制信号。

可以理解的，所述数模转换模块50用于产生可编程的直流电压，该直流电压输入所述逻辑运算模块60以便所述逻辑运算模块60进行电压运算。

在某些实施方式中，所述时序逻辑信号生成装置还包括与所述逻辑运算模块60连接的输出接口模块70，所述输出接口模块70用于输出多路所述逻辑信号。

请再参阅图4，在某些实施方式中，逻辑运算模块60的输出有D0’-D23’以及DATA’、SCLK’、CS’、LD’、X’总共29路输出，可以理解，逻辑运算模块60包括29个逻辑运算电路单元61，与之对应的，输出接口模块70有29个独立的连接器71与各个逻辑运算电路单元61的输出连接，如此本发明的逻辑信号生成装置可以满足串行接口的输出以及并行接口的输出，接口类型多样。

在某些实施方式中，请参阅图5，在某些实施方式中，所述逻辑运算模块60包括多个逻辑运算电路单元61，所述逻辑运算电路单元61包括：电平转换单元U1、第一运算放大单元U2、第二运算放大单元U3、第三运算放大单元U4、第一电阻R1、第二电阻R2、第三电阻R3以及第四电阻R4；所述电平转换单元U1的输入端与所述中央控制模块30的输出端连接，所述电平转换单元U1的输出端与所述第一电阻R1一端连接；所述第一运算放大单元U2的输入端与所述数模转换模块5050的输出端连接，所述第一运算放大单元U2的输出端与所述电平转换单元U1的输出电压端连接；所述第二运算放大单元U3的输入端与所述数模转换模块50的输出端连接，所述第二运算放大单元U3的输出端与所述第三电阻R3一端连接；所述第三运算放大单元U4的第一输入端与所述第一电阻R1的另一端和所述第二电阻R2的一端连接，所述第三运算放大单元U4的第二输入端与所述第三电阻R3的另一端和所述第四电阻R4的一端连接，所述第三运算放大单元U4与所述的输出端与所述第四电阻R4的另一端和所述输出接口模块70的一个连接器71的输入端连接；所述第二电阻R2的另一端接地。

在某些实施方式中，中央控制模块30可以是单片机，多个逻辑运算电路单元61中的电平转换单元U1的输入端与中央控制模块30即单片机的可编程I/O进行连接。此外，中央控制模块30还可以是ARM(Advanced RISC Machines，嵌入式处理器)或FPGA(Field-Programmable Gate Array，现场可编程门阵列)。

在某些实施方式中，所述第三运算放大单元U4的第一输入端为正输入端，所述第三运算放大单元U4的第二输入端为负输入端。

在某些实施方式中，所述逻辑运算模块60包括多组相互独立的逻辑运算电路单元61，诸如包括29组独立的逻辑运算电路单元61。

在某些实施方式中，串行接口单元35和并行接口单元33输出信号为固定电压的高电平(如：5V)或低电平(如：0V)信号，通过逻辑运算模块60后进行电平变换，可以产生正逻辑电压或负逻辑电压；当产生正电压逻辑时，高电平电压可编程范围为1.8～5V，低电平电压为0V；输出为负电压逻辑时，高电平电压为0V，低电平电压可编程范围为-5V～-1.8V，如此，所述逻辑运算模块60能够产生可编程正逻辑电压或负逻辑电压。

在某些实施方式中，串行接口单元35与并行接口单元33可以同时输出，如此当本发明时序逻辑信号生成装置应用于集成电路的修调系统中，修调系统对集成进行检测，得到实际的检测结果值，修调系统根据实际的检测结果值会匹配一修调数据，不同类型的集成电路对于同一修调问题对应的修调参数不同，本发明时序逻辑信号生成装置可以根据修调数据生成多接口可调节的修调参数即输出接口模块70输出的罗渡逻辑信号。如此，本发明的时序逻辑信号生成装置可以满足不同接口类别要求，应用于集成电路的修调系统中可以提高修调效率和成品率，降低生产测试成本。

在某些实施方式中，所述逻辑运算模块60包括多组相互独立的逻辑运算电路单元61，诸如包括29组逻辑运算电路单元61。

在某些实施方式中，所述输出接口模块70包括多个连接器71，所述连接器71可以为BNC连接器71(Bayonet Neill-Concelman，尼尔-康塞曼卡口)，所述连接器71的数量为可以是29个且相互独立。可以理解的，逻辑运算模块60中的一逻辑运算电路单元61与一输出接口模块70的连接器71进行连接。

请参阅图6，本发明还提供一种时序逻辑信号生成方法，包括：

S10：通过指令模块10生成控制所述时序逻辑信号生成装置输出信号的指令信号；

S20：通过通信模块20对所述指令信号进行编码处理以生成控制信号码流；

S30：通过中央控制模块30生成用于表示并行接口单元输出信息的第一控制信号以及用于表示串行接口单元输出信息的第二控制信号；

S40：通过数模转换模块50生成用于表示电压信号的第三控制信号；

S50：通过逻辑运算模块60接收所述第一控制信号、所述第二控制信号以及所述第三控制信号并生成多个逻辑信号。

在某些实施方式中，所述时序逻辑信号生成方法包括：控制指示模块40接收所述第四控制码以通过所述指示模块40显示时序逻辑信号生成装置的工作状态。

在某些实施方式中，所述中央控制模块30包括算法单元31、与所述算法单元31连接的并行接口单元33以及与所述并行接口单元33连接的串行接口单元35，所述时序逻辑信号生成方法包括：

通过所述算法单元31对所述控制信号码流进行解析处理并输出用于表示所述并行接口单元33控制信息的所述第一控制码、用于表示所述串行接口单元35控制信息的所述第二控制码、用于表示所述数模转换模块50控制信息的所述第三控制码以及用于表示所述指示模块40控制信息的所述第四控制码；

通过所述并行接口单元33接收所述第一控制码并输出用于表示所述并行接口单元33输出信息的所述第一控制信号；

通过所述串行接口单元35接收所述第二控制码并输出用于表示所述串行接口单元35输出信息的所述第二控制信号。

请在参阅图4，在某些实施方式中，所述算法单元31接收来自所述通信模块20的所述控制信号码流，并解析码流的具体含义，如下：

控制指令1，控制数据位宽选择(如1～24位)；

控制指令2，控制SCLK触发模式为上升沿或下降沿；

控制指令3，控制X信号触发点(如1～44个时钟周期)；

控制指令4，控制LD信号触发点(如1～20个时钟周期)；

控制指令5，指控制输出为正电压逻辑(如输出高电平电压为+5V，输出低电平电压为0V)和负电压逻辑(如输出高电平电压为0V，输出低电平电压为-5V)；

控制指令6，控制LD触发逻辑为正逻辑或负逻辑；

控制指令7，控制CS触发逻辑为正逻辑或负逻辑；

控制指令8，控制X触发逻辑为正逻辑或负逻辑；

控制指令9，控制输出逻辑电压；

控制指令10，控制输出数据。

请参阅图4，在某些实施方式中，所述并行接口单元33用于接收第一控制码，产生第一控制信号，所述第一控制信号包括D0-D23，D0-D23表示并行数据的24位输出，其中D23表示最高有效位，D0表示最低有效位；串行接口单元35用于接收第二控制码并产生第二控制信号，第二控制信号包括：DATA，表示串行数据输出；SCLK，表示时钟输出；CS，表示芯片使能输出；LD，表示推送数据输出，相对于最后一个输出时钟的延迟时间；X，表示用户自定义位输出，相对于第一个输出时钟的延迟时间。在某些实施方式中，请结合图7，所述通过所述算法单元31对所述控制信号码流进行解析处理并输出用于表示所述并行接口单元33控制信息的所述第一控制码、用于表示所述串行接口单元35控制信息的所述第二控制码、用于表示所述数模转换模块50控制信息的所述第三控制码以及用于表示所述指示模块40控制信息的所述第四控制码包括：

通过所述中央控制模块30接收所述控制信号码流，判断所述中央控制模块30是否识别所述控制信号码流；

若是，所述算法单元31的内部算法启动，所述算法单元31接收第一字节数据；

判断所述第一字节数据是否与起始字符相等；若所述第一字节数据与所述起始字符不相等，所述算法单元31结束所述内部算法；

若所述第一字节数据与所述起始字符相等，所述算法单元31继续接收长字节数据，判断所述长字节数据是否与结束字符相等；

若所述长字节数据与所述结束字符不相等，所述算法单元31结束所述内部算法；

若所述长字节数据与所述结束字符相等，计算所述控制信号码流的循环冗余校验码值，判断所述循环冗余校验码值的低字节与预设低字节是否相同以及判断所述循环冗余校验码值的高字节与所述预设高字节是否相同；

若所述循环冗余校验码值的低字节与预设低字节不相同或所述循环冗余校验码值的高字节与所述预设高字节不相同，所述算法单元31结束所述内部算法；

若所述循环冗余校验码值的低字节与预设低字节相同且所述循环冗余校验码值的高字节与所述预设高字节相同，提取得到用于表示所述并行接口单元33控制信息的所述第一控制码、用于表示所述串行接口单元35控制信息的所述第二控制码、用于表示所述数模转换模块50控制信息的所述第三控制码以及用于表示所述指示模块40控制信息的所述第四控制码，所述算法单元31结束所述内部算法。

在某些实施方式中，所述中央控制模块30中包括算法单元31、并行接口单元33和串行接口单元35，所述算法单元31用于解析控制信号码流的具体含义，产生相应的控制码。在某些实施方式中，所述算法单元31可以采用逐字节解析通讯协议的方法，该算法单元31具体的解析流程请参考图7所示。具体地，数据的字节传输约定为异步通讯，波特率为115200，1位起始位，8位数据位，1位校验位即奇校验，1位停止位。通讯协议内容如下：

数据帧格式：

协议格式中每一个字节表示的意义如下：

START：表示数据帧的起始字符，为FFH。

LONG：表示数据字节长度，为12H。

P_Bit：表示数据位宽，范围为01H～18H。

R/F：表示SCLK触发模式，01H表示上升沿，02H表示下降沿。

S_X_Bit：表示X信号触发点，范围为01H～2CH。

LD_Delay：表示LD信号触发点：范围为01H～14H。

OUT_Logic：表示电压逻辑，01H表示正电压逻辑，02H表示负电压逻辑。

LD_Logic：表示LD触发逻辑，01H表示正逻辑，02H表示负逻辑。

CS_Logic：表示CS触发逻辑，01H表示正逻辑，02H表示负逻辑。

X_Logic：表示X触发逻辑，01H表示正逻辑，02H表示负逻辑。

Volt_15-8：表示输出逻辑电压高八位数据VD15-VD8。

Volt_7-0：表示输出逻辑电压低八位数据VD7-VD0。

BIT_24-16：表示数据高八位D24-D16。

BIT_15-8：表示数据高八位D15-D8。

BIT_7-0：表示数据高八位D7-D0。

数据帧采用标准的CRC-16校验，从STSRT字节开始到BIT_7-0字节结束计算CRC值，初始化为零。

CRC-1：CRC-16校验的低字节。

CRC-2：CRC-16校验的高字节。

EXT和SF：表示数据帧的结束，EXT为03H，SF为FFH。

如此，本发明的逻辑信号生成装置的可以输出正逻辑电压或负逻辑电压，且逻辑电压的范围可以调节，输出信号可调节实现了输出多个逻辑信号。

在某些实施方式中，图7所示为算法单元31的解析流程图，当中央控制模块30接收到可识别的控制信号码流后，内部算法启动，开始接收第一个字节数据START即第一字节数据，判断第一个字节数据是否为START字符即判断所述第一字节数据是否与起始字符START字符相等，如果不相等，便结束内部算法流程，如果相等，则继续接收后续长度为LONG字节的数据即所述算法单元31继续接收长字节数据(长度为LONG字节的数据)，接收完成后判断结束字符是否为EXT和SF即判断所述长字节数据是否与结束字符EXT和SF相等，如果不相等，便结束内部算法流程，如果相等，则运用标准的CRC-16校验根据协议规则计算接收数据的CRC值即计算所述控制信号码流的循环冗余校验码值，并判断计算出来的CRC值的低字节是否与接收数据中的CRC-1值即预设低字节相同，以及CRC值的高字节是否与接收数据中的CRC-2即预设高字节的值相同，如果不相同，则结束内部算法流程；如果相同，则提取协议参数，则根据协议提取得到用于表示所述并行接口单元33控制信息的所述第一控制码、用于表示所述串行接口单元35控制信息的所述第二控制码、用于表示所述数模转换模块50控制信息的所述第三控制码以及用于表示所述指示模块40控制信息的所述第四控制码，所述算法单元31结束所述内部算法，然后内部算法结束。可以理解的，上述算法单元31采用的协议不限于为逐字节解析通讯协议。在某些实施方式中，包括通过所述数模转换模块50接收所述第三控制码并生成用于表示电压信号的所述第三控制信号。

本发明还提供一种集成电路的修调系统，包括上述的时序逻辑信号生成装置。

如上所述，本发明的逻辑信号生成装置及方法，应用于集成电路的修调系统中，过指令模块10、通信模块20、中央控制模块30、数模转换模块50以及逻辑运算模块60对指令信号进行包括编码处理等一系列处理，输出多个所述逻辑信号；具有丰富灵活的逻辑信号的输出结构。

在某些实施方式中，请参阅图8，图8是本发明逻辑信号生成装置的时序逻辑输出信号的测试图，其中1表示DATA’输出波形，2表示SCLK’输出波形，3表示LD’输出波形，4表示CS’输出波形。可编程配置如下：输出数据位宽为24位，SCLK’触发模式为上升沿，X’信号触发点为1个，LD’信号触发点为1个，控制输出为正电压逻辑，LD’触发逻辑为负逻辑，CS’触发为正逻辑，X’触发逻辑为正逻辑，控制输出逻辑电压，其高电平电压为+5V，低电平电压为0V，输出数据为FFFH。

在某些实施方式中，请参阅图9，图9是本发明逻辑信号生成装置的时序逻辑输出信号的测试图，其中1表示X’输出波形，2表示SCLK’输出波形，3表示LD’输出波形。可编程配置如下：输出数据位宽为24位，SCLK’触发模式为上升沿，X’信号触发点为20个，LD’信号触发点为10个，控制输出为正电压逻辑，LD’触发逻辑为负逻辑，X’触发逻辑为正逻辑，控制输出逻辑电压，其高电平电压为+5V，低电平电压为0V。

在某些实施方式中，本发明提供的逻辑信号生成装置，能够实现输出为正电压逻辑时，高电平电压可编程范围为1.8～5V，低电平电压为0V；输出为负电压逻辑时，高电平电压为0V，低电平电压可编程范围为-5V～-1.8V，输出数据宽度可编程调节范围1～24位，LD’信号触发点可编程范围为1～20个，X’信号触发点可编程范围为1～44个，控制SCLK’触发模式可编程调节为上升沿或下降沿，控制CS’触发逻辑可编程为正逻辑或负逻辑；控制CS’触发逻辑可编程为正逻辑或负逻辑；控制LD’触发逻辑可编程为正逻辑或负逻辑；控制X’触发逻辑可编程为正逻辑或负逻辑；丰富、灵活的逻辑接口，进而优化高精度集成电路的修调系统，提高修调效率和成品率，降低生产测试成本。诸如可以应用在模数转换器和数模转换器的修调系统中。

如上所述，本发明的逻辑信号生成装置及方法，应用于集成电路的修调系统中，过指令模块10、通信模块20、中央控制模块30、数模转换模块50以及逻辑运算模块60对指令信号进行包括编码处理等一系列处理，输出多路所述逻辑信号；通过逻辑运算模块60与所述输出接口模块70的连接实现了逻辑信号的多路输出，具有丰富灵活的逻辑信号的输出结构。当本发明的时序逻辑信号生成装置应用于集成电路的修调系统时，修调系统对集成电路进行测试得到实际测试结果参数且修调系统根据实际测试结果参数匹配相应的修调数据，指令模块10即上位机此时接收修调数据并生成指令信号。本发明的时序逻辑信号生成装置应用在集成电路的修调系统中可以优化集成电路的修调系统的接口种类，应用广泛，降低了生产测试成本。

本发明还一种集成电路的修调系统，包括上述逻辑信号生成装置；可以理解的，本发明的逻辑信号生成装置还可以应用于其他电子终端。综上所述，本发明的逻辑信号生成装置及方法，应用于集成电路的修调系统中，通过多个逻辑运算模块60与各个输出接口连接，具有丰富灵活的逻辑信号的输出结构，进而优化了集成电路的修调系统的接口种类，应用广泛，降低了生产测试成本。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值；本发明的逻辑信号伸长生成装置可以满足串行接口的输出以及并行接口的输出，接口类型多样且本发明的逻辑信号生成装置的可以输出正逻辑电压或负逻辑电压，且逻辑电压的范围可以调节，输出信号可调节实现了输出多个逻辑信号。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种时序逻辑信号生成装置，其特征在于，包括：

指令模块，用于生成控制所述时序逻辑信号生成装置输出信号的指令信号；

通信模块，与所述指令模块连接，用于接收所述指令信号并对所述指令信号进行编码处理以生成控制信号码流；

中央控制模块，与所述通信模块连接，用于生成用于表示并行接口单元输出信息的第一控制信号以及用于表示串行接口单元输出信息的第二控制信号；

数模转换模块，用于生成用于表示电压信号的第三控制信号；

逻辑运算模块，与所述中央控制模块以及所述数模转换模块连接，用于接收所述第一控制信号、所述第二控制信号以及所述第三控制信号并生成多个逻辑信号；

所述中央控制模块包括算法单元、与所述算法单元连接的并行接口单元以及与所述算法单元连接的串行接口单元；

所述算法单元用于对所述控制信号码流进行解析处理并输出用于表示所述并行接口单元控制信息的第一控制码、用于表示所述串行接口单元控制信息的第二控制码、用于表示所述数模转换模块控制信息的第三控制码以及用于表示指示模块控制信息的第四控制码；所述并行接口单元用于接收所述第一控制码并输出用于表示所述并行接口单元输出信息的所述第一控制信号；

所述串行接口单元用于接收所述第二控制码并输出用于表示所述串行接口单元输出信息的所述第二控制信号。

2.根据权利要求1所述的时序逻辑信号生成装置，其特征在于，还包括与所述中央控制模块连接的指示模块，用于接收所述第四控制码并显示所述时序逻辑信号生成装置的工作状态。

3.根据权利要求1所述的时序逻辑信号生成装置，其特征在于，所述数模转换模块用于接收所述第三控制码并生成所述用于表示电压信号的所述第三控制信号。

4.根据权利要求1所述的时序逻辑信号生成装置，其特征在于，包括与所述逻辑运算模块连接的输出接口模块，所述输出接口模块用于输出多路所述逻辑信号。

5.根据权利要求4所述的时序逻辑信号生成装置，其特征在于，所述逻辑运算模块包括多个逻辑运算电路单元，所述逻辑运算电路单元包括：

电平转换单元、第一运算放大单元、第二运算放大单元、第三运算放大单元、第一电阻、第二电阻、第三电阻以及第四电阻；

所述电平转换单元的输入端与所述中央控制模块的输出端连接，所述电平转换单元的输出端与所述第一电阻一端连接；

所述第一运算放大单元的输入端与所述数模转换模块的输出端连接，所述第一运算放大单元的输出端与所述电平转换单元的输出电压端连接；

所述第二运算放大单元的输入端与所述数模转换模块的输出端连接，所述第二运算放大单元的输出端与所述第三电阻一端连接；

所述第三运算放大单元的第一输入端与所述第一电阻的另一端和所述第二电阻的一端连接，所述第三运算放大单元的第二输入端与所述第三电阻的另一端和所述第四电阻的一端连接，所述第三运算放大单元与所述的输出端与所述第四电阻的另一端和所述输出接口模块的输入端连接；

所述第二电阻的另一端接地。

6.根据权利要求5所述的时序逻辑信号生成装置，其特征在于，所述输出接口模块包括多个独立的连接器，所述连接器与所述逻辑运算电路单元一一连接。

7.一种时序逻辑信号生成方法，其特征在于，包括：

通过指令模块生成控制所述时序逻辑信号生成装置输出信号的指令信号；

通过通信模块对所述指令信号进行编码处理以生成控制信号码流；

通过中央控制模块生成用于表示并行接口单元输出信息的第一控制信号以及用于表示串行接口单元输出信息的第二控制信号；

通过数模转换模块生成用于表示电压信号的第三控制信号；

通过逻辑运算模块接收所述第一控制信号、所述第二控制信号以及所述第三控制信号并生成多个逻辑信号；

所述中央控制模块包括算法单元、与所述算法单元连接的并行接口单元以及与所述算法单元连接的串行接口单元，所述时序逻辑信号生成方法包括：

通过所述算法单元对所述控制信号码流进行解析处理并输出用于表示所述并行接口单元控制信息的所述第一控制码、用于表示所述串行接口单元控制信息的所述第二控制码、用于表示所述数模转换模块控制信息的所述第三控制码以及用于表示指示模块控制信息的第四控制码；

通过所述并行接口单元接收所述第一控制码并输出用于表示所述并行接口单元输出信息的所述第一控制信号；

通过所述串行接口单元接收所述第二控制码并输出用于表示所述串行接口单元输出信息的所述第二控制信号。

8.根据权利要求7所述时序逻辑信号生成方法，其特征在于，包括：控制指示模块接收所述第四控制码以通过所述指示模块显示时序逻辑信号生成装置的工作状态。

9.根据权利要求7所述时序逻辑信号生成方法，其特征在于，所述通过所述算法单元对所述控制信号码流进行解析处理并输出用于表示所述并行接口单元控制信息的所述第一控制码、用于表示所述串行接口单元控制信息的所述第二控制码、用于表示所述数模转换模块控制信息的所述第三控制码以及用于表示所述指示模块控制信息的所述第四控制码；包括：

通过所述中央控制模块接收所述控制信号码流，判断所述中央控制模块是否识别所述控制信号码流；

若是，所述算法单元的内部算法启动，所述算法单元接收第一字节数据；

判断所述第一字节数据是否与起始字符相等；

若所述第一字节数据与所述起始字符不相等，所述算法单元结束所述内部算法；

若所述第一字节数据与所述起始字符相等，所述算法单元继续接收长字节数据，判断所述长字节数据是否与结束字符相等；

若所述长字节数据与所述结束字符不相等，所述算法单元结束所述内部算法；

若所述长字节数据与所述结束字符相等，计算所述控制信号码流的循环冗余校验码值，判断所述循环冗余校验码值的低字节与预设低字节是否相同以及判断所述循环冗余校验码值的高字节与预设高字节是否相同；

若所述循环冗余校验码值的低字节与预设低字节不相同或所述循环冗余校验码值的高字节与所述预设高字节不相同，所述算法单元结束所述内部算法；

若所述循环冗余校验码值的低字节与预设低字节相同且所述循环冗余校验码值的高字节与所述预设高字节相同，提取得到用于表示所述并行接口单元控制信息的所述第一控制码、用于表示所述串行接口单元控制信息的所述第二控制码、用于表示所述数模转换模块控制信息的所述第三控制码以及用于表示所述指示模块控制信息的所述第四控制码，所述算法单元结束所述内部算法。

10.根据权利要求7所述时序逻辑信号生成方法，其特征在于，包括通过所述数模转换模块接收所述第三控制码并生成用于表示电压信号的所述第三控制信号。

11.一种集成电路的修调系统，其特征在于，包括权利要求1至6中任意一项所述的时序逻辑信号生成装置。

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