KR100844963B1

KR100844963B1 - 콤마 코드를 이용한 1:10 디멀티플렉서

Info

Publication number: KR100844963B1
Application number: KR1020070112989A
Authority: KR
Inventors: 강진구; 이호경
Original assignee: 인하대학교 산학협력단
Priority date: 2007-11-07
Filing date: 2007-11-07
Publication date: 2008-07-09

Abstract

본 발명은 콤마 코드(Comma Code)를 이용한 1:10 디멀티플렉서에 관한 것으로서, 보다 구체적으로는, (1) 직렬 데이터와 상기 직렬 데이터의 입력 타이밍을 알려주는 클럭을 입력받아, 1:2 디멀티플렉싱(demultiplexing)에 의하여 상기 직렬 데이터의 1비트 데이터를 2비트 데이터로 변경하여 출력하는 디멀티플렉싱부; (2) 상기 디멀티플렉싱부에서 출력되는 상기 2비트 데이터를 2개의 쉬프트 레지스터에 저장하고, 상기 2개의 쉬프트 레지스터에 저장된 데이터를 이용하여 데이터의 시작을 알리는 콤마 코드(Comma Code)를 검출하며, 콤마 코드가 검출될 경우 데이터의 동기를 위한 신호(CS 신호)와 데이터의 배열 상태를 알리는 신호(RS 신호)를 생성하는 콤마 검출부; 및 (3) 상기 콤마 검출부에서 생성된 상기 RS 신호를 이용하여 상기 콤마 검출부로부터 입력되는 2비트의 데이터를 2:1 먹스(MUX)를 사용하여 재정렬 하여 2개의 5비트 쉬프트 레지스터에 저장하며, 상기 콤마 검출부에서 생성된 상기 CS 신호를 이용하여 상기 2개의 5비트 쉬프트 레지스터에 저장되는 정렬된 10비트 데이터를 샘플링하는 워드 정렬부를 포함하는, 콤마 코드를 이용한 1:10 디멀티플렉서에 관한 것이다.

본 발명의 1:10 디멀티플렉서에 따르면, 1:10 디멀티플렉서를 구현하는 데 필요한 데이터의 시작 정보를 콤마 스트링 대신에 콤마 코드를 이용하여 검출할 수 있도록 함으로써, 데이터의 정확한 동기 및 고속 동작을 충분히 보장하면서 사용되는 트랜지스터의 수(칩 면적) 및 소비 전력을 대폭 감소시킬 수 있다.

디멀티플렉서, 1:10, 콤마 코드, 콤마 스트링, 직렬 데이터, 디멀티플렉싱부, 콤마 검출부, 워드 정렬부

Description

콤마 코드를 이용한 1:10 디멀티플렉서{A 1:10 DEMULTIPLEXER USING A COMMA CODE}

본 발명은 콤마 코드(comma code)를 이용한 1:10 디멀티플렉서에 관한 것으로서, 보다 구체적으로는, 1:10 디멀티플렉서를 구현하는 데 필요한 데이터의 시작 정보를 콤마 스트링 대신에 콤마 코드를 이용하여 검출할 수 있도록 함으로써, 데이터의 정확한 동기 및 고속 동작을 충분히 보장하면서 사용되는 트랜지스터의 수(칩 면적) 및 소비 전력을 대폭 감소시킬 수 있는 1:10 디멀티플렉서에 관한 것이다.

도 1은 콤마 스트링(Comma String)을 이용하여 10비트의 데이터를 정렬하는 기존 방식의 1:10 디멀티플렉서를 나타내는 도면이다. 도 1에 도시된 바와 같이, 콤마 스트링을 이용하여 데이터의 시작을 모니터링 할 경우 8개의 데이터를 저장하는 4비트 쉬프트 레지스터를 사용하여 적은 수의 게이트 수를 유지할 수 있다는 장점이 있지만, 인접한 데이터로부터 생성되는 콤마 스트링으로 인해 동기가 흐트러지는 문제점을 가지게 된다. 이와 같은 문제점을 도 2를 참조하여 다음 단락에서 보다 상세히 설명하기로 한다.

1:10 디멀티플렉서를 구현하기 위해서는 데이터의 시작을 모니터링 할 필요가 있다. 데이터의 전송과 시작을 모니터링 하는 방법으로는 크게 콤마 스트링(Comma String)을 이용하는 방법과 콤마 코드를 이용하는 방법을 고려할 수 있다. 도 1에 도시된 구성과 같이 콤마 스트링을 이용할 경우, 앞서 언급한 바와 같이 인접한 데이터로부터 생성되는 콤마 스트링으로 인해 동기가 흐트러지는 문제점을 가지게 된다. 도 2는 인접한 데이터로부터 생성되는 콤마 스트링으로 인해 동기가 흐트러지는 문제점을 나타내는 도면이다. 도 2에서, 앞에 위치한 데이터(D11.3)는 '1110100011'이고, 뒤에 위치한 데이터(D23.3(RD+))는 '1110100011'이다. 여기서, 앞에 위치한 데이터의 후위 4비트와 뒤에 위치한 데이터의 전위 3비트는 '0011111'이라는 데이터의 시작을 의미하는 콤마 스트링을 생성함으로써, 데이터의 시작이 아님에도 불구하고 시스템이 데이터의 시작으로 판단하게 만들며, 이로 인하여 동기가 흐트러지게 된다.

이상 살펴본 바와 같이, 콤마 스트링을 이용하여 데이터의 시작을 모니터링 할 경우 인접한 데이터로부터 생성되는 콤마 스트링으로 인해 동기가 흐트러지는 문제점이 발생하는바, 이와 같은 문제점에서 자유로운 콤마 코드를 이용하여 1:10 디멀티플렉서를 구현해 볼 필요가 있다.

본 발명은 기존에 제안된 1:10 디멀티플렉서의 상기와 같은 문제점들을 해결하기 위해 제안된 것으로서, 1:10 디멀티플렉서를 구현하는 데 필요한 데이터의 시작 정보를 콤마 스트링 대신에 콤마 코드를 이용하여 검출할 수 있도록 함으로써, 데이터의 정확한 동기 및 고속 동작을 충분히 보장하면서 사용되는 트랜지스터의 수(칩 면적) 및 소비 전력을 대폭 감소시킬 수 있는 1:10 디멀티플렉서를 제공하는 것을 그 목적으로 한다.

상기한 목적을 달성하기 위한 본 발명의 특징에 따른, 콤마 코드를 이용한 1:10 디멀티플렉서는,

(1) 직렬 데이터와 상기 직렬 데이터의 입력 타이밍을 알려주는 클럭을 입력받아, 1:2 디멀티플렉싱(demultiplexing)에 의하여 상기 직렬 데이터의 1비트 데이터를 2비트 데이터로 변경하여 출력하는 디멀티플렉싱부;

(2) 상기 디멀티플렉싱부에서 출력되는 상기 2비트 데이터를 2개의 쉬프트 레지스터에 저장하고, 상기 2개의 쉬프트 레지스터에 저장된 데이터를 이용하여 데이터의 시작을 알리는 콤마 코드(Comma Code)를 검출하며, 콤마 코드가 검출될 경우 데이터의 동기를 위한 신호(CS 신호)와 데이터의 배열 상태를 알리는 신호(RS 신호)를 생성하는 콤마 검출부; 및

(3) 상기 콤마 검출부에서 생성된 상기 RS 신호를 이용하여 상기 콤마 검출 부로부터 입력되는 2비트의 데이터를 2:1 먹스(MUX)를 사용하여 재정렬하여 2개의 5비트 쉬프트 레지스터에 저장하며, 상기 콤마 검출부에서 생성된 상기 CS 신호를 이용하여 상기 2개의 5비트 쉬프트 레지스터에 저장되는 정렬된 10비트 데이터를 샘플링 하는 워드 정렬부를 포함하는 것을 그 구성상의 특징으로 한다.

바람직하게는, 상기 디멀티플렉싱부는, 입력받은 상기 클럭을 2-분주시키는 2-분주기를 더 포함한다.

더욱 바람직하게는, 상기 워드 정렬부는, 상기 2-분주기로부터 출력되는 2-분주 클럭을 상기 CS 신호를 이용하여 추가로 5-분주시키는 5-분주기를 더 포함하며, 상기 5-분주기로부터 출력되는 10-분주 클럭을 이용하여 상기 2개의 5비트 쉬프트 레지스터에 저장되는 정렬된 상기 10비트의 데이터를 샘플링한다.

바람직하게는, 상기 콤마 검출부에 포함된 상기 2개의 쉬프트 레지스터는, 각각 적어도 6비트 이상으로 구성된다.

바람직하게는, 상기 콤마 검출부는, 콤마 코드로서 K28.5 코드 또는 K27.7 코드를 검출한다.

이하에서는 첨부된 도면들을 참조하여, 본 발명에 따른 실시예에 대하여 상세하게 설명하기로 한다.

도 3은 본 발명의 일 실시예에 따른, 콤마 코드를 이용한 1:10 디멀티플렉서의 구성을 나타내는 도면이다. 도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 1:10 디멀티플렉서(300)는, 크게 나누어, 직렬 데이터와 직렬 데이터의 입력 타이밍을 알려주는 클럭을 입력받아, 1:2 디멀티플렉싱에 의하여 직렬 데이터의 1비트 데이터를 2비트 데이터로 변경하여 출력하는 디멀티플렉싱부(310), 디멀티플렉싱부(310)에서 출력되는 2비트 데이터를 2개의 쉬프트 레지스터에 저장하고, 상기 2개의 쉬프트 레지스터에 저장된 데이터를 이용하여 데이터의 시작을 알리는 콤마 코드를 검출하며, 콤마 코드가 검출될 경우 데이터의 동기를 위한 신호(CS 신호)와 데이터의 배열 상태를 알리는 신호(RS 신호)를 생성하는 콤마 검출부(320), 및 콤마 검출부(320)에서 생성된 RS 신호를 이용하여 콤마 검출부(320)로부터 입력되는 2비트의 데이터를 2:1 먹스(MUX)를 사용하여 재정렬 하여 2개의 5비트 쉬프트 레지스터에 저장하며, 콤마 검출부(320)에서 생성된 CS 신호를 이용하여 2개의 5비트 쉬프트 레지스터에 저장되는 정렬된 10비트 데이터를 샘플링 하는 워드 정렬부(330)를 포함한다.

디멀티플렉싱부(310)는, 직렬 데이터(도 3에서는 3.125Gbps 데이터)와 직렬 데이터의 입력 타이밍을 알려주는 클럭(도 3에서는 3.125GHz 클럭)을 입력받아, 1:2 디멀티플렉싱에 의하여 직렬 데이터의 1비트 데이터를 2비트 데이터로 데이터의 대역폭을 감소시켜 출력하는 역할을 한다. 이를 위하여, 디멀티플렉싱부(310) 는, 도 3에 도시된 바와 같이, 직렬 데이터를 홀수 번째 데이터(odd 데이터)와 짝수 번째 데이터(even 데이터)로 구분하여 출력해 주는 1:2 디멀티플렉서(312)를 포함한다. 또한, 입력 클럭(3.125GHz 클럭)을 2분주하여 2-분주 클럭(1.5625GHz 클럭)을 생성하는 2-분주기(314)를 더 포함할 수 있는데, 2-분주기(314)는 디멀티플렉싱부(310)가 아닌 콤마 검출부(320)에 포함되어도 상관없다.

도 4는 본 발명의 일 실시예에 따른 디멀티플렉싱부(310)의 세부 구성을 나타내는 도면이다. 도 4에 도시된 바와 같이, 디멀티플렉싱부(310)는 3개의 TSPC-DFF과 클럭 버퍼로 구성할 수 있다. 2개의 TSPC-DFF을 이용하여 1:2 디멀티플렉서(쉬프트 레지스터)를 구성하고, 1개의 TSPC-DFF와 클럭 버퍼를 이용하여 2-분주기를 구성한다. 2개의 TSPC-DFF을 이용하여 쉬프트 레지스터를 구성함으로써, DFF간의 전달 지연(propagation delay)을 최소화할 수 있다. 이는 3.125Gbps의 대역폭으로 입력되는 데이터를 처리할 수 있도록 하기 위함이다. DFF의 출력을 1.5625GHz로 샘플링하게 될 경우, 3.125GHz로 들어오는 데이터를 2비트 라인으로 분할하는 기능을 하게 된다. 또한, 콤마 검출부(320)에서 콤마 코드를 감지하고 이를 처리할 시간을 충분히 보장할 수 있게 한다. 나머지 1개의 DFF와 클럭 버퍼를 이용하여 2-분주기를 구성함으로써, 1.5625GHz의 샘플링 클럭을 만들어 준다. 또한 1.5625GHz 주파수를 갖는 클럭을 사용하는 30여개의 DFF을 충분히 드라이빙 해주고, 데이터의 안전한 샘플링을 보장하기 위하여 클럭 버퍼를 사용하였다. 도 5는, 도 4와 같이 구성된 디멀티플렉싱부(310)에서의 타이밍도를 나타내는 도면이다.

콤마 검출부(320)는, 디멀티플렉싱부(310)에서 출력되는 2비트 데이터를 2개의 쉬프트 레지스터에 저장하고, 상기 2개의 쉬프트 레지스터에 저장된 데이터를 이용하여 데이터의 시작을 알리는 특수 코드인 콤마 코드를 검출하며, 특수 코드가 검출될 경우 데이터의 동기를 위한 신호(CS 신호)와 데이터의 배열 상태를 알리는 신호(RS 신호)를 생성하는 역할을 한다. 이를 위하여, 콤마 검출부(320)는, 각각 홀수 번째 데이터와 짝수 번째 데이터를 저장하고 쉬프트 시키는 2개의 쉬프트 레지스터(322a, 322b), 2개의 쉬프트 레지스터(322a, 322b)에 저장된 데이터를 이용하여 콤마 코드를 검출하는 콤마 코드 검출기(324), 콤마 코드 검출기의 콤마 코드 검출 결과에 따라 각각 RS 신호와 CS 신호를 생성하는 RS 신호 생성기(326)와 CS 신호 생성기(328)를 포함한다. 콤마 검출부(320)에 포함된 2개의 쉬프트 레지스터(322a, 322b)는, 콤마 코드 검출기가 콤마 코드를 제대로 검출할 수 있도록 각각 적어도 7비트 이상으로 구성되어야 한다.

도 6은 콤마 검출부(320)에 포함된 콤마 코드 검출기(324)에서 콤마 코드를 검출하기 위한 조합 회로를 나타내는 도면이다. 매 클럭마다 디멀티플렉싱부(310)로부터 출력되는 2비트의 데이터는 홀수 번째 데이터와 짝수 번째 데이터로 나뉘어 2개의 쉬프트 레지스터에 저장되며, 이렇게 저장된 데이터들은 도 6과 같은 조합 회로에 의해 콤마 코드 검출기(324)에서 콤마 코드를 검출하는 데 이용된다. 도 7 및 도 8에 도시된 바와 같이, 디멀티플렉싱부(310)로부터 입력되는 워드 데이터(word data)는 2가지의 정렬 상태로 존재하게 되는데, 도 6에 도시된 CDS1과 CDS2의 신호는 각각의 경우에 대한 콤마 코드(예컨대, K28.5: 11000_00101 또는 00111_11010) 검출 결과를 나타내는 신호이다. CDS1 및 CDS2 신호는 각각 RS 신호 생성기(326)의 RS-DFF의 R 입력과 S 입력에 연결되어 RS 신호를 생성하게 되며, 이는 워드 정렬부(330)에 포함된 먹스(mux)의 선택 신호(select signal)로서 사용된다. 또한, CS 신호 생성기(328)는 CDS1 및 CDS2 신호를 논리합(or)시켜 CS 신호를 생성하게 되며, 이는 워드 정렬부(330)에 포함된 5-분주기의 초기화(동기화가 목적임)에 사용된다. 도 6의 실시예에서는 콤마 코드로서 K28.5 코드가 사용되었지만, 이것으로 제한되는 것은 아니며, 예컨대 K27.7 코드도 콤마 코드로서 사용될 수 있다.

워드 정렬부(330)는, 콤마 검출부(320)에서 생성된 RS 신호를 이용하여 콤마 검출부(320)로부터 입력되는 2비트의 데이터를 2:1 먹스(MUX)를 사용하여 재정렬 하여 2개의 5비트 쉬프트 레지스터에 저장하며, 콤마 검출부(320)에서 생성된 CS 신호를 이용하여 2개의 5비트 쉬프트 레지스터에 저장되는 정렬된 10비트 데이터를 샘플링하는 역할을 한다. 이를 위하여, 워드 정렬부(330)는, 콤마 검출부(320)의 RS 신호 생성기(326)에서 생성된 RS 신호를 이용하여 콤마 검출부(320)로부터 입력되는 2비트의 데이터를 홀수 번째 데이터와 짝수 번째 데이터로 나누어 재정렬하는 2:1 먹스(332a, 332b), 재정렬 되 데이터를 저장 및 쉬프트 시키는 2개의 5비트 쉬프트 레지스터(334a, 334b), 콤마 검출부(320)의 CS 신호 생성기(326)에서 생성된 CS 신호를 이용하여 2개의 5비트 쉬프트 레지스터(334a, 334b)에 저장되는 정렬된 10비트 데이터를 샘플링하는 데이터 샘플러(336)를 포함한다. 또한, 2-분주 클럭(1.5625GHz 클럭)을 추가로 5-분주하여 10-분주 클럭(312.5MHz 클럭)을 생성하는 5-분주기(328)를 더 포함하는데, 생성된 10-분주 클럭은 데이터 샘플러(336)에서 10비트 데이터를 샘플링하는 데 사용된다. 2:1 먹스(332a, 332b)를 통해 정렬되어진 데이터는 2개의 5비트 쉬프트 레지스터(334a, 334b)에 저장된다. 10개의 레지스터 안에 데이터가 모두 저장되게 되면, 이를 샘플링 하여 데이터를 저장하게 되는데, 이를 위해 출력단에는, 도 3에 도시된 바와 같이, 10개의 레지스터가 사용된다. 10개의 레지스터에는 5-분주기(328)의 출력인 10-분주 클럭이 사용되며, 리셋을 이용하여 동기를 맞춘다. 따라서 TSPC-DFF 대신에 리셋이 가능한 TSPC_DFF을 사용하여 동기를 맞춘다. 도 9는 워드 정렬부(330)에 포함되는 5-분주기(338)의 구성의 일 예를 나타내는 도면이다.

시뮬레이션 결과

본 발명에서 제안한 1:10 디멀티플렉서의 성능을 시험하기 위하여 다음과 같은 시뮬레이션을 수행하였다. 시뮬레이션에서는, 랜덤 비트를 이용하여 입력된 데이터가 사용되었으며, 클럭은 3.125GHz를 갖고 Rising/Falling 시간이 각각 100p씩 갖도록 하였다. 시뮬레이션 시간이 50ns일 때, 입력 데이터로서 K28.5 코드인 '00111_11010'을 입력해주고 이후의 데이터 역시 임의의 데이터를 입력해줌으로써, 시뮬레이션을 진행하였다. 도 10은 시뮬레이션의 결과를 나타내는 도면으로서, 상단의 파형은 입력된 직렬 데이터의 파형(차례로, '0011111010', '0010100010', '1000101001')을 보여주고 있으며, 하단의 파형은 입력된 직렬 데이터에 대응하여 출력 데이터가 정확하게 10비트의 병렬 데이터로 변환되는 것을 보여주고 있다.

도 11은 콤마 코드가 검출되었을 경우, 각각의 제어 신호가 동작되는 모습을 나타내는 도면이다. 즉, CDS1의 신호가 '1'이 되고, 이에 따라 RS신호가 '1' 값을 갖게 되면서 워드 정렬부(330)에 포함된 먹스(332a, 332b)의 동작이 결정된다. 또한 CDS1의 신호가 '1'이 되는 것에 의해, 워드 정렬부(330)의 동기를 맞추기 위한 CS 신호도 또한 '1'의 값을 갖는 것을 확인할 수 있다.

도 12는 CS 신호에 의해 워드 정렬부(330)의 5-분주기가 초기화되는 모습을 나타내는 도면이다. 이와 같이, 1:10 디멀티플렉서의 출력 DFF의 샘플 클럭을 재정렬 시켜줌으로써 10비트의 데이터를 정확한 타이밍에 추출할 수 있게 된다. 표 1은 시뮬레이션으로부터 얻은 결과 데이터를 기존의 콤마 스트링을 이용한 1:10 디멀티플렉서의 결과와 비교한 것이다. 표로부터, 동일한 동작 속도에서도 전력 소모나 면적 면에서 더욱 향상된 결과를 얻을 수 있음을 확인할 수 있다. 기존의 1:10 디멀티플렉서의 실험 결과와 사용된 기술 공정이 달라 정확한 비교는 어렵지만, 사용된 트랜지스터 수가 1054개에서 640개로 대폭 감소하였다는 사실만으로도 면적의 감소, 이에 따른 전력 소모의 감소를 충분히 예측할 수 있다.

	기존의 디멀티플렉서	제안된 디멀티플렉서
기술 공정(Technology)	0.25 um CMOS	0.18 um CMOS
트랜지스터 수	1054개	640개
회로 로직	CMOS Logic	Full Digital CMOS Logic
동작 마진	1-3.125 Gbps	1-3.125 Gbps
전력 소모	3.3V에서 234mW	1.8V에서 16mW

이상 설명한 본 발명은 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에 의하여 다양한 변형이나 응용이 가능하며, 본 발명에 따른 기술적 사상의 범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.

도 1은 콤마 스트링을 이용하여 10비트의 데이터를 정렬하는 기존 방식의 1:10 디멀티플렉서를 나타내는 도면.

도 2는 인접한 데이터로부터 생성되는 콤마 스트링으로 인해 동기가 흐트러지는 문제점을 나타내는 도면.

도 3은 본 발명의 일 실시예에 따른, 콤마 코드를 이용한 1:10 디멀티플렉서의 구성을 나타내는 도면.

도 4는 본 발명의 일 실시예에 따른 디멀티플렉싱부(310)의 세부 구성을 나타내는 도면.

도 5는, 도 4와 같이 구성된 디멀티플렉싱부(310)에서의 타이밍도를 나타내는 도면.

도 6은 콤마 검출부(320)에 포함된 콤마 코드 검출기(324)에서 콤마 코드를 검출하기 위한 조합 회로를 나타내는 도면.

도 7 및 도 8은, 디멀티플렉싱부(310)로부터 입력되는 한 워드 데이터(word data)는 2가지의 정렬 상태를 나타내는 도면.

도 9는 워드 정렬부(330)에 포함되는 5-분주기(338)의 구성의 일예를 나타내는 도면.

도 10은 시뮬레이션의 결과를 나타내는 도면.

도 11은 콤마 코드가 검출되었을 경우, 각각의 제어 신호가 동작되는 모습을 나타내는 도면.

도 12는 CS 신호에 의해 워드 정렬부(330)의 5-분주기가 초기화 되는 모습을 나타내는 도면.

<도면 중 주요 부분에 대한 부호의 설명>

300: 본 발명의 일 실시예에 따른 1:10 디멀티플렉서

310: 디멀티플렉싱부

312: 디멀티플렉서

314: 2-분주기

320: 콤마 검출부

322a, 322b: 쉬프트 레지스터

324: 콤마 코드 검출기

326: RS 신호 생성기

328: CS 신호 생성기

330: 워드 정렬부

332a, 332b: 먹스

334a, 334b: 쉬프트 레지스터

336: 샘플러

338: 5-분주기

Claims

(1) 직렬 데이터와 상기 직렬 데이터의 입력 타이밍을 알려주는 클럭을 입력받아, 1:2 디멀티플렉싱(demultiplexing)에 의하여 상기 직렬 데이터의 1비트 데이터를 2비트 데이터로 변경하여 출력하는 디멀티플렉싱부;

(2) 상기 디멀티플렉싱부에서 출력되는 상기 2비트 데이터를 2개의 쉬프트 레지스터에 저장하고, 상기 2개의 쉬프트 레지스터에 저장된 데이터를 이용하여 데이터의 시작을 알리는 콤마 코드(Comma Code)를 검출하며, 콤마 코드가 검출될 경우 데이터의 동기를 위한 신호(CS 신호)와 데이터의 배열 상태를 알리는 신호(RS 신호)를 생성하는 콤마 검출부;

(3) 상기 콤마 검출부에서 생성된 상기 RS 신호를 이용하여 상기 콤마 검출부로부터 입력되는 2비트의 데이터를 각각 재정렬하는 2개의 셀렉터; 및

(4) 상기 2개의 셀렉터로부터 출력되는 각각의 출력 데이터를 2개의 5비트 쉬프트 레지스터에 저장하며, 상기 콤마 검출부에서 생성된 상기 CS 신호를 이용하여 상기 2개의 5비트 쉬프트 레지스터에 저장되는 정렬된 10비트 데이터를 샘플링하는 워드 정렬부

를 포함하고,

상기 콤마 검출부에 포함된 상기 2개의 쉬프트 레지스터는, 각각 적어도 7비트 이상으로 구성되며,

상기 콤마 검출부는, 상기 디멀티플렉싱부에서 출력되는 출력 데이터의 2가지 정렬 상태에 따라 각각 서로 다른 콤마 코드 CDS1과 CDS2를 검출하고, 검출된 상기 CDS1과 CDS2를 RS-DFF의 R 입력과 S 입력에 연결하여 상기 RS 신호를 생성하며, 검출된 상기 CDS1과 CDS2를 논리합시켜 상기 CS 신호를 생성하는 것을 특징으로 하는, 콤마 코드를 이용한 1:10 디멀티플렉서(demultiplexer).
제1항에 있어서,

상기 디멀티플렉싱부는, 입력받은 상기 클럭을 2-분주시키는 2-분주기를 더 포함하는, 콤마 코드를 이용한 1:10 디멀티플렉서.
제2항에 있어서,

상기 워드 정렬부는, 상기 2-분주기로부터 출력되는 2-분주 클럭을 상기 CS 신호를 이용하여 추가로 5-분주시키는 5-분주기를 더 포함하며,

상기 5-분주기로부터 출력되는 10-분주 클럭을 이용하여 상기 2개의 5비트 쉬프트 레지스터에 저장되는 정렬된 상기 10비트의 데이터를 샘플링하는, 콤마 코드를 이용한 1:10 디멀티플렉서.
삭제
제1항에 있어서,

상기 콤마 검출부는, 콤마 코드로서 K28.5 코드 또는 K27.7 코드를 검출하는, 콤마 코드를 이용한 1:10 디멀티플렉서.